JPH07177003A - 比較回路 - Google Patents
比較回路Info
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- JPH07177003A JPH07177003A JP31859793A JP31859793A JPH07177003A JP H07177003 A JPH07177003 A JP H07177003A JP 31859793 A JP31859793 A JP 31859793A JP 31859793 A JP31859793 A JP 31859793A JP H07177003 A JPH07177003 A JP H07177003A
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Abstract
(57)【要約】
【目的】 ＴＶ等の比較的周期の遅いのこぎり波を入力
とする比較回路において、のこぎり波のスルーレートの
小さい側の比較回路出力の立ち上がり時間或いは立ち下
がり時間を高速化した比較回路を提供することを目的と
する。 【構成】 比較的周期の遅いのこぎり波を入力信号とす
る比較回路において、入力信号を抵抗Ｒ１及びＲ２を介
して入力する比較器ＣＭＰと、抵抗Ｒ１またはＲ２と比
較器ＣＭＰとの接続点の一方（ノードＮ２またはノード
Ｎ４）に接続されるスイッチ手段ＳＷ１と、スイッチ手
段ＳＷ１の他端に接続される電流源Ｉ１と、比較器ＣＭ
Ｐの出力（ノードＮ５）に接続されてスイッチ手段ＳＷ
１のオン／オフ制御を行う微分回路ＤＣとを有して構成
し、当該比較回路を正帰還動作させる。
とする比較回路において、のこぎり波のスルーレートの
小さい側の比較回路出力の立ち上がり時間或いは立ち下
がり時間を高速化した比較回路を提供することを目的と
する。 【構成】 比較的周期の遅いのこぎり波を入力信号とす
る比較回路において、入力信号を抵抗Ｒ１及びＲ２を介
して入力する比較器ＣＭＰと、抵抗Ｒ１またはＲ２と比
較器ＣＭＰとの接続点の一方（ノードＮ２またはノード
Ｎ４）に接続されるスイッチ手段ＳＷ１と、スイッチ手
段ＳＷ１の他端に接続される電流源Ｉ１と、比較器ＣＭ
Ｐの出力（ノードＮ５）に接続されてスイッチ手段ＳＷ
１のオン／オフ制御を行う微分回路ＤＣとを有して構成
し、当該比較回路を正帰還動作させる。
Description
【０００１】
【産業上の利用分野】本発明は比較回路に係り、特に、
ＴＶ等の垂直同期信号のように比較的周期の遅いのこぎ
り波を入力とする比較回路において、入力信号（のこぎ
り波）のスルーレートの小さい側での当該比較回路の出
力信号の立ち上がり時間、或いは立ち下がり時間を高速
化した比較回路に関する。
ＴＶ等の垂直同期信号のように比較的周期の遅いのこぎ
り波を入力とする比較回路において、入力信号（のこぎ
り波）のスルーレートの小さい側での当該比較回路の出
力信号の立ち上がり時間、或いは立ち下がり時間を高速
化した比較回路に関する。
【０００２】
【従来の技術】図４（ａ）は、従来使われている通常の
比較回路（第１従来例）である。この第１従来例の比較
回路では、比較器ＣＭＰのスイッチング特性により決ま
る立ち上がり時間（ｔr ）及び立ち下がり時間（ｔf ）
に比べて、入力信号ｉｎ１またはｉｎ２のスルーレート
が非常に遅い場合には、比較器ＣＭＰが反転するまでの
間、入力端子間の差電圧（オーバードライブ量）が非常
に小さいままとなるので、比較器ＣＭＰがリニアアンプ
として動作し、入力信号ｉｎ１またはｉｎ２のスルーレ
ートに比例して出力の立ち上がり時間（ｔr ）及び立ち
下がり時間（ｔf ）が遅くなってしまう。
比較回路（第１従来例）である。この第１従来例の比較
回路では、比較器ＣＭＰのスイッチング特性により決ま
る立ち上がり時間（ｔr ）及び立ち下がり時間（ｔf ）
に比べて、入力信号ｉｎ１またはｉｎ２のスルーレート
が非常に遅い場合には、比較器ＣＭＰが反転するまでの
間、入力端子間の差電圧（オーバードライブ量）が非常
に小さいままとなるので、比較器ＣＭＰがリニアアンプ
として動作し、入力信号ｉｎ１またはｉｎ２のスルーレ
ートに比例して出力の立ち上がり時間（ｔr ）及び立ち
下がり時間（ｔf ）が遅くなってしまう。
【０００３】また、図４（ｂ）は、Ａ／Ｄ変換器等で用
いられているオーバードライブ量が小さい時でも高速に
動作する比較回路（第２従来例）の回路図である。この
第２従来例は、特開昭６２−１５９１８に開示されてい
るものである。
いられているオーバードライブ量が小さい時でも高速に
動作する比較回路（第２従来例）の回路図である。この
第２従来例は、特開昭６２−１５９１８に開示されてい
るものである。
【０００４】Ａ／Ｄ変換器等では、予め電圧比較を行う
タイミングが指定されている。図４（ｂ）の比較回路で
は、電圧比較をする前にスイッチＳ１，Ｓ４，Ｓ５，及
びＳ６を閉じて、出力Ｖout １及びＶout ２をリファレ
ンス電圧ＶR に固定し、その後スイッチＳ１及びＳ４の
みを閉じて電圧比較を行う。
タイミングが指定されている。図４（ｂ）の比較回路で
は、電圧比較をする前にスイッチＳ１，Ｓ４，Ｓ５，及
びＳ６を閉じて、出力Ｖout １及びＶout ２をリファレ
ンス電圧ＶR に固定し、その後スイッチＳ１及びＳ４の
みを閉じて電圧比較を行う。
【０００５】この時、オーバードライブ量が小さいとや
はり出力のスルーレートも小さいが、次に、スイッチＳ
２及びＳ３のみを閉じると、比較器Ａ１では正帰還がか
かり入力のオーバードライブ量は増加して行くので、速
やかに出力のスルーレートは最大となり高速動作が可能
となる。
はり出力のスルーレートも小さいが、次に、スイッチＳ
２及びＳ３のみを閉じると、比較器Ａ１では正帰還がか
かり入力のオーバードライブ量は増加して行くので、速
やかに出力のスルーレートは最大となり高速動作が可能
となる。
【０００６】この最大スルーレート状態において、ＶR
をリファレンス電圧レベル、ＶH を出力の“Ｈ”レベ
ル、ＶL を出力の“Ｌ”レベルとする時、出力は（ＶH
−ＶR）または（ＶR −ＶL ）だけ遷移すればよいの
で、通常の（ＶH −ＶL ）間を遷移するよりも速く反転
動作を終了することになる。
をリファレンス電圧レベル、ＶH を出力の“Ｈ”レベ
ル、ＶL を出力の“Ｌ”レベルとする時、出力は（ＶH
−ＶR）または（ＶR −ＶL ）だけ遷移すればよいの
で、通常の（ＶH −ＶL ）間を遷移するよりも速く反転
動作を終了することになる。
【０００７】
【発明が解決しようとする課題】以上のように、従来の
比較回路では、比較回路のスイッチング特性によって決
まる立ち上がり時間（ｔr ）及び立ち下がり時間
（ｔf ）に比べて、スルーレートが非常に遅い入力信号
間の大小関係が逆転するタイミングを検出する場合に、
第１従来例の比較回路（図４（ａ））では、入力信号の
スルーレートの低減に伴い、比較回路出力の立ち上がり
時間（ｔr ）或いは立ち下がり時間（ｔf ）が遅くなる
という問題があった。
比較回路では、比較回路のスイッチング特性によって決
まる立ち上がり時間（ｔr ）及び立ち下がり時間
（ｔf ）に比べて、スルーレートが非常に遅い入力信号
間の大小関係が逆転するタイミングを検出する場合に、
第１従来例の比較回路（図４（ａ））では、入力信号の
スルーレートの低減に伴い、比較回路出力の立ち上がり
時間（ｔr ）或いは立ち下がり時間（ｔf ）が遅くなる
という問題があった。
【０００８】また第２従来例の比較回路（図４（ｂ））
の場合には、スイッチＳ１〜Ｓ６を動作させるための外
部信号が必要であり、この外部信号入力時点において高
速に大小関係の検出をすることを可能としている。この
時、入力信号の大小関係が逆転するタイミングと電圧比
較を行うタイミングが一致するとは限らないので、入力
信号の大小関係が逆転してから比較回路の出力が反転す
るまで、最大で外部信号の１周期分の遅れが生じる。
の場合には、スイッチＳ１〜Ｓ６を動作させるための外
部信号が必要であり、この外部信号入力時点において高
速に大小関係の検出をすることを可能としている。この
時、入力信号の大小関係が逆転するタイミングと電圧比
較を行うタイミングが一致するとは限らないので、入力
信号の大小関係が逆転してから比較回路の出力が反転す
るまで、最大で外部信号の１周期分の遅れが生じる。
【０００９】更に、第２従来例では、比較回路の出力が
リファレンス電圧レベルＶR から“Ｈ”レベルＶH また
は“Ｌ”レベルＶL の間を外部信号の周期で振動しノイ
ズを発生するため、正確な大小関係の検出ができないと
いう問題があった。このことは、例えばスルーレートが
１［mV／μsec ］以下であるような入力信号に対し、正
確で安定した反転タイミングを検出する比較回路におい
て特に重要となる。
リファレンス電圧レベルＶR から“Ｈ”レベルＶH また
は“Ｌ”レベルＶL の間を外部信号の周期で振動しノイ
ズを発生するため、正確な大小関係の検出ができないと
いう問題があった。このことは、例えばスルーレートが
１［mV／μsec ］以下であるような入力信号に対し、正
確で安定した反転タイミングを検出する比較回路におい
て特に重要となる。
【００１０】本発明は、上記問題点を解決するもので、
ＴＶ等の比較的周期の遅いのこぎり波を入力とする比較
回路において、のこぎり波のスルーレートの小さい側の
比較回路出力の立ち上がり時間（ｔr ）或いは立ち下が
り時間（ｔf ）を高速化した比較回路を提供することを
目的とする。
ＴＶ等の比較的周期の遅いのこぎり波を入力とする比較
回路において、のこぎり波のスルーレートの小さい側の
比較回路出力の立ち上がり時間（ｔr ）或いは立ち下が
り時間（ｔf ）を高速化した比較回路を提供することを
目的とする。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の特徴の比較回路は、図１に示す如
く、比較的周期の遅いのこぎり波と基準電圧を入力信号
とする比較回路において、前記入力信号をまたは基準信
号抵抗Ｒ１及びＲ２を介して入力する比較器ＣＭＰと、
前記抵抗Ｒ１またはＲ２と前記比較器ＣＭＰとの接続点
の一方（ノードＮ２またはノードＮ４）に接続されるス
イッチ手段ＳＷ１と、前記スイッチ手段ＳＷ１の他端に
接続される電流源Ｉ１と、前記比較器ＣＭＰの出力（ノ
ードＮ５）に接続されて前記スイッチ手段ＳＷ１のオン
／オフ制御を行う微分回路ＤＣとを有し、当該比較回路
を正帰還動作させるよう構成される。なお、図１におい
てＲ１は特にバイポーラトランジスタ入力の比較回路の
オフセット電圧低減のためＲ１＝Ｒ２となる抵抗が付加
されるものであり、本発明において必須ではない。
に、本発明の第１の特徴の比較回路は、図１に示す如
く、比較的周期の遅いのこぎり波と基準電圧を入力信号
とする比較回路において、前記入力信号をまたは基準信
号抵抗Ｒ１及びＲ２を介して入力する比較器ＣＭＰと、
前記抵抗Ｒ１またはＲ２と前記比較器ＣＭＰとの接続点
の一方（ノードＮ２またはノードＮ４）に接続されるス
イッチ手段ＳＷ１と、前記スイッチ手段ＳＷ１の他端に
接続される電流源Ｉ１と、前記比較器ＣＭＰの出力（ノ
ードＮ５）に接続されて前記スイッチ手段ＳＷ１のオン
／オフ制御を行う微分回路ＤＣとを有し、当該比較回路
を正帰還動作させるよう構成される。なお、図１におい
てＲ１は特にバイポーラトランジスタ入力の比較回路の
オフセット電圧低減のためＲ１＝Ｒ２となる抵抗が付加
されるものであり、本発明において必須ではない。
【００１２】また、本発明の第２の特徴の比較回路にお
いて、前記スイッチ手段ＳＷ１は、ＮＰＮトランジスタ
の差動対で構成される。また、本発明の第３の特徴の比
較回路において、前記スイッチ手段ＳＷ１は、ＰＮＰト
ランジスタの差動対で構成される。
いて、前記スイッチ手段ＳＷ１は、ＮＰＮトランジスタ
の差動対で構成される。また、本発明の第３の特徴の比
較回路において、前記スイッチ手段ＳＷ１は、ＰＮＰト
ランジスタの差動対で構成される。
【００１３】また、本発明の第４の特徴の比較回路は、
前記スイッチ手段ＳＷ１は、ＭＯＳトランジスタの差動
対で構成される。また、本発明の第５の特徴の比較回路
において、前記微分回路ＤＣは、抵抗Ｒ３及びコンデン
サＣ１を有して構成される。
前記スイッチ手段ＳＷ１は、ＭＯＳトランジスタの差動
対で構成される。また、本発明の第５の特徴の比較回路
において、前記微分回路ＤＣは、抵抗Ｒ３及びコンデン
サＣ１を有して構成される。
【００１４】
【作用】図１は、本発明の原理説明図である。ここで
は、図１（ｂ）に示す立ち上がり側のスルーレートの方
が遅いのこぎり波（入力信号ｉｎ１）を比較回路の＋入
力端子側に、またその反転信号（入力信号ｉｎ２）を−
入力端子側に入力するものとして説明する。
は、図１（ｂ）に示す立ち上がり側のスルーレートの方
が遅いのこぎり波（入力信号ｉｎ１）を比較回路の＋入
力端子側に、またその反転信号（入力信号ｉｎ２）を−
入力端子側に入力するものとして説明する。
【００１５】本発明の第１、第２、第３、第４、及び第
５の特徴の比較回路では、図１（ａ）に示す如く、信号
源（入力信号ｉｎ１及び入力信号ｉｎ２）と比較器ＣＭ
Ｐの入力端子間（ノードＮ２及びノードＮ４）間にそれ
ぞれ抵抗Ｒ１及びＲ２を接続し、出力端子（ノードＮ
５）に接続された微分回路ＤＣの出力によりオン／オフ
するスイッチ手段ＳＷ１を介して、電流源Ｉ１を抵抗Ｒ
２と比較器ＣＭＰの−入力端子の接続点（ノードＮ４）
に接続して構成し、当該比較回路を正帰還動作させるこ
とによって、入力信号ｉｎ１及び入力信号ｉｎ２のクロ
スポイントで比較器ＣＭＰのオーバードライブ量を一時
的に増大し、比較器ＣＭＰの出力の立ち上がり時間（ｔ
r ）を高速化することを可能としている。
５の特徴の比較回路では、図１（ａ）に示す如く、信号
源（入力信号ｉｎ１及び入力信号ｉｎ２）と比較器ＣＭ
Ｐの入力端子間（ノードＮ２及びノードＮ４）間にそれ
ぞれ抵抗Ｒ１及びＲ２を接続し、出力端子（ノードＮ
５）に接続された微分回路ＤＣの出力によりオン／オフ
するスイッチ手段ＳＷ１を介して、電流源Ｉ１を抵抗Ｒ
２と比較器ＣＭＰの−入力端子の接続点（ノードＮ４）
に接続して構成し、当該比較回路を正帰還動作させるこ
とによって、入力信号ｉｎ１及び入力信号ｉｎ２のクロ
スポイントで比較器ＣＭＰのオーバードライブ量を一時
的に増大し、比較器ＣＭＰの出力の立ち上がり時間（ｔ
r ）を高速化することを可能としている。
【００１６】ここで微分回路ＤＣの時定数は、比較器Ｃ
ＭＰの出力遷移時間より十分長く、且つ入力信号ｉｎ１
及び入力信号ｉｎ２の周期より十分短く設定され、スイ
ッチ手段ＳＷ１は、入力信号ｉｎ１及び入力信号ｉｎ２
により出力が反転する期間以外はオフ状態となるような
オフセットを与えられている。
ＭＰの出力遷移時間より十分長く、且つ入力信号ｉｎ１
及び入力信号ｉｎ２の周期より十分短く設定され、スイ
ッチ手段ＳＷ１は、入力信号ｉｎ１及び入力信号ｉｎ２
により出力が反転する期間以外はオフ状態となるような
オフセットを与えられている。
【００１７】また本発明は、第２従来例（図４（ｂ）参
照）のように外部信号に同期して電圧比較を行う方法で
はないので、外部信号は不要であり、前述の第２従来例
の比較回路で生ずる出力遅延・ノイズ等の問題は生じな
い。
照）のように外部信号に同期して電圧比較を行う方法で
はないので、外部信号は不要であり、前述の第２従来例
の比較回路で生ずる出力遅延・ノイズ等の問題は生じな
い。
【００１８】より具体的に図１（ａ）の回路作用につい
て説明する。入力信号ｉｎ１及び入力信号ｉｎ２のクロ
スポイントで比較器ＣＭＰの出力は“Ｌ”レベルから
“Ｈ”レベルに反転を開始する。この出力の微分信号に
よりスイッチ手段ＳＷ１がオンし、抵抗Ｒ２と電流源Ｉ
１によって、抵抗Ｒ２で生じる電圧降下分（Ｒ２×Ｉ
１）だけノードＮ４の電位が下げられ、比較器ＣＭＰの
入力でのオーバードライブ量が一時的に増大し、比較器
ＣＭＰの出力の立ち上がり時間（ｔr ）が高速化され
る。
て説明する。入力信号ｉｎ１及び入力信号ｉｎ２のクロ
スポイントで比較器ＣＭＰの出力は“Ｌ”レベルから
“Ｈ”レベルに反転を開始する。この出力の微分信号に
よりスイッチ手段ＳＷ１がオンし、抵抗Ｒ２と電流源Ｉ
１によって、抵抗Ｒ２で生じる電圧降下分（Ｒ２×Ｉ
１）だけノードＮ４の電位が下げられ、比較器ＣＭＰの
入力でのオーバードライブ量が一時的に増大し、比較器
ＣＭＰの出力の立ち上がり時間（ｔr ）が高速化され
る。
【００１９】この立ち上がり時間（ｔr ）の高速化によ
り、入力信号ｉｎ１及び入力信号ｉｎ２の大小関係の反
転したタイミングの検出が、次段（例えばＴＴＬ，ＣＭ
ＯＳ等の論理回路）のスレッショルドに依存することを
防ぐことが可能となる。
り、入力信号ｉｎ１及び入力信号ｉｎ２の大小関係の反
転したタイミングの検出が、次段（例えばＴＴＬ，ＣＭ
ＯＳ等の論理回路）のスレッショルドに依存することを
防ぐことが可能となる。
【００２０】また逆に、入力信号ｉｎ１及び入力信号ｉ
ｎ２を入れ換えて入力信号ｉｎ２を比較器ＣＭＰの＋入
力側（ノードＮ１）に、入力信号ｉｎ１を比較器ＣＭＰ
の−入力側（ノードＮ３）に入力した場合、スイッチ手
段ＳＷ１をノードＮ２につなぎ変えることにより、比較
器ＣＭＰの出力の立ち下がり時間（ｔf ）が高速化され
る。
ｎ２を入れ換えて入力信号ｉｎ２を比較器ＣＭＰの＋入
力側（ノードＮ１）に、入力信号ｉｎ１を比較器ＣＭＰ
の−入力側（ノードＮ３）に入力した場合、スイッチ手
段ＳＷ１をノードＮ２につなぎ変えることにより、比較
器ＣＭＰの出力の立ち下がり時間（ｔf ）が高速化され
る。
【００２１】これにより、本発明の第１、第２、第３、
第４、及び第５の特徴の比較回路では、ＴＶ等の比較的
周期の遅いのこぎり波を入力とする比較回路において、
のこぎり波のスルーレートの小さい側の比較回路出力の
立ち上がり時間（ｔr ）或いは立ち下がり時間（ｔf ）
を、第１従来例（図４（ａ）参照）に比べて１０〜１０
０倍高速化できる。
第４、及び第５の特徴の比較回路では、ＴＶ等の比較的
周期の遅いのこぎり波を入力とする比較回路において、
のこぎり波のスルーレートの小さい側の比較回路出力の
立ち上がり時間（ｔr ）或いは立ち下がり時間（ｔf ）
を、第１従来例（図４（ａ）参照）に比べて１０〜１０
０倍高速化できる。
【００２２】
【実施例】次に、本発明に係る実施例を図面に基づいて
説明する。第１実施例 図２（ａ）に本発明の第１実施例に係る比較回路の回路
図を示す。
説明する。第１実施例 図２（ａ）に本発明の第１実施例に係る比較回路の回路
図を示す。
【００２３】同図において本実施例の比較回路は、比較
的周期の遅いのこぎり波（入力信号ｉｎ１及び入力信号
ｉｎ２）を入力信号とする比較回路であって、入力信号
ｉｎ１及びｉｎ２を抵抗Ｒ１及びＲ２を介して入力する
比較器ＣＭＰと、抵抗Ｒ１またはＲ２と比較器ＣＭＰと
の接続点の一方（ノードＮ４）に接続されるスイッチ手
段ＳＷ１と、スイッチ手段ＳＷ１の他端に接続される電
流源Ｉ１と、比較器ＣＭＰの出力（ノードＮ５）に接続
されてスイッチ手段ＳＷ１のオン／オフ制御を行う微分
回路ＤＣとから構成され、当該比較回路を正帰還動作さ
せる。
的周期の遅いのこぎり波（入力信号ｉｎ１及び入力信号
ｉｎ２）を入力信号とする比較回路であって、入力信号
ｉｎ１及びｉｎ２を抵抗Ｒ１及びＲ２を介して入力する
比較器ＣＭＰと、抵抗Ｒ１またはＲ２と比較器ＣＭＰと
の接続点の一方（ノードＮ４）に接続されるスイッチ手
段ＳＷ１と、スイッチ手段ＳＷ１の他端に接続される電
流源Ｉ１と、比較器ＣＭＰの出力（ノードＮ５）に接続
されてスイッチ手段ＳＷ１のオン／オフ制御を行う微分
回路ＤＣとから構成され、当該比較回路を正帰還動作さ
せる。
【００２４】本実施例では、図１（ｂ）に示す入力信号
ｉｎ１が比較器ＣＭＰの＋入力側に、入力信号ｉｎ２が
比較器ＣＭＰの−入力側に入力されるものとする。（或
いは、一方をＤＣ電圧で置き換えても良い。）スイッチ
手段ＳＷ１は、ＮＰＮトランジスタＱ１及びＱ２の差動
対によって構成されている。接地電位ＧＮＤ−電源ＶＥ
Ｅ間に直列接続で挿入された抵抗Ｒ３及びＲ４の中点で
トランジスタＱ１に、抵抗Ｒ５及びＲ６の中点でトラン
ジスタＱ２に、それぞれベースバイアス電圧を与え、通
常、トランジスタＱ１がオフでトランジスタＱ２がオン
となるように、また、トランジスタＱ１がオンした時に
はトランジスタＱ１が飽和しないように、それぞれバイ
アスされている。
ｉｎ１が比較器ＣＭＰの＋入力側に、入力信号ｉｎ２が
比較器ＣＭＰの−入力側に入力されるものとする。（或
いは、一方をＤＣ電圧で置き換えても良い。）スイッチ
手段ＳＷ１は、ＮＰＮトランジスタＱ１及びＱ２の差動
対によって構成されている。接地電位ＧＮＤ−電源ＶＥ
Ｅ間に直列接続で挿入された抵抗Ｒ３及びＲ４の中点で
トランジスタＱ１に、抵抗Ｒ５及びＲ６の中点でトラン
ジスタＱ２に、それぞれベースバイアス電圧を与え、通
常、トランジスタＱ１がオフでトランジスタＱ２がオン
となるように、また、トランジスタＱ１がオンした時に
はトランジスタＱ１が飽和しないように、それぞれバイ
アスされている。
【００２５】また、トランジスタＱ１のコレクタは比較
器ＣＭＰの−入力端子に接続されている。更に、トラン
ジスタＱ２のコレクタは電源ＶＣＣに、トランジスタＱ
１及びＱ２のエミッタは電流源Ｉ１に接続されている。
器ＣＭＰの−入力端子に接続されている。更に、トラン
ジスタＱ２のコレクタは電源ＶＣＣに、トランジスタＱ
１及びＱ２のエミッタは電流源Ｉ１に接続されている。
【００２６】また微分回路ＤＣは、比較器ＣＭＰの出力
端子（ノードＮ５）と抵抗Ｒ３及びＲ４の中点間に接続
されているコンデンサＣ１と、この抵抗Ｒ３及びＲ４の
合成抵抗により構成されている。
端子（ノードＮ５）と抵抗Ｒ３及びＲ４の中点間に接続
されているコンデンサＣ１と、この抵抗Ｒ３及びＲ４の
合成抵抗により構成されている。
【００２７】比較器ＣＭＰの出力（ノードＮ５）が
“Ｌ”レベルから“Ｈ”レベルに変化する時、トランジ
スタＱ１のベースに、この出力（ノードＮ５）の微分信
号が出力され、コンデンサＣ１と抵抗Ｒ３及びＲ４の合
成抵抗の時定数で決まる時間だけ、トランジスタＱ１の
ベース電位が上昇し、トランジスタＱ１がオンでトラン
ジスタＱ２がオフの状態となる。尚、比較器ＣＭＰの出
力（ノードＮ５）が“Ｈ”レベルから“Ｌ”レベルに変
化する時は、トランジスタＱ１のベース電位を下げる方
向に微分信号が出力されるので、この時はトランジスタ
Ｑ１はオフ、トランジスタＱ２はオンのままである。
“Ｌ”レベルから“Ｈ”レベルに変化する時、トランジ
スタＱ１のベースに、この出力（ノードＮ５）の微分信
号が出力され、コンデンサＣ１と抵抗Ｒ３及びＲ４の合
成抵抗の時定数で決まる時間だけ、トランジスタＱ１の
ベース電位が上昇し、トランジスタＱ１がオンでトラン
ジスタＱ２がオフの状態となる。尚、比較器ＣＭＰの出
力（ノードＮ５）が“Ｈ”レベルから“Ｌ”レベルに変
化する時は、トランジスタＱ１のベース電位を下げる方
向に微分信号が出力されるので、この時はトランジスタ
Ｑ１はオフ、トランジスタＱ２はオンのままである。
【００２８】つまり、入力信号ｉｎ１及び入力信号ｉｎ
２のクロスポイントで、比較器ＣＭＰの出力（ノードＮ
５）の微分信号によりスイッチ手段ＳＷ１がオンし、抵
抗Ｒ２と電流源Ｉ１によって、抵抗Ｒ２で生じる電圧降
下分（Ｒ２×Ｉ１）だけノードＮ４の電位が下げられ、
比較器ＣＭＰの入力でのオーバードライブ量が一時的に
増大し、比較器ＣＭＰの出力の立ち上がり時間（ｔr ）
が高速化されることとなる。
２のクロスポイントで、比較器ＣＭＰの出力（ノードＮ
５）の微分信号によりスイッチ手段ＳＷ１がオンし、抵
抗Ｒ２と電流源Ｉ１によって、抵抗Ｒ２で生じる電圧降
下分（Ｒ２×Ｉ１）だけノードＮ４の電位が下げられ、
比較器ＣＭＰの入力でのオーバードライブ量が一時的に
増大し、比較器ＣＭＰの出力の立ち上がり時間（ｔr ）
が高速化されることとなる。
【００２９】また本実施例とは逆に、入力信号ｉｎ１及
び入力信号ｉｎ２を入れ換えて入力信号ｉｎ２を比較器
ＣＭＰの＋入力側（ノードＮ１）に、入力信号ｉｎ１を
比較器ＣＭＰの−入力側（ノードＮ３）に入力した場
合、スイッチ手段ＳＷ１’の出力をノードＮ２につなぎ
変えることにより、比較器ＣＭＰの出力の立ち下がり時
間（ｔf ）が高速化される。これを実現した回路が図２
（ｂ）に示す回路構成（第１実施例の変形例）である。
び入力信号ｉｎ２を入れ換えて入力信号ｉｎ２を比較器
ＣＭＰの＋入力側（ノードＮ１）に、入力信号ｉｎ１を
比較器ＣＭＰの−入力側（ノードＮ３）に入力した場
合、スイッチ手段ＳＷ１’の出力をノードＮ２につなぎ
変えることにより、比較器ＣＭＰの出力の立ち下がり時
間（ｔf ）が高速化される。これを実現した回路が図２
（ｂ）に示す回路構成（第１実施例の変形例）である。
【００３０】本変形例の回路構成は第１実施例とほぼ同
様であるので、ここでは省略し動作のみ説明する。比較
器ＣＭＰの出力（ノードＮ５）が“Ｈ”レベルから
“Ｌ”レベルに変化する時、トランジスタＱ１のベース
に、この出力（ノードＮ５）の微分信号が出力され、コ
ンデンサＣ１と抵抗Ｒ３及びＲ４の合成抵抗の時定数で
決まる時間だけトランジスタＱ１のベース電位は下降
し、トランジスタＱ１がオフでトランジスタＱ２がオン
の状態となる。
様であるので、ここでは省略し動作のみ説明する。比較
器ＣＭＰの出力（ノードＮ５）が“Ｈ”レベルから
“Ｌ”レベルに変化する時、トランジスタＱ１のベース
に、この出力（ノードＮ５）の微分信号が出力され、コ
ンデンサＣ１と抵抗Ｒ３及びＲ４の合成抵抗の時定数で
決まる時間だけトランジスタＱ１のベース電位は下降
し、トランジスタＱ１がオフでトランジスタＱ２がオン
の状態となる。
【００３１】つまり、入力信号ｉｎ１及び入力信号ｉｎ
２のクロスポイントで、抵抗Ｒ１と電流源Ｉ１によっ
て、抵抗Ｒ１で生じる電圧降下分（Ｒ１×Ｉ１）だけノ
ードＮ２の電位が下げられ、比較器ＣＭＰの出力の立ち
下がり時間（ｔf ）が高速化されることとなる。第２実施例 図３（ａ）に本発明の第２実施例に係る比較回路の構成
図を示す。
２のクロスポイントで、抵抗Ｒ１と電流源Ｉ１によっ
て、抵抗Ｒ１で生じる電圧降下分（Ｒ１×Ｉ１）だけノ
ードＮ２の電位が下げられ、比較器ＣＭＰの出力の立ち
下がり時間（ｔf ）が高速化されることとなる。第２実施例 図３（ａ）に本発明の第２実施例に係る比較回路の構成
図を示す。
【００３２】同図において本実施例の比較回路は、比較
的周期の遅いのこぎり波（入力信号ｉｎ１及び入力信号
ｉｎ２）を入力信号とする比較回路であって、入力信号
ｉｎ１及びｉｎ２を抵抗Ｒ１及びＲ２を介して入力する
比較器ＣＭＰと、抵抗Ｒ１またはＲ２と比較器ＣＭＰと
の接続点の一方（ノードＮ４）に接続されるスイッチ手
段ＳＷ２と、スイッチ手段ＳＷ２の他端に接続される電
流源Ｉ１と、比較器ＣＭＰの出力（ノードＮ５）に接続
されてスイッチ手段ＳＷ２のオン／オフ制御を行う微分
回路ＤＣとから構成され、当該比較回路を正帰還動作さ
せる。
的周期の遅いのこぎり波（入力信号ｉｎ１及び入力信号
ｉｎ２）を入力信号とする比較回路であって、入力信号
ｉｎ１及びｉｎ２を抵抗Ｒ１及びＲ２を介して入力する
比較器ＣＭＰと、抵抗Ｒ１またはＲ２と比較器ＣＭＰと
の接続点の一方（ノードＮ４）に接続されるスイッチ手
段ＳＷ２と、スイッチ手段ＳＷ２の他端に接続される電
流源Ｉ１と、比較器ＣＭＰの出力（ノードＮ５）に接続
されてスイッチ手段ＳＷ２のオン／オフ制御を行う微分
回路ＤＣとから構成され、当該比較回路を正帰還動作さ
せる。
【００３３】本実施例では、図１（ｂ）に示す入力信号
ｉｎ１が比較器ＣＭＰの＋入力側に、入力信号ｉｎ２が
比較器ＣＭＰの−入力側に入力されるものとする。（或
いは、一方をＤＣ電圧で置き換えても良い。） スイッチ手段ＳＷ２は、ＰＮＰトランジスタＱ３及びＱ
４の差動対によって構成されている。電源ＶＣＣ−接地
電位ＧＮＤ間に直列接続で挿入された抵抗Ｒ３及びＲ４
の中点でトランジスタＱ４に、抵抗Ｒ５及びＲ６の中点
でトランジスタＱ３に、それぞれベースバイアス電圧を
与え、通常、トランジスタＱ３がオフでトランジスタＱ
４がオンとなるように、また、トランジスタＱ３がオン
した時にはトランジスタＱ３が飽和しないように、それ
ぞれバイアスされている。
ｉｎ１が比較器ＣＭＰの＋入力側に、入力信号ｉｎ２が
比較器ＣＭＰの−入力側に入力されるものとする。（或
いは、一方をＤＣ電圧で置き換えても良い。） スイッチ手段ＳＷ２は、ＰＮＰトランジスタＱ３及びＱ
４の差動対によって構成されている。電源ＶＣＣ−接地
電位ＧＮＤ間に直列接続で挿入された抵抗Ｒ３及びＲ４
の中点でトランジスタＱ４に、抵抗Ｒ５及びＲ６の中点
でトランジスタＱ３に、それぞれベースバイアス電圧を
与え、通常、トランジスタＱ３がオフでトランジスタＱ
４がオンとなるように、また、トランジスタＱ３がオン
した時にはトランジスタＱ３が飽和しないように、それ
ぞれバイアスされている。
【００３４】また、トランジスタＱ３のコレクタは比較
器ＣＭＰの＋入力端子（ノードＮ２）に接続され、更
に、トランジスタＱ４のコレクタは電源ＶＥＥに、トラ
ンジスタＱ３及びＱ４のエミッタは電流源Ｉ１にそれぞ
れ接続されている。
器ＣＭＰの＋入力端子（ノードＮ２）に接続され、更
に、トランジスタＱ４のコレクタは電源ＶＥＥに、トラ
ンジスタＱ３及びＱ４のエミッタは電流源Ｉ１にそれぞ
れ接続されている。
【００３５】また微分回路ＤＣは、第１実施例と同様の
構成である。比較器ＣＭＰの出力（ノードＮ５）が
“Ｌ”レベルから“Ｈ”レベルに変化する時、トランジ
スタＱ４のベースに、この出力（ノードＮ５）の微分信
号が出力され、コンデンサＣ１と抵抗Ｒ３及びＲ４の合
成抵抗の時定数で決まる時間だけ、トランジスタＱ４の
ベース電位が上昇し、トランジスタＱ４がオフでトラン
ジスタＱ３がオンの状態となる。尚、比較器ＣＭＰの出
力（ノードＮ５）が“Ｈ”レベルから“Ｌ”レベルに変
化する時は、トランジスタＱ４のベース電位を下げる方
向に微分信号が出力されるので、この時はトランジスタ
Ｑ４はオン、トランジスタＱ３はオフのままである。
構成である。比較器ＣＭＰの出力（ノードＮ５）が
“Ｌ”レベルから“Ｈ”レベルに変化する時、トランジ
スタＱ４のベースに、この出力（ノードＮ５）の微分信
号が出力され、コンデンサＣ１と抵抗Ｒ３及びＲ４の合
成抵抗の時定数で決まる時間だけ、トランジスタＱ４の
ベース電位が上昇し、トランジスタＱ４がオフでトラン
ジスタＱ３がオンの状態となる。尚、比較器ＣＭＰの出
力（ノードＮ５）が“Ｈ”レベルから“Ｌ”レベルに変
化する時は、トランジスタＱ４のベース電位を下げる方
向に微分信号が出力されるので、この時はトランジスタ
Ｑ４はオン、トランジスタＱ３はオフのままである。
【００３６】つまり、入力信号ｉｎ１及び入力信号ｉｎ
２のクロスポイントで、比較器ＣＭＰの出力（ノードＮ
５）の微分信号によりスイッチ手段ＳＷ２がオンし、抵
抗Ｒ１と電流源Ｉ１によって、抵抗Ｒ１で生じる電圧降
下分（Ｒ１×Ｉ１）だけノードＮ２の電位が上げられ、
比較器ＣＭＰの入力でのオーバードライブ量が一時的に
増大し、比較器ＣＭＰの出力の立ち上がり時間（ｔr ）
が高速化されることとなる。
２のクロスポイントで、比較器ＣＭＰの出力（ノードＮ
５）の微分信号によりスイッチ手段ＳＷ２がオンし、抵
抗Ｒ１と電流源Ｉ１によって、抵抗Ｒ１で生じる電圧降
下分（Ｒ１×Ｉ１）だけノードＮ２の電位が上げられ、
比較器ＣＭＰの入力でのオーバードライブ量が一時的に
増大し、比較器ＣＭＰの出力の立ち上がり時間（ｔr ）
が高速化されることとなる。
【００３７】また本実施例とは逆に、入力信号ｉｎ１及
び入力信号ｉｎ２を入れ換えて入力信号ｉｎ２を比較器
ＣＭＰの＋入力側（ノードＮ１）に、入力信号ｉｎ１を
比較器ＣＭＰの−入力側（ノードＮ３）に入力した場
合、スイッチ手段ＳＷ２’の出力をノードＮ４につなぎ
変えることにより、比較器ＣＭＰの出力の立ち下がり時
間（ｔf ）が高速化される。これを実現した回路が図３
（ｂ）に示す回路構成（第２実施例の変形例）である。
び入力信号ｉｎ２を入れ換えて入力信号ｉｎ２を比較器
ＣＭＰの＋入力側（ノードＮ１）に、入力信号ｉｎ１を
比較器ＣＭＰの−入力側（ノードＮ３）に入力した場
合、スイッチ手段ＳＷ２’の出力をノードＮ４につなぎ
変えることにより、比較器ＣＭＰの出力の立ち下がり時
間（ｔf ）が高速化される。これを実現した回路が図３
（ｂ）に示す回路構成（第２実施例の変形例）である。
【００３８】本変形例の回路構成は第２実施例とほぼ同
様であるので、ここでは省略し動作のみ説明する。比較
器ＣＭＰの出力（ノードＮ５）が“Ｈ”レベルから
“Ｌ”レベルに変化する時、トランジスタＱ４のベース
に、この出力（ノードＮ５）の微分信号が出力され、コ
ンデンサＣ１と抵抗Ｒ３及びＲ４の合成抵抗の時定数で
決まる時間だけ、トランジスタＱ４のベース電位は下降
し、トランジスタＱ４がオンでトランジスタＱ３がオフ
の状態となる。
様であるので、ここでは省略し動作のみ説明する。比較
器ＣＭＰの出力（ノードＮ５）が“Ｈ”レベルから
“Ｌ”レベルに変化する時、トランジスタＱ４のベース
に、この出力（ノードＮ５）の微分信号が出力され、コ
ンデンサＣ１と抵抗Ｒ３及びＲ４の合成抵抗の時定数で
決まる時間だけ、トランジスタＱ４のベース電位は下降
し、トランジスタＱ４がオンでトランジスタＱ３がオフ
の状態となる。
【００３９】つまり、入力信号ｉｎ１及び入力信号ｉｎ
２のクロスポイントで、抵抗Ｒ２と電流源Ｉ１によっ
て、抵抗Ｒ２で生じる電圧降下分（Ｒ２×Ｉ１）だけノ
ードＮ４の電位が上げられ、比較器ＣＭＰの出力の立ち
下がり時間（ｔf ）が高速化されることとなる。
２のクロスポイントで、抵抗Ｒ２と電流源Ｉ１によっ
て、抵抗Ｒ２で生じる電圧降下分（Ｒ２×Ｉ１）だけノ
ードＮ４の電位が上げられ、比較器ＣＭＰの出力の立ち
下がり時間（ｔf ）が高速化されることとなる。
【００４０】以上のように、スイッチ手段として、第１
実施例ではＮＰＮトランジスタの差動対で構成した例
を、第２実施例ではＰＮＰトランジスタで構成した例を
それぞれ示した。更に、スイッチ手段はＭＯＳトランジ
スタの差動対によっても同様に構成でき、第１及び第２
実施例と同様に、のこぎり波のスルーレートの小さい側
の比較回路出力の立ち上がり時間（ｔr ）或いは立ち下
がり時間（ｔf ）を高速化することが可能である。
実施例ではＮＰＮトランジスタの差動対で構成した例
を、第２実施例ではＰＮＰトランジスタで構成した例を
それぞれ示した。更に、スイッチ手段はＭＯＳトランジ
スタの差動対によっても同様に構成でき、第１及び第２
実施例と同様に、のこぎり波のスルーレートの小さい側
の比較回路出力の立ち上がり時間（ｔr ）或いは立ち下
がり時間（ｔf ）を高速化することが可能である。
【００４１】
【発明の効果】以上説明したように、本発明によれば、
信号源と比較器の入力端子間間にそれぞれ抵抗を接続
し、出力端子に接続された微分回路の出力によりオン／
オフするスイッチ手段を介して、電流源を抵抗と比較器
の−入力端子の接続点に接続して構成し、当該比較回路
を正帰還動作させることによって、入力信号のクロスポ
イントで比較器のオーバードライブ量を一時的に増大さ
せ、比較器の出力の立ち上がり時間（ｔr ）を高速化
し、また逆に、入力信号を入れ換えた場合には、スイッ
チ手段の出力を比較器の＋入力につなぎ変えることによ
り、比較器の出力の立ち下がり時間（ｔf ）を高速化
し、結果として、ＴＶ等の比較的周期の遅いのこぎり波
を入力とする比較回路において、のこぎり波のスルーレ
ートの小さい側の比較回路出力の立ち上がり時間
（ｔr ）或いは立ち下がり時間（ｔf ）を高速化した比
較回路を提供することができる。
信号源と比較器の入力端子間間にそれぞれ抵抗を接続
し、出力端子に接続された微分回路の出力によりオン／
オフするスイッチ手段を介して、電流源を抵抗と比較器
の−入力端子の接続点に接続して構成し、当該比較回路
を正帰還動作させることによって、入力信号のクロスポ
イントで比較器のオーバードライブ量を一時的に増大さ
せ、比較器の出力の立ち上がり時間（ｔr ）を高速化
し、また逆に、入力信号を入れ換えた場合には、スイッ
チ手段の出力を比較器の＋入力につなぎ変えることによ
り、比較器の出力の立ち下がり時間（ｔf ）を高速化
し、結果として、ＴＶ等の比較的周期の遅いのこぎり波
を入力とする比較回路において、のこぎり波のスルーレ
ートの小さい側の比較回路出力の立ち上がり時間
（ｔr ）或いは立ち下がり時間（ｔf ）を高速化した比
較回路を提供することができる。
【図１】本発明の原理説明図であり、図１（ａ）は回路
図、図１（ｂ）は入力信号の波形図である。
図、図１（ｂ）は入力信号の波形図である。
【図２】本発明の第１実施例に係る比較回路の回路図で
あり、図２（ａ）は第１実施例、図２（ｂ）はその変形
例である。
あり、図２（ａ）は第１実施例、図２（ｂ）はその変形
例である。
【図３】本発明の第２実施例に係る比較回路の回路図で
あり、図３（ａ）は第２実施例、図３（ｂ）はその変形
例である。
あり、図３（ａ）は第２実施例、図３（ｂ）はその変形
例である。
【図４】従来の比較回路の回路図であり、図４（ａ）は
第１従来例、図４（ｂ）は第２従来例である。
第１従来例、図４（ｂ）は第２従来例である。
ｉｎ１，ｉｎ２…入力信号 Ｒ１〜Ｒ６…抵抗 Ｃ１…コンデンサ ＣＭＰ…比較器 ＳＷ１，ＳＷ１’，ＳＷ２，ＳＷ２’…スイッチ手段 Ｉ１…電流源 ＤＣ…微分回路 Ｑ１，Ｑ２…ＮＰＮトランジスタ ＧＮＤ…接地電位 ＶＥＥ…電源 ＶＣＣ…電源 Ｎ１〜Ｎ５…ノード ｔr …立ち上がり時間 ｔf …立ち下がり時間 Ｑ３，Ｑ４…ＰＮＰトランジスタ Ｓ１〜Ｓ６…スイッチ Ａ１，Ａ２…比較器 Ｖin…入力 Ｖout １，Ｖout …２出力 ＶR …リファレンス電圧
Claims (5)
- 【請求項１】 比較的周期の遅いのこぎり波と基準電圧
を入力信号とする比較回路において、 前記入力信号または基準電圧を抵抗を介して入力する比
較器（ＣＭＰ）と、前記抵抗と前記比較器（ＣＭＰ）と
の接続点に接続されるスイッチ手段（ＳＷ１）と、前記
スイッチ手段（ＳＷ１）の他端に接続される電流源（Ｉ
１）と、前記比較器（ＣＭＰ）の出力（Ｎ５）に接続さ
れて前記スイッチ手段（ＳＷ１）のオン／オフ制御を行
う微分回路（ＤＣ）とを有し、 当該比較回路を正帰還動作させることを特徴とする比較
回路。 - 【請求項２】 前記スイッチ手段（ＳＷ１）は、ＮＰＮ
トランジスタの差動対であることを特徴とする請求項１
に記載の比較回路。 - 【請求項３】 前記スイッチ手段（ＳＷ１）は、ＰＮＰ
トランジスタの差動対であることを特徴とする請求項１
に記載の比較回路。 - 【請求項４】 前記スイッチ手段（ＳＷ１）は、ＭＯＳ
トランジスタの差動対であることを特徴とする請求項１
に記載の比較回路。 - 【請求項５】 前記微分回路（ＤＣ）は、抵抗（Ｒ３）
及びコンデンサ（Ｃ１）を有することを特徴とする請求
項１、２、３、または４に記載の比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31859793A JPH07177003A (ja) | 1993-12-17 | 1993-12-17 | 比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31859793A JPH07177003A (ja) | 1993-12-17 | 1993-12-17 | 比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07177003A true JPH07177003A (ja) | 1995-07-14 |
Family
ID=18100920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31859793A Withdrawn JPH07177003A (ja) | 1993-12-17 | 1993-12-17 | 比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07177003A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007104404A (ja) * | 2005-10-05 | 2007-04-19 | Nec Electronics Corp | 光電流・電圧変換回路 |
| JPWO2016009832A1 (ja) * | 2014-07-14 | 2017-04-27 | ソニー株式会社 | 比較器、ａｄ変換器、固体撮像装置、電子機器、および比較器の制御方法 |
-
1993
- 1993-12-17 JP JP31859793A patent/JPH07177003A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007104404A (ja) * | 2005-10-05 | 2007-04-19 | Nec Electronics Corp | 光電流・電圧変換回路 |
| JPWO2016009832A1 (ja) * | 2014-07-14 | 2017-04-27 | ソニー株式会社 | 比較器、ａｄ変換器、固体撮像装置、電子機器、および比較器の制御方法 |
| US10944932B2 (en) | 2014-07-14 | 2021-03-09 | Sony Corporation | Comparator, AD converter, solid-state imaging device, electronic apparatus, and method of controlling comparator |
| US11394912B2 (en) | 2014-07-14 | 2022-07-19 | Sony Corporation | Comparator, AD converter, solid-state imaging device, electronic apparatus, and method of controlling comparator |
| US11758305B2 (en) | 2014-07-14 | 2023-09-12 | Sony Group Corporation | Comparator, ad converter, solid-state imaging device, electronic apparatus, and method of controlling comparator |
| US12015864B2 (en) | 2014-07-14 | 2024-06-18 | Sony Group Corporation | Comparator, AD converter, solid-state imaging device, electronic apparatus, and method of controlling comparator |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010306 |