JPH04500447A - クロスオーバ電流の減小したbi―cmosクロック駆動器 - Google Patents
クロスオーバ電流の減小したbi―cmosクロック駆動器Info
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- JPH04500447A JPH04500447A JP2509597A JP50959790A JPH04500447A JP H04500447 A JPH04500447 A JP H04500447A JP 2509597 A JP2509597 A JP 2509597A JP 50959790 A JP50959790 A JP 50959790A JP H04500447 A JPH04500447 A JP H04500447A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。
Description
【発明の詳細な説明】
クロスオーバ ・の ハしたB1−CMOSクロ・り発皿虫公団
この発明はクロック駆動器回路に、更に詳細には、クロスオーバ電流の減小した
Bl−CMO5駆動器回路に関係している。
従米技街Ω親羽
この発明によって取り扱われる問題は、比較的高い容量性負荷を駆動することの
できる相補的クロック信号を出力するための回路を提供することである。これを
実施するために、プルアップ及びプルダウン(トランジスタ)回路が使用される
。従来技術の回路において生しることは、出力トランジスタに電荷が記憶されて
いるためにを限の遷移時間が存在することである。これは再出力トランジスタが
部分的にオンである期間中電流の大きいスパイクを生しることになる。従来技術
は出力デバイスからより急速に電荷を除去するためのデバイスの使用によってこ
の影響を最小限にする多くの方法を教示している。
出力トランジスタに蓄積された電荷のより急速な除去を保証するためにプルダウ
ントランジスタを使用している一層の代表的な従来技術の特許は下に記載されて
いる。
米国特許第4616146号
米国特許第4638186号
米国特許第4678940号
米国特許第4698525号
米国特許第4733110号
一対の米国特許第3824409号及び第4464581号は、最初の特許にお
いて決定が行われることを可能にする目的のために入力信号を遅延させ且つ2番
目の特許における二つの入力に基づいて出力波形を整形するために交差結合形回
路を使用している。
兄咀Ω!約
従って、低電力要件及び減小したデバイス大きさ要件を有する改良形Bl−?I
O5回路を提供することがこの発明の目的である。
使用者調整可能な出力電圧クロスオーバ値を有する改良形駆動器回路を提供する
ことがこの発明の別の目的である。
この発明の採択実施例においては、この発明の上述及びその他の目的は、(a)
一対の増幅器入力段、(b)前記の増幅器入力段の関連の一つにより駆動される
一対のトランジスタからそれぞれが成り立っている一対の出力段、及び(c)各
センストランジスタが関連のトランジスタのオンオフ状態を制御するために接続
され且つ他方の出力段におけるトランジスタの状態により制御されるように交差
結合されていて前記の対の出力段のそれぞれにおけるただ一つのトランジスタが
いつでも導通しているようになっている複数のセンストランジスタ、を準備する
ことによって達成される。
入力段は正しい基準電圧を選ぶことによりTTL又はECLクロック入力で動作
する能力を持っており、且つ又出力トランジスタへの入力のために必要なレベル
移動を与える。
センストランジスタは一対の出力デバイスが他方の対のターンオフの前にオンに
なるのを阻止するために出力トランジスタに蓄積された電荷の形式で帰還(フィ
ードバック)を与える。
採択実施例においては、出力段は四つの縦形NPNバイポーラデバイスで形成さ
れており、又増幅器入力段及びセンストランジスタはCMOSデバイスで形成さ
れており、従って一体的Bl−CFIO5回路が可能になる。
その発明の上述及びその他の目的及び特徴は次の説明及び諸図面に関連して考慮
されたときに一層よく理解されるであろうが、この諸図面においては同様の文字
が同様の部品を示しており、又この諸図面はこの明細書の一部分を形成している
。
区m稿I朋
図1はこの発明の採択実施例の概略図であり、図2は図1の実施例からの重なり
合わない電流出力を図解した波形図である。
図3はバイアス電圧の一つの値に対する採択実施例の出力のクロスオーバ(交差
)点を図解した波形図であり、
図4はバイアス電圧の第2の値に対する採択実施例の出力のクロスオーバ点を図
解した波形図である。
探択丈施伝曳親羽
図1に言及すると、この発明の81−CMOSクロック駆動器回路10は^及び
Bで示された二つの対称的な構成部分に分割されて示されている。各部分は、折
返しカスコードCMO5増幅器入力段20、バイポーラ出力段30、及び二つの
Pl’lOSセンストランジスタ(A構成部分においてH16及びMl7と標識
付けされている)からなっている。
折返しカスコードCMO3増幅器入力段20においては一対の電流源、PMOS
デバイス門1おH1?I2がそれぞれ一対のllMOSデバイス、H5及びH6
のドレーンに接続されていて、これらのデバイスにバイアス電流を供給すること
ができる。デバイスM1及びH2は、そのソースが供給電圧Vddlを受けるた
めの端子に且つそのゲートがバイアス電圧Vblを受けるための端子に接続され
ている。デバイスM5はそのゲートにおける入力信号VREFを受け且つデバイ
ス耶はそのベースに相補的入力信号Vin+を受ける。一対のPMOSデバイス
阿3及H34はそれぞれデバイス+15及びH6に対する負荷を形成している。
デバイス聞及び正のドレーンはPMOSデバイスh7及ガフ8のそれぞれのソー
スに接続されている。 PMOSデバイスM3及びH4のゲートはそれぞれバイ
アス電圧Vb2を受けるための端子に接続されている。デバイスH5及びH6の
ソースはそれぞれPMOSデバイスM9のドレーンに接続されている。デバイス
ガフ、H8、及びH9のソースは接地のような基準電位に接続されている。デバ
イスM7、M飄及び四のゲートはバイアス電圧Vb3を受けるための端子に接続
されている。デバイスH7、H8,、及びH9は電流ミラー(ffl映回路)と
して動作する。
動作の際、デバイスM9の直流電流IOはH5及びH6によって等しく分担され
る。又、デバイスMl及びH5は等しいデバイス電流No’を接続点■及び■に
供給する。それゆえ、デバイスH3及びH4は等しい直流バイアス電流Iを運ぶ
、ここで、I=Io’ −Io/2.ゲート人カシin−及びVin十に加えら
れる差動電圧はB5及びH6のドレーン電流を比例した量だけ片寄らせる。 M
l及びH2を通る電流1o’は変化しないままであり、従って、H3及びH4を
通る電流■はそれらの関連のデバイスM5及びH6を流れる電流Io/2におけ
る変化に反比例して変化する。 H7及びH8によって形成された電流ミラーは
それぞれ接続点O及び■において電流変化を反映する。
バイポーラ出力段30において、一対のNPll トランジスタQIO及びQl
lは駆動用供給電圧Vdd2を受けるための端子と基準電位との間に接続されて
いる。Q10のエミッタは出力端子Voaと口11のコレクタとに接続されてい
る。トランジスタ010を通る電流の流れはIaで示されており且つ口11を通
る電流の流れはIbで示されている。010のベースはNMOSプルダウントラ
ンジスタM12のドレーンに接続され、そしてMl2のゲートは接続点0に接続
されている。トランジスタQllのベースはNMOSプルダウントランジスタ?
113のドレーンに接続され、そしてH13のゲートは接続点Oに接続されてい
る。門12及びH13のソースはVss2に接続されている。H12のドレーン
はNPN )ランジスタQ14のエミッタに接続されている。014のコレクタ
は駆動用供給電圧Vdd2を受けるための端子に接続されている。Q14のベー
スはPMOSセンストランジスタM16を通してH3のドレーンに接続され、且
つ又PMOSセンストランジスタM17のゲートと、構成部分AにおけるH16
に対応する構成部分BにおけるP?IOSセンストランジスタのゲートとに接続
されている。センストランジスタM17はトランジスタ015のベースを接続点
0に接続している。センストランジスタ門16のゲートは部分Bにおける口14
のベースと部分BにおけるトランジスタM17のゲートとに接続されている。こ
の交差結合はプルダウントランジスタが一方のデバイスを他方のものがオンにな
ることを許される前にオフにすることを保証する遅延を与える。
今度は図2に言及すると、図1の回路に対する駆動電流Ta及びIbは任意所与
の時点における一つだけの出力デバイスにおける電流の流れを示している。
図3は−3,5ボルトのVREFの値に対してVoa及びVobに現れる電圧波
形を図解しティる。コノ場合、Vdd −+6V、Vss−−6V。
図4は−2,5ボルトのVREFの値に対してVoa及びVobに現れる電圧波
形を図解している。クロスオーバ点は図3における約1.4ポルトから図4にお
ける約−1,8ボルトに変化している。クロスオーバ点は所望のクロスオーバを
達成する値にバイアス電圧を設定することによって選択され得る。
図5は図1の回路のためのバイアス電圧Vbl〜νb4を電圧源Vdd及びνc
cから発生するためのバイアスチェーンの一例を図示している。
採択実施例に対する典型的な電圧値は次のとおりである。
Vddl−Vdd2=+6ボルト
シ5sl−Vss2= 6ボルト
Vbl =4.10ボルト
Vb2−1.65ボルト
Vb3−−4.35ボルト
この発明の好適な実施例であると考えられるものが示されたが、この発明の本質
的な精神から逸脱することなくそれに多くの変化及び変更が行われ得ることは明
白であろう、それゆえに、付属の各請求項においては、この発明の真の範囲内に
入るようなすべてのその種の変化及び変更を包含することが意図されている。
FIG、 2
ンーー 形 1 f −
濠JJ を呻
液 4+54 を−
■
釣 閾 (′オ 〕)
FIG、 4
FIG、 5
国際調査報告
国際調査報告
Claims (8)
- 1.(a)一対の増幅器入力段、 (b)各段が前記の増幅器入力段の関連の一つのものによって駆動される一対の トランジスタからなっている一対の出力段、及び(c)それぞれが関連のトラン ジスタのオンオフ状態を制御するように接続され且つそれぞれが他方の出力段に おけるトランジスタの状態によって制御される交差接続されていて前記の一対の 出力段のそれぞれにおけるただ一つのトランジスタをいつでも導通させている複 数のセンストランジスタ、を備えているクロスオーバ電流の減小したクロック駆 動器回路。
- 2.前記のトランジスタのオフ及びオン状態間の所望のクロスオーバを達成する ように選択された大きさを有する基準電圧を受けるために前記の一対の増幅器入 力段に結合された一対の基準電圧入力端子、を更に備えている、請求項1に記載 のクロスオーバ電流の減小したクロック駆動器回路。
- 3.前記の一対の増幅器出力段がそれぞれ前記の一対の出力段への出力として、 差分入力信号に応答して一対の相補的制御信号を供給する、請求項1に記載のク ロスオーバ電流の減小したクロック駆動器回路。
- 4.(a)差分入力信号を受け且つ2対の相補的出力信号を供給するための一対 の増幅器、 (b)関連の対のセンストランジスタのそれぞれが前記の対の増幅器の関連の一 つから一対の相補的出力信号が一つを受けるように接続されている2対のセンス トランジスタ、並びに (c)各段が、電位源に直列に接続されており且つ一方のトランジスタのエミッ タが他方のトランジスタのコレクタに接続されていて出力接続部を形成している 第1対のNPNトランジスタ、エミッタが前記の第1対のNPNトランジスタの それぞれのもののベースに接続され且つコレクタのそれぞれが電位源に接続可能 であり且つベースのそれぞれが前記の相補的出力信号を受けるようにそれぞれの センストランジスタによって前記の一対の増幅器に結合されている第2対のNP Nトランジスタ、並びに各対のトランジスタのベース及びゲートから他方の対の センストランジスタの非接続ゲートヘの交差結合接部、からなっている一対のバ イポーラ出力段、 を備えているクロスオーバ電流の減小したクロック駆動器回路。
- 5.それぞれが、前記の第1対のNPNトランジスタのそれぞれのもののベース に接続され且つ前記の一対の増幅器からの相補的出力信号によって制御される2 対のプルダウントランジスタ、 を更に備えている、請求項4に記載のクロスオーバ電流の減小したクロック駆動 器回路。
- 6.(a)一対の折返しカスコードCMOS増幅器入力段、(b)各段が前記の 折返しカスコードCMOS増幅器入力段の関連の一つによって駆動される縦形N PNトランジスタからなっている一対のバイポーラ出力段、及び(c)それぞれ が関連の縦形NPNトランジスタのオンオフ状態を制御するように接続され且つ それぞれが他方のバイポーラ出力段における縦形NPNトランジスタの状態によ って制御されるように交差接続されていて前記の一対のバイポーラ出力段のそれ ぞれにおけるただ一つの縦形NPNトランジスタをいつでも導通させている複数 のセンストランジスタ、 を備えているクロスオーバ電流の減小したクロック駆動器回路。
- 7.前記の縦形NPNトランジスタのオフ及びオン状態の間の所望のクロスオー バを達成するように選択された大きさを有する基準電圧を受けるために前記の一 対の折返しカスコードCMOS増幅器入力段に結合された一対の基準電圧入力端 子、を更に備えている、請求項6に記載のクロスオーバ電流の減小したクロック 駆動器回路。
- 8.前記の一対の折返しカスコードCMOS増幅器入力段がそれぞれ前記の一対 の出力段への入力として、差分入力信号に応答して一対の相補的制御信号を供給 する、請求項6に記載のクロスオーバ電流の減小したクロック駆動器回路。
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