JP3497888B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置に関し、特
にＥＣＬ（Emitter Controlled Logic) 論理集積回路の
動作を高速にする回路構成を消費電流を増加せずに実現
する半導体集積回路に関する。

【０００２】

【従来の技術】図１２はＩＥＥＥ Ｊ．Ｓｏｌｉｄ−Ｓ
ｔａｔｅ ｃｉｒｃｕｉｔｓ，ｖｏｌ．ＳＣ−２４，ｎ
ｏ．５，Ｏｃｔ．１９８９，ｐｐ．１３０１−１３０６
の“Ａ２３−ｐｓ／２．１−ｍＷＥＣＬ ｇａｔｅ ｗ
ｉｔｈ ａｎ ａｃ−ｃｏｕｐｌｅｄ ａｃｔｉｖｅ−
ｐｕｌｌ−ｄｏｗｎ ｅｍｉｔｔｅｒ−ｆｏｌｌｏｗｅ
ｒ ｓｔａｇｅ”に掲載されたＥＣＬアクティブプルダ
ウン回路の概念を示す回路図である。図１２を参照し
て、ＥＣＬアクティブプルダウン回路は、ＶＣＣ供給端
子１、ＶＥＥ供給端子２に接続され、入力信号Ａ，基準
電位ＶＢＢを受け、第１信号Ｂおよび第１信号Ｂの相補
信号である第２信号Ｃとを出力するスイッチング段回路
３１と、第１信号Ｂをベースに受け、ＶＣＣ供給端子１
と出力端子ノード２０の間に設けられたエミッタフォロ
アトランジスタ６０と、第２信号Ｃを制御コンデンサ７
２を介して受け、ＶＣＣ供給端子１およびＶＥＥ供給端
子２に接続されたバイアス回路３２と、バイアス回路３
２からの出力信号をベースに受け、コレクタを出力端子
ノード２０に接続され、エミッタをＶＥＥ供給端子２に
接続されたプルダウントランジスタ６１とを含む。スイ
ッチング段回路３１は、入力端子３を介して入力信号Ａ
をベースに受け、コレクタがノード１５に接続され、エ
ミッタがノード５６に接続されるｎｐｎバイポーラトラ
ンジスタ５０と、ＶＢＢ端子４を介して論理振幅の中間
電位を持つ基準電位であるＶＢＢ電位を受け、コレクタ
をノード１６に接続されエミッタをノード５６に接続さ
れたｎｐｎバイポーラトランジスタ５１と、ベースにＶ
ＣＳ端子５を介してＶＣＳ電位を受け、コレクタをノー
ド５６に接続され、エミッタを抵抗５５を介して第２電
源電位２に接続されたｎｐｎバイポーラトランジスタ５
２とを含む。ＶＣＣ供給端子１とノード１５，１６との
間にはそれぞれ所定の電位を発生させるための抵抗５
３，５４が設けられている。ｎｐｎトランジスタ５２と
抵抗５５はスイッチング段回路３１の定電流源として機
能する。

【０００３】バイアス回路３２は、ＶＣＣ供給端子１と
ノード１３の間に接続された抵抗７４，ダイオード７５
と、ノード１３とＶＥＥ供給端子２の間に接続された抵
抗７３とを含む。第２信号Ｃは制御コンデンサ７２を通
してノード１３に入力される。スイッチング段回路３１
からの出力である第１信号Ｂはエミッタフォロアトラン
ジスタ６０のベースに入力され、そのエミッタから出力
端子ノード２０を介して出力信号Ｄが取出される。

【０００４】次に図１３を参照して図１２に示したＥＣ
Ｌアクティブプルダウン回路の動作について説明する。
入力端子３の入力信号Ａが“Ｌ”（−１．６Ｖ）のとき
ノード１５は“Ｈ”（０Ｖ）でエミッタフォロアトラン
ジスタ６０がオンし、出力端子２０の電位である出力信
号Ｄは“Ｈ”（−０．８Ｖ）になっている。なおこのと
き基準電位ＶＢＢの電位は−１．２Ｖであり、ＶＣＣの
電位は０Ｖであり、ＶＥＥの電位は−５．２Ｖである。

【０００５】プルダウントランジスタ６１のベースには
バイアス回路３２で決定される所望の電位が与えられ、
所望のｎｐｎバイポーラトランジスタのエミッタ電流を
流している。ここで入力信号Ａが“Ｈ”（−０．８Ｖ）
に変化すると、第１信号Ｂは“Ｌ”（−０．８Ｖ）に変
化し、出力信号Ｄも“Ｌ”（−１．６Ｖ）に変化を始め
る（図１３のＡ，Ｂ参照）。このときスイッチング段回
路３１から出力される第２信号Ｃは制御コンデンサ７２
の結合を通じてノード１３の電位を高くするように働
く。この結果、プルダウントランジスタ６１のコレクタ
電流６１ｃＩ、すなわち出力信号Ｄを“Ｌ”に引き下げ
る電流が増加し、高速に出力信号Ｄを立上げることがで
きる。ある程度時間がたつとノード１３の電位は元の値
まで回復し、出力信号Ｄの電位を“Ｌ”の電位に保つた
めの定常エミッタフォロア電流が抑えられる。

【０００６】逆に入力信号Ａが“Ｈ”（−０．８Ｖ）か
ら“Ｌ”（−１．６Ｖ）へ変化した場合はノード１３の
電位がしばらくの間低い電位になるため、出力端子ノー
ド２０からＶＥＥ供給端子へ流れる電流が減少するた
め、出力信号Ｄを高速に立上げることができる。

【０００７】 図１４は従来のＥＣＬアクティブプルダ
ウン回路において、出力を差動的に取出した場合の構成
を示す回路図である。図１４を参照して、この場合、差
動出力信号Ｄ１およびＤ２それぞれについてバイアス回
路３２ａおよび３２ｂと制御コンデンサ７２ａおよび７
２ｂとが必要になる。

【０００８】

【発明が解決しようとする課題】従来のＥＣＬアクティ
ブプルダウン回路は上記のように構成されていた。しか
しながら、この構成では、プルダウントランジスタ６１
を駆動するためのバイアス回路３２は定常的な電流を流
す必要がある。しかも、図１４で説明したようにこのバ
イアス回路３２は出力端子が複数あればその数だけ必要
である。したがって、低消費電力の観点からこのバイア
ス電流の低減あるいは省略が望まれている。また、制御
コンデンサ７２は大きい値ほどプルダウントランジスタ
６１の駆動効果が大きいため、数ｐＦ程度の比較的大容
量の制御コンデンサを用いることが望ましい。したがっ
て、制御コンデンサの容量分のレイアウト占有面積が大
きくなる。しかも、出力が差動で出るような場合にはそ
れぞれの出力について制御コンデンサが必要となり、レ
イアウト占有面積の増大になる問題があった。

【０００９】この発明は上記のような問題点を解消する
ためになされたもので、以下のような内容を目的とす
る。

【００１０】（１） ＥＣＬ回路のような半導体装置に
おいて、無駄なバイアス電流の消費を防ぐことである。

【００１１】（２） ＥＣＬ回路のような半導体装置に
おいて、より少ないレイアウト占有面積でスイッチング
遅延時間を短縮することである。

【００１２】

【課題を解決するための手段】この発明によれば、半導
体装置は、第１電位に設定された第１ノードと第２電位
に設定された第２ノードとの間に接続され、制御電極に
入力信号を受ける第１バイポーラトランジスタと、第１
ノードと第２ノードとの間に接続され、制御電極に基準
電圧を受ける第２バイポーラトランジスタと、第１ノー
ドと出力端子ノードとの間に接続され、第１ノードに対
応する第１バイポーラトランジスタの第１電極に制御電
極が接続される第３バイポーラトランジスタと、出力端
子ノードと第２ノードとの間に接続され、出力端子ノー
ドの電位の変化を加速する第４バイポーラトランジスタ
と、第４バイポーラトランジスタの制御電極と第２ノー
ドとの間に接続され、出力端子ノードの電位変化に応答
して第４バイポーラトランジスタの制御電極の電流を調
整する調整手段と、出力端子ノードと第４バイポーラト
ランジスタの制御電極との間に接続され、第４バイポー
ラトランジスタの制御電極の電流を所望の状態に付勢す
る付勢手段とを備え、付勢手段は、少なくとも第３バイ
ポーラトランジスタの制御電極より入力信号に近い側の
電圧を受ける容量手段を含み、容量手段が受ける電圧に
応答して第４バイポーラトランジスタの制御電極の電流
を付勢する。

【００１３】

【００１４】 好ましくは、第３バイポーラトランジス
タの制御電極より入力信号に近い側の電圧は、第１バイ
ポーラトランジスタの第１電極の電圧、または第１ノー
ドに対応する第２バイポーラトランジスタの第１電極の
電圧である。

【００１５】

【００１６】 また、この発明によれば、半導体装置
は、第１電位に設定された第１ノードと第２電位に設定
された第２ノードとの間に接続され、制御電極に入力信
号を受ける第１バイポーラトランジスタと、第１ノード
と第２ノードとの間に接続され、制御電極に基準電圧を
受ける第２バイポーラトランジスタと、第１ノードに対
応する第１バイポーラトランジスタの第１電極、または
第１ノードに対応する第２バイポーラトランジスタの第
１電極からその電圧を受ける容量手段と、第１ノードと
第１出力端子ノードとの間に接続され、第１バイポーラ
トランジスタの第１電極に制御電極が接続される第３バ
イポーラトランジスタと、第１出力端子ノードと第２ノ
ードとの間に接続され、第１出力端子ノードの電位の変
化を第１の方向へ加速する第４バイポーラトランジスタ
と、第１出力端子ノードと第４バイポーラトランジスタ
の制御電極との間に接続され、容量手段が受ける電圧に
応答して第４バイポーラトランジスタの第１の方向への
加速の程度を調整する第１調整手段と、第１ノードと第
２出力端子ノードとの間に接続され、第２バイポーラト
ランジスタの第１電極に制御電極が接続される第５バイ
ポーラトランジスタと、第２出力端子ノードと第２ノー
ドとの間に接続され、第２出力端子ノードの電位の変化
を第１の方向と異なる第２の方向へ加速する第６バイポ
ーラトランジスタと、第２出力端子ノードと第６バイポ
ーラトランジスタの制御電極との間に接続され、容量手
段が受ける電圧に応答して第６バイポーラトランジスタ
の第２の方向への加速の程度を調整する第２調整手段と
を備える。

【００１７】 好ましくは、第１および第２出力端子ノ
ードは、相互に相補信号を出力し、第１調整手段は、第
１導電形式の電界効果トランジスタを含み、第２調整手
段は、第２導電形式の電界効果トランジスタを含み、第
１導電形式および第２導電形式の電界効果トランジスタ
の各々は、相互に相補特性となるようにそのしきい値が
調整されている。

【００１８】

【作用】この半導体装置においては、第３バイポーラト
ランジスタの制御電極電位が変化したとき電位端子の電
位が変化するが、そのとき調整手段は出力端子の電位に
応じて第４バイポーラトランジスタの制御電極の電流を
所望の値に、たとえば多くするようにまたは少なくする
ように調整する。出力信号の電位に応じて第４バイポー
ラトランジスタの制御電極の電流が調整されるため、従
来のようなバイアス電流を調整するための回路が不要に
なる。

【００１９】 また、この半導体装置においては、第３
バイポーラトランジスタの制御電極より前の電位、すな
わち入力信号等に近い位置の電位に応答して第４バイポ
ーラトランジスタの制御電極の電流が制御されて出力端
子の電位が所望の値に付勢される。

【００２０】 また、この半導体装置においては、入力
信号に近い第１または第２バイポーラトランジスタの第
１電極の電位に応答して第４バイポーラトランジスタの
制御電極の電流が制御される。

【００２１】

【００２２】 また、この半導体装置においては、第１
または第２バイポーラトランジスタの第１電極のいずれ
かからその電位を取出す容量手段を設け、その電位に応
答して第１および第２の調整手段がそれぞれ第４および
第６バイポーラトランジスタのそれぞれの加速の程度を
調整する。したがって、従来のように作動出力を得るた
めに複数の容量手段のような要素を必要としない。

【００２３】 また、この半導体装置においては、第１
および第２の調整手段がそれぞれ第１および第２の導電
形式の電界効果トランジスタであり、それぞれのしきい
値が相補特性となるように調整されている。

【００２４】

【実施例】 （１） 第１実施例 以下この発明の実施例を図面を参照して説明する。図１
はこの発明に係る半導体装置の１例としてのＥＣＬアク
ティブプルダウン回路の第１の実施例を示す回路図であ
り、図２は図１に示した回路の動作を示す各点の電位を
示す波形図である。

【００２５】図１を参照して、第１の実施例における半
導体装置は、ＶＣＣ供給端子１とＶＥＥ供給端子２の間
に接続され、入力信号ＡおよびＶＢＢ信号を受け、スイ
ッチング段出力信号Ｂを出力するスイッチング段回路３
１と、スイッチング段回路出力信号Ｂをベースに受け、
コレクタをＶＣＣ供給端子１に接続され、エミッタを出
力端子ノード２０に接続されたエミッタフォロアトラン
ジスタ６０と、ノード１７をベースに接続され、出力端
子ノード２０とＶＥＥ供給端子２の間に接続されたプル
ダウントランジスタ６１と、スイッチング段回路３１と
エミッタフォロアトランジスタ６０の間にあるノード１
１とノード１２の間に接続された制御コンデンサ７２
と、ノード１２とＶＥＥ供給端子２の間に接続された抵
抗７３と、出力端子ノード２０に接続されたノード１８
とプルダウントランジスタ６１のベースに接続されたノ
ード１７の間に接続され、ノード１２の電位をゲートに
受けるプルダウントランジスタ駆動用ＰＭＯＳトランジ
スタ７０ａと、ノード１７とＶＥＥ供給端子２の間に接
続され、ノード１８の電位をゲートに受けるＮＭＯＳト
ランジスタ７１とを含む。スイッチング段回路３１の構
成は図１２で述べたものと同様であるのでその内容の説
明は省略する。また、図１において図１２と同じ部分に
は同一符号を付してその説明を省略する。

【００２６】次に図１および図２を参照して図１に示し
た回路の動作について説明する。最初入力信号Ａが
“Ｌ”（−１．６Ｖ）のとき、スイッチング段回路３１
の出力信号Ｂは“Ｈ”（０Ｖ）であり出力信号Ｄは
“Ｈ”（−０．８Ｖ）になっている。また制御用コンデ
ンサ７２には直流電流が流れないため、ノード１２は抵
抗７３によってＶＥＥの電位に保たれている。ノード１
２の電位はＰＭＯＳトランジスタ７０ａのゲート信号で
あるためＰＭＯＳトランジスタ７０ａはオンし、所望の
電流が流れプルダウントランジスタ６１のコレクタ電流
が所望の値に設定される。

【００２７】ここで図２に示すように入力信号Ａが
“Ｌ”（−１．６Ｖ）から“Ｈ”（−０．８Ｖ）へ変化
するとスイッチング段回路３１の出力Ｂを受けるノード
１１の電位は“Ｈ”（０Ｖ）から“Ｌ”（−０．８Ｖ）
へ変化する。この信号Ｂはエミッタフォロアトランジス
タ６０のベースに入力され、出力端子ノード２０を経て
出力信号Ｄを立下げる働きをすると同時に、制御コンデ
ンサ７２にも入力される。制御コンデンサ７２に入力さ
れた“Ｌ”の電位はノード１２の電位を下げ、プルダウ
ントランジスタ駆動用ＰＭＯＳトランジスタ７０ａのゲ
ート電圧を制御コンデンサ結合によりＶＥＥ電位よりさ
らに引き下げる。この結果プルダウントランジスタ駆動
用ＰＭＯＳトランジスタ７０ａに流れる電流７０ａＩが
増加し、プルダウントランジスタ６１のベース電流が増
加する。その結果、プルダウントランジスタ６１のコレ
クタ電流６１ｃＩが増加し、出力信号Ｄの電位を“Ｈ”
から“Ｌ”への変化を助ける動作を行なう。その結果、
出力信号Ｄの立下がりの変化を高速に行なうことができ
る。また、ＮＭＯＳトランジスタ７１は出力端子ノード
２０の電位がゲート信号となっているため、出力信号Ｄ
が低下してくるとＮＭＯＳトランジスタ７１に流れる電
流が減少してプルダウントランジスタ６１のベース電流
が増加する。その結果、さらに出力信号Ｄの高速の立下
がり変化が可能になる。ここである程度時間がたつと、
ノード１２の電位はＶＥＥ電位に回復し、プルダウント
ランジスタ駆動用ＰＭＯＳトランジスタ７０ａの電流も
減少する。また、出力信号Ｄの電位が低下しているた
め、プルダウントランジスタ駆動用ＰＭＯＳトランジス
タ７０ａに流れる電流７０ａＩも出力が“Ｈ”の定常状
態の場合よりも少し減少する。

【００２８】 次に入力信号Ａが“Ｈ”（−０．８Ｖ）
から“Ｌ”（−１．６Ｖ）へ変化する場合は、先ほどの
説明と全く逆の動作が起こる。すなわち、入力信号Ａが
“Ｈ”から“Ｌ”へ変化すると、出力端子ノード２０に
出力される出力電位は“Ｌ”から“Ｈ”に変化する。こ
のとき、ノード１２の電位は制御コンデンサ７２の制御
コンデンサ結合により引き上げられる。その結果、ノー
ド１２に接続されたプルダウントランジスタ駆動用ＰＭ
ＯＳトランジスタ７０ａのゲート電位が高くなり、この
トランジスタに流れる電流７０ａＩが減少する。この結
果プルダウントランジスタ６１のベース電流が減少し、
プルダウントランジスタ６１を流れる電流６１ｃＩの値
が減少する。このとき、ＮＭＯＳトランジスタ７１のゲ
ートにはノード１８を介して出力端子ノード２０の電位
が印加されるためＮＭＯＳトランジスタ７１はより多く
の電流を流し、その結果プルダウントランジスタ６１の
ベース電流はより少なくなって出力端子ノード２０の電
位がより速く立上がる。

【００２９】以上のように第１実施例によれば、プルダ
ウントランジスタ６１のベースを駆動する電流が出力端
子ノード２０から供給されるため、従来のようにバイア
ス回路を用いてＶＣＣ供給端子１からＶＥＥ供給端子２
に直流的にバイアス電流が流れない。その結果、消費電
流を節約することができる。また、この実施例において
は、ベース電流を制御するプルダウントランジスタ駆動
用ＰＭＯＳトランジスタ７０ａがスイッチング段回路出
力ノード１１の電位に応答するため、より入力信号に近
い箇所での電位に応答してプルダウントランジスタのベ
ース電流が制御される。その結果、より素早い応答が可
能になる。

【００３０】図３は第１実施例をＮＯＲ論理回路に適用
した図である。図３に示すように複数の入力信号Ａ１，
Ａ２，…の入力が可能なＮＯＲ論理回路においてこの発
明が適用できる。したがってＮＯＲ論理回路において、
上記したこの発明の効果を得ることが可能になる。

【００３１】（２） 第２実施例 図４はこの発明の第２の実施例を示す回路図である。図
４においても基本的な回路構成は図１の場合と同様であ
るので同一箇所に同一符号を付してその説明は省略す
る。第２の実施例においては、プルダウントランジスタ
６１を駆動する素子としてＮＭＯＳトランジスタ７０ｃ
が接続されており、そのゲート電極にはスイッチング段
回路３１の相補出力信号Ｃが制御コンデンサ７２を通じ
て入力されている点が第１の実施例と異なる。

【００３２】第２の実施例の動作は第１実施例のＰＭＯ
ＳトランジスタがＮＭＯＳトランジスタに代わって信号
Ｃの変化が信号Ｂと逆になっているだけであるため、動
作自体は第１の実施例の場合と同様である。したがっ
て、その波形図のみを図５に示して具体的な説明は省略
する。

【００３３】第２の実施例においても第１の実施例と同
様の効果を奏する。また、第２の実施例においては、第
１の実施例と比べてＰＭＯＳトランジスタをつくる必要
がなく、同極性のＮＭＯＳトランジスタのみで回路が構
成されるため、安いコストで本発明の効果を得ることが
できる。

【００３４】また、ここで使用するＮＭＯＳトランジス
タ７０ｃは出力端子ノード２０の出力信号Ｄの電位が
“Ｈ”，“Ｌ”のどちらの定常状態でも電流を流し、エ
ミッタフォロアトランジスタ６０のエミッタ電流を確保
する必要がある。このためＮＭＯＳトランジスタ７０ｃ
は定常状態のゲート電位、すなわちＶＥＥ電位がゲート
に加わったときでもオンするようにそのしきい値Ｖ_thが
調整されたデプレッション型トランジスタになってい
る。

【００３５】（３） 第３実施例 図６はこの発明の第３実施例を示す回路図であり、図７
は図６の回路の動作を説明するための各信号、ノードの
電位を示す波形図である。

【００３６】図６においてもその基本的な構成は図１と
同様であるので同一部分に同一符号を付してその説明を
省略し、第３実施例の異なる点についてのみ説明する。
第３実施例においては、プルダウントランジスタ６１を
駆動する素子として抵抗７０ｂが設けられ、制御コンデ
ンサが省略されている。図６を参照して、出力端子ノー
ド２０の出力信号Ｄの電位が上昇すると、ＮＭＯＳトラ
ンジスタ７１に流れるドレイン電流７１ｄＩと抵抗７０
ｂに流れる電流７０ｂＩとはともに増加するが、抵抗７
０ｂの抵抗値と、ＮＭＯＳトランジスタ７１のサイズを
所望の値にすることによってＮＭＯＳトランジスタ７１
の電流７１ｄＩの値の増加を抵抗７０ｂの電流の値７０
ｂＩの増加より大きくすることができる。このため、出
力端子ノード２０の出力信号Ｄの電圧の上昇によってプ
ルダウントランジスタ６１のコレクタ電流６１ｃＩを減
少させることができ、コレクタ電流６１ｃＩと抵抗７０
ｂの電流７０ｂＩの合計値（出力端子ノード２０から引
き抜かれる電流）も減少させることができる。

【００３７】次に第３の実施例の動作を図７を参照して
説明する。入力信号Ａが“Ｌ”から“Ｈ”になると、ス
イッチング段回路出力Ｂは“Ｈ”から“Ｌ”に変化し、
出力端子ノード２０の出力信号Ｄも“Ｈ”から“Ｌ”に
変化しようとする。この際、抵抗７０ｂの電流７０ｂＩ
とプルダウントランジスタ６１のコレクタ電流６１ｃＩ
の電流値が増加するため、加速度的に出力信号Ｄは
“Ｌ”になることができる。このとき図７に示すように
ＮＭＯＳトランジスタ７１のドレイン電流７１ｄＩおよ
び抵抗７０ｂの電流７０ｂＩが増加する。

【００３８】逆に入力信号Ａが“Ｈ”から“Ｌ”へ変化
する場合も同様に抵抗７０ｂの電流値である７０ｂＩと
プルダウントランジスタ６１のコレクタ電流である６１
ｃＩが減少するので加速度的に出力信号Ｄを上昇させる
ことができる。

【００３９】第３の実施例においては、制御用コンデン
サが省略できるため、レイアウト占有面積低減に大きな
効果がある。また、第１、第２実施例に示したようにス
イッチング段回路から制御用コンデンサを通してプルダ
ウントランジスタを駆動する必要がないため、スイッチ
ング段回路の速度向上も期待できる。また、第１実施例
と異なり、ＰＭＯＳトランジスタをつくる必要がないた
め、安い製造コストで本発明の効果を得ることができ
る。

【００４０】 （４） 第４実施例 図８はこの発明の第４実施例を示す回路図である。第４
実施例においては、第３実施例の抵抗７０ｂの代わりに
プルダウントランジスタ６１を駆動する素子としてＰＭ
ＯＳトランジスタ７０ｄを設けている。それ以外の部分
についてはこれまでの実施例と同一であるので、同一箇
所に同一符号を付してその具体的な構成の説明は省略す
る。

【００４１】この実施例におけるプルダウントランジス
タ６１駆動用のＰＭＯＳトランジスタ７０ｄはそのゲー
ト端子がドレイン端子に接続されたノーマリオン型のＰ
ＭＯＳトランジスタとなっている。この場合の動作は基
本的に第３実施例の場合と同様であるのでその内容は省
略する。

【００４２】 第４実施例においては、第３実施例の抵
抗の代わりにＰＭＯＳトランジスタを設けたため、レイ
アウト面積を小さくすることができる。その結果、第３
実施例と比べてレイアウト占有面積を小さくできるとい
う効果がある。

【００４３】 （５） 第５実施例 図９はこの発明の第５実施例を示す回路図である。この
実施例は第２実施例の変形実施例であって、第２実施例
の場合に制御コンデンサ７２がスイッチング段回路３１
の相補信号Ｃから接続されていたのを入力信号Ａそのも
のと接続されている点が異なる。すなわち、図９を参照
して、第５実施例においてはスイッチング段回路３１を
構成するｎｐｎバイポーラトランジスタ５０のベースに
設けられたノード１６とプルダウントランジスタ６１駆
動用のＮＭＯＳトランジスタ７０ｃのゲートに接続され
たノード１２の間に制御コンデンサ７２ｃが設けられて
いる。

【００４４】次に図１０を参照して第５実施例の動作に
ついて説明する。最初入力信号Ａが“Ｌ”のとき、スイ
ッチング段回路３１の出力Ｂは“Ｈ”であり、出力端子
ノード２０から出力される出力信号Ｄは“Ｈ”になって
いる。また制御コンデンサ７２ｃには直流電流が流れな
いため、ノード１２は抵抗７３によってＶＥＥ電位にさ
れている。ノード１２の電位はプルダウントランジスタ
駆動用ＮＭＯＳトランジスタ７０ｃのゲート信号である
が、この状態でも所望の電流が流れるようそのしきい値
Ｖ_thが調整されている（デプレッション型）。

【００４５】ここで入力信号Ａが“Ｌ”から“Ｈ”ヘ変
化するとスイッチング段回路３１の出力Ｂは“Ｈ”から
“Ｌ”へ変化する。このスイッチング段回路出力信号Ｂ
はエミッタフォロアトランジスタ６０に入力され、出力
端子ノード２０の出力信号Ｄを立下げる働きをする。こ
のときノード１２は入力信号Ａの立上がりに応答して制
御コンデンサ７２の制御コンデンサ結合によりＶＥＥ電
位より引き上げられる。この結果この電位がプルダウン
トランジスタ駆動用ＮＭＯＳトランジスタ７０ｃのゲー
トに印加されこのトランジスタをオンしプルダウントラ
ンジスタ６１のベース電流を増やすことによってさらに
出力信号Ｄの立下がりを高速化する。またＮＭＯＳトラ
ンジスタ７１は出力端子ノード２０の電位がゲート信号
となっているため、その電位が低下してくるとＮＭＯＳ
トランジスタ７１に流れる電流が減少してプルダウント
ランジスタ６１のベース電流が増加し、さらに高速の立
下がり変化が行なわれる。

【００４６】次に入力信号Ａが“Ｈ”から“Ｌ”へ変化
する場合は上記の説明と全く逆の動作が起こり出力信号
Ｄを高速に立上げるのは他の実施例の場合と同様であ
る。

【００４７】この実施例においては、第２の実施例と比
べてプルダウントランジスタ６１を駆動するＮＭＯＳト
ランジスタの作動が入力信号に応答して行なわれるた
め、第２の実施例に比べてより素早く応答が行なわれる
という効果がある。また、ＰＭＯＳトランジスタを使用
しないため、安い製造コストで本発明の効果を得ること
ができる。

【００４８】なお、この実施例においては、スイッチン
グ段回路３１の入力側と制御コンデンサ７２ｃとが接続
されているため、他の実施例のようにＮＯＲ論理回路等
の場合には適用できず、１入力論理に限られる。

【００４９】（６） 第６実施例 図１１は、この発明の第６実施例を示す回路図であり、
図１に示した第１実施例と図４に示した第２実施例とを
それぞれ入力信号側ｎｐｎバイポーラトランジスタ５０
とＶＢＢ信号がベースに印加されるｎｐｎバイポーラト
ランジスタ５１のそれぞれのコレクタに接続した状態を
示す図である。この図は従来の技術で述べた図１４に対
応するものであり、差動出力を得る場合に本願発明を適
用した例に対応する。図１１を参照して、この発明によ
れば、２つの出力Ｄ１，Ｄ２がそれぞれの出力端子ノー
ド２０ａ，２０ｂから出力されているが、制御用コンデ
ンサは一方の出力信号Ｄ１が出力される側にのみ設けら
れている。

【００５０】図１１を参照して、第６実施例において
は、差動出力信号を得る場合に制御コンデンサ７２およ
び抵抗７３をそれぞれ１個で済ますことができる。この
結果、レイアウト面積および消費電力を改善することが
できる。なお、この実施例においては、差動出力信号Ｄ
１，Ｄ２の遅延時間を同一にするため、ＰＭＯＳトラン
ジスタ７０ａとＮＭＯＳトランジスタ７０ｃは完全に相
補特性をとる必要がある。このために、ＮＭＯＳトラン
ジスタ７０ｃのしきい値Ｖ_thの値を所望の値に設定して
ある。

【００５１】なお、以上の実施例においては、入力信号
Ａと出力信号Ｄとが逆特性を有するインバータ回路につ
いて適用した例を主として説明したが、これに限らず上
記した第５実施例を除き、図３に示したようにＮＯＲ論
理回路等に適用できるのは言うまでもない。

【００５２】

【発明の効果】以上のように、この発明によれば、エミ
ッタフォロアトランジスタのような第３バイポーラトラ
ンジスタの制御電極の電位が変化したときそれに応じて
出力電位も変化するが、そのとき出力電位に接続された
プルダウントランジスタのような第４バイポーラトラン
ジスタの制御電極の電流を出力電圧の変化を促進するよ
うに調整手段が出力端子ノードの電位に応じて調整す
る。したがって、出力電圧の値に応じて第４バイポーラ
トランジスタの制御電極の電流が調整されるため、従来
のようにバイアス電流を流すための回路が不要になる。
その結果、バイアス電流の消費を抑えることができる半
導体装置が提供できる。

【００５３】 また、この発明によれば、第３バイポー
ラトランジスタより前の電位すなわち入力信号に近い位
置の電位に応じて第４バイポーラトランジスタの制御電
極の電流が制御されて出力端子の電位が所望の値に付勢
されるため、より素早く出力端子の電位を所望の値に設
定できる。

【００５４】 また、この半導体装置においては、入力
信号または基準電位信号を受ける第１または第２バイポ
ーラトランジスタの第１電極の電位に応答してプルダウ
ントランジスタのような第４バイポーラトランジスタの
制御電極の電流を所望の状態に付勢する付勢手段が制御
されるため、入力信号の変化がより素早く出力信号に反
映される。

【００５５】 また、この発明においては、出力端子と
出力端子の電位変化を促進するプルダウントランジスタ
のような第４バイポーラトランジスタの制御電極との間
に電位差が設けられ、それによって出力端子の電位変化
が加速される。その結果、簡単な構成でスイッチング遅
延時間の短縮が可能になる半導体装置が提供できる。

【００５６】 また、この発明においては、第１または
第２バイポーラトランジスタの第１電極のいずれかかの
電位が容量手段を用いて取出され、その電位に応答して
作動出力となる第１出力と第２出力の電位変化が促進さ
れる。したがって、従来のように作動出力を得る場合に
それぞれに容量手段が設けられることはない。その結
果、ＥＣＬ回路のような半導体装置において、より少な
いレイアウト占有面積でスイッチング遅延時間を短縮す
ることができる。

【００５７】 また、この発明においては、作動出力と
なる第１および第２出力の電位変化を促進する第１およ
び第２調整手段が相互に異なる導電形式を有する電界効
果トランジスタで構成され、それぞれが相補特性となる
ようにそれらのしきい値が調整されている。その結果、
作動出力信号の遅延時間を同一にすることができる。

【図面の簡単な説明】

【図１】 この発明の第１の実施例に係るＥＣＬ論理回
路の回路図である。

【図２】 第１実施例におけるＥＣＬ論理回路の動作を
説明する波形図である。

【図３】 第１実施例に係るＥＣＬ論理回路をＮＯＲ回
路に適用した例を示す図である。

【図４】 第２実施例に係るＥＣＬ論理回路の回路図で
ある。

【図５】 第２実施例に係るＥＣＬ論理回路の動作を説
明するための波形図である。

【図６】 第３実施例に係るＥＣＬ論理回路の回路図で
ある。

【図７】 第３実施例に係るＥＣＬ論理回路の動作を説
明するための波形図である。

【図８】 第４実施例に係るＥＣＬ論理回路の回路図で
ある。

【図９】 第５実施例に係るＥＣＬ論理回路の回路図で
ある。

【図１０】 第５実施例に係るＥＣＬ論理回路の動作を
説明するための波形図である。

【図１１】 第６実施例に係るＥＣＬ論理回路の回路図
である。

【図１２】 従来のＥＣＬ論理回路の回路図である。

【図１３】 従来のＥＣＬ論理回路の動作を説明するた
めの波形図である。

【図１４】 差動出力を得る場合の従来のＥＣＬ論理回
路の回路図である。

【符号の説明】

１ ＶＣＣ供給端子、２ ＶＥＥ供給端子、３ 入力端
子、４ ＶＢＢ端子、５ ＶＣＣ供給端子、２０ 出力
端子ノード、３１ スイッチング段回路、３２バイアス
回路、５０，５１ ｎｐｎバイポーラトランジスタ、６
０ エミッタフォロアトランジスタ、６１ プルダウン
トランジスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 植田 昌弘 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社システム エル・エス・アイ 開発研究所内 (56)参考文献 特開 平６−77810（ＪＰ，Ａ) 特開 平５−29919（ＪＰ，Ａ) 特開 平５−259886（ＪＰ，Ａ) 特開 平４−315314（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 19/086 H03K 19/013

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 第１電位に設定された第１ノードと第２
   電位に設定された第２ノードとの間に接続され、制御電
   極に入力信号を受ける第１バイポーラトランジスタと、前記第１ノードと前記第２ノードとの間 に接続され、制
   御電極に基準電圧を受ける第２バイポーラトランジスタ
   と、前記第１ノードと出力端子ノードとの間に接続され、前
   記第１ノードに対応する前記第１バイポーラトランジス
   タの第１電極に制御電極が接続される 第３バイポーラト
   ランジスタと、 前記出力端子ノードと前記第２ノードとの間に接続さ
   れ、前記出力端子ノードの電位の変化を加速する第４バ
   イポーラトランジスタと、 前記第４バイポーラトランジスタの制御電極と前記第２
   ノードとの間に接続され、前記出力端子ノードの電位変
   化に応答して前記第４バイポーラトランジスタの制御電
   極の電流を調整する調整手段と、 前記出力端子ノードと前記第４バイポーラトランジスタ
   の制御電極との間に接続され、前記第４バイポーラトラ
   ンジスタの制御電極の電流を所望の状態に付勢する付勢
   手段とを備え、 前記付勢手段は、少なくとも前記第３バイポーラトラン
   ジスタの制御電極より入力信号に近い側の電圧を受ける
   容量手段を含み、前記容量手段が受ける電圧に応答して
   前記第４バイポーラトランジスタの制御電極の電流を付
   勢する 、半導体装置。
2. 【請求項２】 前記第３バイポーラトランジスタの制御
   電極より入力信号に近い側の電圧は、前記第１バイポー
   ラトランジスタの第１電極の電圧、または前記第１ノー
   ドに対応する前記第２バイポーラトランジスタの第１電
   極の電圧である、請求項１に記載の半導体装置。
3. 【請求項３】 第１電位に設定された第１ノードと第２
   電位に設定された第２ノードとの間に接続され、制御電
   極に入力信号を受ける第１バイポーラトランジスタと、前記第１ノードと前記第２ノードとの間 に接続され、制
   御電極に基準電圧を受ける第２バイポーラトランジスタ
   と、前記第１ノードに対応する前記第１バイポーラトランジ
   スタの第１電極、または前記第１ノードに対応する前記
   第２バイポーラトランジスタの第１電極からその電圧を
   受ける 容量手段と、前記第１ノードと第１出力端子ノードとの間に接続さ
   れ、前記第１バイポーラトランジスタの第１電極に制御
   電極が接続される 第３バイポーラトランジスタと、 前記第１出力端子ノードと前記第２ノードとの間に接続
   され、前記第１出力端子ノードの電位の変化を第１の方
   向へ加速する第４バイポーラトランジスタと、 前記第１出力端子ノードと前記第４バイポーラトランジ
   スタの制御電極との間に接続され、前記容量手段が受け
   る電圧に応答して前記第４バイポーラトランジスタの前
   記第１の方向への加速の程度を調整する第１調整手段
   と、前記第１ノードと第２出力端子ノードとの間に接続さ
   れ、前記第２バイポーラトランジスタの第１電極に制御
   電極が接続される 第５バイポーラトランジスタと、 前記第２出力端子ノードと前記第２ノードとの間に接続
   され、前記第２出力端子ノードの電位の変化を前記第１
   の方向と異なる第２の方向へ加速する第６バイポーラト
   ランジスタと、 前記第２出力端子ノードと前記第６バイポーラトランジ
   スタの制御電極との間に接続され、前記容量手段が受け
   る前記電圧に応答して前記第６バイポーラトランジスタ
   の前記第２の方向への加速の程度を調整する第２調整手
   段とを備える、半導体装置。
4. 【請求項４】 前記第１および第２出力端子ノードは、
   相互に相補信号を出力し、 前記第１調整手段は、第１導電形式の電界効果トランジ
   スタを含み、 前記第２調整手段は、第２導電形式の電界効果トランジ
   スタを含み、前記第１導電形式および第２導電形式の電界効果トラン
   ジスタの各々は、 相互に相補特性となるようにそのしき
   い値が調整されている、請求項３に記載の半導体装置。