JP2998325B2 - Ｅｃｌ回路 - Google Patents
Ｅｃｌ回路Info
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- JP2998325B2 JP2998325B2 JP3220410A JP22041091A JP2998325B2 JP 2998325 B2 JP2998325 B2 JP 2998325B2 JP 3220410 A JP3220410 A JP 3220410A JP 22041091 A JP22041091 A JP 22041091A JP 2998325 B2 JP2998325 B2 JP 2998325B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板または半絶
縁性基板上に電子回路を形成する半導体集積回路に関
し、特に高速動作の可能なＥＣＬ回路に関する。
縁性基板上に電子回路を形成する半導体集積回路に関
し、特に高速動作の可能なＥＣＬ回路に関する。
【０００２】
【従来の技術】従来のＥＣＬ回路は、そのインバータと
しての例を図１６に示すように、エミッタが互いに接続
された対となる差動トランジスタＱ１，Ｑ２と、これら
トランジスタＱ１，Ｑ２のコレクタに接続された負荷抵
抗ＲＬと、トランジスタＱ３，抵抗ＲＥ，定電圧源ＶＣ
Ｓ１とからなる定電流源と、レファレンス定電圧源Ｖｒ
ｅｆと、トランジスタＱ４，Ｑ５、定電圧源ＶＣＳ２と
からなるエミッタフォロワとで構成されていた。また、
トランジスタＱ５と定電圧源ＶＣＳ２を抵抗で置き換え
た構成もとられていた。
しての例を図１６に示すように、エミッタが互いに接続
された対となる差動トランジスタＱ１，Ｑ２と、これら
トランジスタＱ１，Ｑ２のコレクタに接続された負荷抵
抗ＲＬと、トランジスタＱ３，抵抗ＲＥ，定電圧源ＶＣ
Ｓ１とからなる定電流源と、レファレンス定電圧源Ｖｒ
ｅｆと、トランジスタＱ４，Ｑ５、定電圧源ＶＣＳ２と
からなるエミッタフォロワとで構成されていた。また、
トランジスタＱ５と定電圧源ＶＣＳ２を抵抗で置き換え
た構成もとられていた。
【０００３】このような従来のＥＣＬ回路（インバー
タ）は、入力がハイレベルからローレベルに変化すると
きは、トランジスタＱ４がオンして負荷容量ＣＬを充電
し出力をローレベルからハイレベルに変化（プルアッ
プ）させる。一方、入力がローレベルからハイレベルに
変化するときは、トランジスタＱ４がオフして負荷容量
ＣＬに蓄積された電荷はＱ５の出力抵抗を介して放電さ
れ出力がハイレベルからローレベルに変化（プルダウ
ン）される。プルダウンに要する時間は、負荷容量値と
出力抵抗値による時定数で決るので、プルアップに要す
る時間と比べて大きいという欠点がある。これは、負荷
容量値が大きい場合に顕著になる。図１７に、差動対の
バイアス電流値が３ｍＡ、負荷抵抗値が１６０Ω（よっ
て論理振幅が４８０ｍＶ）、エミッタフォロワのバイア
ス電流値が３ｍＡ、ファンインが１、ファンアウトが
１、負荷容量値が０．４ｐＦの場合の入出力電圧波形の
ＳＰＩＣＥシミュレーション結果を示す。最新のシリコ
ン・バイポーラトランジスタに相当するデバイスパラメ
ータを用いて、プルアップ遅延時間が４０ｐｓｅｃ、プ
ルダウン遅延時間が５０ｐｓｅｃというシミュレーショ
ン結果が得られた。
タ）は、入力がハイレベルからローレベルに変化すると
きは、トランジスタＱ４がオンして負荷容量ＣＬを充電
し出力をローレベルからハイレベルに変化（プルアッ
プ）させる。一方、入力がローレベルからハイレベルに
変化するときは、トランジスタＱ４がオフして負荷容量
ＣＬに蓄積された電荷はＱ５の出力抵抗を介して放電さ
れ出力がハイレベルからローレベルに変化（プルダウ
ン）される。プルダウンに要する時間は、負荷容量値と
出力抵抗値による時定数で決るので、プルアップに要す
る時間と比べて大きいという欠点がある。これは、負荷
容量値が大きい場合に顕著になる。図１７に、差動対の
バイアス電流値が３ｍＡ、負荷抵抗値が１６０Ω（よっ
て論理振幅が４８０ｍＶ）、エミッタフォロワのバイア
ス電流値が３ｍＡ、ファンインが１、ファンアウトが
１、負荷容量値が０．４ｐＦの場合の入出力電圧波形の
ＳＰＩＣＥシミュレーション結果を示す。最新のシリコ
ン・バイポーラトランジスタに相当するデバイスパラメ
ータを用いて、プルアップ遅延時間が４０ｐｓｅｃ、プ
ルダウン遅延時間が５０ｐｓｅｃというシミュレーショ
ン結果が得られた。
【０００４】
【発明が解決しようとする課題】このように従来のＥＣ
Ｌ回路は、プルダウン遅延時間が負荷容量ＣＬとトラン
ジスタＱ５の出力抵抗で決る時定数で制限されるので、
プルアップ遅延時間に比べて大きいという欠点がある。
これは、負荷容量値が大きい場合に特に顕著になる。
Ｌ回路は、プルダウン遅延時間が負荷容量ＣＬとトラン
ジスタＱ５の出力抵抗で決る時定数で制限されるので、
プルアップ遅延時間に比べて大きいという欠点がある。
これは、負荷容量値が大きい場合に特に顕著になる。
【０００５】
【課題を解決するための手段】本発明によれば、ＥＣＬ
回路の負荷抵抗の１つをインダクタで置き換え、エミッ
タフォロワ出力段の定電流源と相互誘導によりＡＣ的に
結合することにより、プルアップ遅延時間を小さくでき
る。
回路の負荷抵抗の１つをインダクタで置き換え、エミッ
タフォロワ出力段の定電流源と相互誘導によりＡＣ的に
結合することにより、プルアップ遅延時間を小さくでき
る。
【０００６】
【実施例】次に、図面を参照して、本発明をより詳細に
説明する。
説明する。
【０００７】（実施例１）図１は本発明の第１の実施例
のＥＣＬインバータ回路である。図１において、Ｌ１は
負荷抵抗を置き換えた負荷インダクタ、Ｉ１は負荷イン
ダクタＬ１を流れる電流、Ｌ２はエミッタフォロワの定
電流源用トランジスタＱ５のベースと定電圧源ＶＣＳ２
との間に挿入したインダクタ、Ｉ２はインダクタＬ２を
流れる電流、Ｖ１はインダクタＬ２を流れる電流、Ｉ２
の時間微分に比例して相互誘導される起電力、Ｖ２は負
荷インダクタＬ１を流れる電流Ｉ１の時間微分に比例し
て相互誘導される起電力である。相互インダクタをＭと
すると、 Ｖ１＝Ｍ・ｄＩ２／ｄｔ……（１） Ｖ２＝Ｍ・ｄＩ１／ｄｔ……（２） の関係がある。ただし、Ｖ１，Ｖ２，Ｉ１，Ｉ２の極性
を図１の通りに定義したとき、 Ｍ＜０……（３） とする。
のＥＣＬインバータ回路である。図１において、Ｌ１は
負荷抵抗を置き換えた負荷インダクタ、Ｉ１は負荷イン
ダクタＬ１を流れる電流、Ｌ２はエミッタフォロワの定
電流源用トランジスタＱ５のベースと定電圧源ＶＣＳ２
との間に挿入したインダクタ、Ｉ２はインダクタＬ２を
流れる電流、Ｖ１はインダクタＬ２を流れる電流、Ｉ２
の時間微分に比例して相互誘導される起電力、Ｖ２は負
荷インダクタＬ１を流れる電流Ｉ１の時間微分に比例し
て相互誘導される起電力である。相互インダクタをＭと
すると、 Ｖ１＝Ｍ・ｄＩ２／ｄｔ……（１） Ｖ２＝Ｍ・ｄＩ１／ｄｔ……（２） の関係がある。ただし、Ｖ１，Ｖ２，Ｉ１，Ｉ２の極性
を図１の通りに定義したとき、 Ｍ＜０……（３） とする。
【０００８】以下、本実施例の動作原理を説明する。入
力がハイレベルからローレベルに変化するとき、 ｄＩ１／ｄｔ＞０ であるから、（２）と（３）式より、 Ｖ２＜０ という誘導起電力が生じる。ゆえに、トランジスタＱ５
がオフし、トランジスタＱ４がエミッタ電流が全て出力
電流となり、負荷容量ＣＬの充電に使用される。その結
果、出力がローレベルからハイレベルに変化するのに要
する時間（プルアップ遅延時間）が短縮される。一方、
入力がローレベルからハイレベルに変化するとき、 ｄＩ１／ｄｔ＜０ であるから、（２）と（３）式より、 Ｖ２＞０ という誘導起電力が生じる。ゆえに、トランジスタＱ５
がオンし、負荷容量ＣＬに蓄積された電荷を引き抜く。
その結果、出力がハイレベルからローレベルに変化する
のに要する時間（プルダウン遅延時間）が短縮される。
力がハイレベルからローレベルに変化するとき、 ｄＩ１／ｄｔ＞０ であるから、（２）と（３）式より、 Ｖ２＜０ という誘導起電力が生じる。ゆえに、トランジスタＱ５
がオフし、トランジスタＱ４がエミッタ電流が全て出力
電流となり、負荷容量ＣＬの充電に使用される。その結
果、出力がローレベルからハイレベルに変化するのに要
する時間（プルアップ遅延時間）が短縮される。一方、
入力がローレベルからハイレベルに変化するとき、 ｄＩ１／ｄｔ＜０ であるから、（２）と（３）式より、 Ｖ２＞０ という誘導起電力が生じる。ゆえに、トランジスタＱ５
がオンし、負荷容量ＣＬに蓄積された電荷を引き抜く。
その結果、出力がハイレベルからローレベルに変化する
のに要する時間（プルダウン遅延時間）が短縮される。
【０００９】以下、本実施例のシミュレーション結果に
ついて述べる。シミュレーション条件は、図１６で示し
た従来のＥＣＬ回路と同一である。すなわち、差動対の
バイアス電流値が３ｍＡ、負荷抵抗値が１６０Ω（よっ
て論理振幅が４８０ｍＶ）、エミッタフォロワのバイア
ス電流値が３ｍＡ、ファンインが１、ファンアウトが
１、負荷容量が０．４ｐＦである。
ついて述べる。シミュレーション条件は、図１６で示し
た従来のＥＣＬ回路と同一である。すなわち、差動対の
バイアス電流値が３ｍＡ、負荷抵抗値が１６０Ω（よっ
て論理振幅が４８０ｍＶ）、エミッタフォロワのバイア
ス電流値が３ｍＡ、ファンインが１、ファンアウトが
１、負荷容量が０．４ｐＦである。
【００１０】 Ｌ１＝Ｌ２＝１．０ｎＨ……（４） Ｋ＝０．３９……（５） としたときの入出力電圧波形を図２（ａ）に、これに対
応する出力電流波形を図２（ｂ）にそれぞれ示す。ここ
で、Ｋは結合係数で、
応する出力電流波形を図２（ｂ）にそれぞれ示す。ここ
で、Ｋは結合係数で、
【００１１】
【００１２】で定義される。図２（ａ）から、プルアッ
プ遅延時間が３４．５ｐｓｅｃ、プルダウン遅延時間が
４２．５ｐｓｅｃで、図１７に示した従来のＥＣＬ回路
に比べて、プルアップ遅延時間が５．５ｐｓｅｃ（１４
％）、プルダウン遅延時間が７．５ｐｓｅｃ（１５％）
それぞれ改善されている。図２（ｂ）から、従来のＥＣ
Ｌ回路に比べて、プルアップとプルダウンどちらに対し
ても出力電流が過渡的に急速に流れ、負荷容量を高速に
充放電していることがわかる。図３と図４にプルアップ
遅延時間とプルダウン遅延時間の負荷容量依存性を示
す。軽い負荷から重い負荷にわたり、従来のＥＣＬ回路
に比べて遅延時間が改善されていることがわかる。図５
に、負荷インダクタＬ１と遅延時間の関係を示す。この
とき、負荷容量値は０．４ｐＦで、 Ｌ２≒Ｌ１ とした。負荷インダクタＬ１を増加するにつれて遅延時
間が改善されていく。しかし、負荷インダクタＬ１を大
きくしすぎると軽い負荷に対して出力波形にオーバーシ
ュートやアンダーシュートが発生するので、この場合、 Ｌ１≒１．０ｎＨ が最適である。
プ遅延時間が３４．５ｐｓｅｃ、プルダウン遅延時間が
４２．５ｐｓｅｃで、図１７に示した従来のＥＣＬ回路
に比べて、プルアップ遅延時間が５．５ｐｓｅｃ（１４
％）、プルダウン遅延時間が７．５ｐｓｅｃ（１５％）
それぞれ改善されている。図２（ｂ）から、従来のＥＣ
Ｌ回路に比べて、プルアップとプルダウンどちらに対し
ても出力電流が過渡的に急速に流れ、負荷容量を高速に
充放電していることがわかる。図３と図４にプルアップ
遅延時間とプルダウン遅延時間の負荷容量依存性を示
す。軽い負荷から重い負荷にわたり、従来のＥＣＬ回路
に比べて遅延時間が改善されていることがわかる。図５
に、負荷インダクタＬ１と遅延時間の関係を示す。この
とき、負荷容量値は０．４ｐＦで、 Ｌ２≒Ｌ１ とした。負荷インダクタＬ１を増加するにつれて遅延時
間が改善されていく。しかし、負荷インダクタＬ１を大
きくしすぎると軽い負荷に対して出力波形にオーバーシ
ュートやアンダーシュートが発生するので、この場合、 Ｌ１≒１．０ｎＨ が最適である。
【００１３】以下、（４）式の自己インダクタンスと
（５）式の結合係数を半導体基板または半絶縁性基板上
に実現する設計方法を具体的に示す。図６は、アルミニ
ウムまたは金の配線で形成された半径ｒ１とｒ２の同心
円ループを示している。Ｖ１，Ｖ２，Ｉ１，Ｉ２の極性
を図６の通り定義すれば、 Ｖ１＝−Ｌ１・ｄＩ１／ｄｔ／Ｍ・ｄＩ２／ｄｔ Ｖ２＝−Ｌ２・ｄＩ２／ｄｔ＋Ｍ・ｄＩ１／ｄｔ の関係がある。ただし、 Ｌ１＞０ Ｌ２＞０ Ｍ ＜０ である。配線の幅をｗ、配線の厚さをｔとし、配線抵抗
は無視する。配線の断面を円で近似し、その実効的な半
径を
（５）式の結合係数を半導体基板または半絶縁性基板上
に実現する設計方法を具体的に示す。図６は、アルミニ
ウムまたは金の配線で形成された半径ｒ１とｒ２の同心
円ループを示している。Ｖ１，Ｖ２，Ｉ１，Ｉ２の極性
を図６の通り定義すれば、 Ｖ１＝−Ｌ１・ｄＩ１／ｄｔ／Ｍ・ｄＩ２／ｄｔ Ｖ２＝−Ｌ２・ｄＩ２／ｄｔ＋Ｍ・ｄＩ１／ｄｔ の関係がある。ただし、 Ｌ１＞０ Ｌ２＞０ Ｍ ＜０ である。配線の幅をｗ、配線の厚さをｔとし、配線抵抗
は無視する。配線の断面を円で近似し、その実効的な半
径を
【００１４】
【００１５】と定義すると、それぞれのループの自己イ
ンダクタンスは、 Ｌ１＝μ・ｒ１・｛ｌｎ（８・ｒ１／ｒｅｆｆ）−７／４｝……（８） Ｌ２＝μ・ｒ２・｛ｌｎ（８・ｒ２／ｒｅｆｆ）−７／４｝……（９） で与えられる［１］。ただし、μは透磁率である。ま
た、ループ間の相互インダクタンスは、
ンダクタンスは、 Ｌ１＝μ・ｒ１・｛ｌｎ（８・ｒ１／ｒｅｆｆ）−７／４｝……（８） Ｌ２＝μ・ｒ２・｛ｌｎ（８・ｒ２／ｒｅｆｆ）−７／４｝……（９） で与えられる［１］。ただし、μは透磁率である。ま
た、ループ間の相互インダクタンスは、
【００１６】
【００１７】で与えられる［１］。ただし、Ａ（ｐ）は
ｒ２とｒ１の比 ｒ＝ｒ２／ｒ１ の関数で、 Ａ（ｐ）＝２・｛（１−ｐ＊ｐ／２）・Ｋ（ｐ）−Ｅ（ｐ）｝／ｐ
ｒ２とｒ１の比 ｒ＝ｒ２／ｒ１ の関数で、 Ａ（ｐ）＝２・｛（１−ｐ＊ｐ／２）・Ｋ（ｐ）−Ｅ（ｐ）｝／ｐ
【００１８】
【００１９】である。ここで、Ｋ（ｐ）とＥ（ｐ）は、
それぞれ第１種および第２種完全楕円積分である。真空
の透磁率を用い μ＝４π・１０-7Ｈ／ｍ とし、例えば配線の断面寸法を ｗ＝πμｍ ｔ＝１μｍ とすれば、（７）式より ｒｅｆｆ＝１μｍ となる。ゆえに、 ｒ１＝１５０μｍ とすれば、（８）式より Ｌ１＝１．０ｎＨ が得られる。また、 ｒ２＝８４μｍ とし、インダクタＬ２のループを２重にしこれらのルー
プ間の相互インダクタンスを無視すれば、（９）式より Ｌ２＝１．０ｎＨ が得られる。このとき、（１０）式から、 Ｍ＝−０．３９ｎＨ となり、（６）式から、 Ｋ＝０．３９ という所望の特性が得られる。このときの相互インダク
タのレイアウトを図７に示す。また、この相互インダク
タを用いた図１に対応するインバータのレイアウト例を
図８に示す。なお、ニッケル等の磁性体を用いれば、透
磁率μが増加するので、より小さい半径ｒ１とｒ２で所
望のインダクタが得られ、チップ占有面積の減少が可能
であることを補足しておく。
それぞれ第１種および第２種完全楕円積分である。真空
の透磁率を用い μ＝４π・１０-7Ｈ／ｍ とし、例えば配線の断面寸法を ｗ＝πμｍ ｔ＝１μｍ とすれば、（７）式より ｒｅｆｆ＝１μｍ となる。ゆえに、 ｒ１＝１５０μｍ とすれば、（８）式より Ｌ１＝１．０ｎＨ が得られる。また、 ｒ２＝８４μｍ とし、インダクタＬ２のループを２重にしこれらのルー
プ間の相互インダクタンスを無視すれば、（９）式より Ｌ２＝１．０ｎＨ が得られる。このとき、（１０）式から、 Ｍ＝−０．３９ｎＨ となり、（６）式から、 Ｋ＝０．３９ という所望の特性が得られる。このときの相互インダク
タのレイアウトを図７に示す。また、この相互インダク
タを用いた図１に対応するインバータのレイアウト例を
図８に示す。なお、ニッケル等の磁性体を用いれば、透
磁率μが増加するので、より小さい半径ｒ１とｒ２で所
望のインダクタが得られ、チップ占有面積の減少が可能
であることを補足しておく。
【００２０】（実施例２）図９は本発明の第２の実施例
のＥＣＬインバータ回路である。本実施例は、インダク
タＬ２をトランジスタＱ５のエミッタと定電圧ＶＥＥの
間に挿入した点が、上述の第１の実施例と異なる。
のＥＣＬインバータ回路である。本実施例は、インダク
タＬ２をトランジスタＱ５のエミッタと定電圧ＶＥＥの
間に挿入した点が、上述の第１の実施例と異なる。
【００２１】以下、本実施例のシミュレーション結果に
ついて述べる。
ついて述べる。
【００２２】 Ｌ１＝２．０ｎＨ……（１１） Ｌ２＝１．０ｎＨ……（１２） Ｋ＝０．５６……（１３） とし、その他の条件は第１の実施例と同一にしたときの
プルアップ遅延時間とプルダウン遅延時間の負荷容量依
存性を図１０と図１１にそれぞれ示す。負荷容量値が
０．４ｐＦのときに、従来のＥＣＬ回路に比べて、プル
アップ遅延時間が５．５ｐｓｅｃ（１４％）、プルダウ
ン遅延時間が７．５ｐｓｅｃ（１５％）改善されてい
る。本実施例では、第１の実施例に比べて、インダクタ
Ｌ２に流れる電流が多いため（ｈｆｅ倍）、自己インダ
クタンスによるトランジスタＱ５に負のフィードバック
がかかる。よって、第１の実施例と同様の効果を得るた
めには、より大きな負荷インダクタＬ１とＫを必要とす
る。
プルアップ遅延時間とプルダウン遅延時間の負荷容量依
存性を図１０と図１１にそれぞれ示す。負荷容量値が
０．４ｐＦのときに、従来のＥＣＬ回路に比べて、プル
アップ遅延時間が５．５ｐｓｅｃ（１４％）、プルダウ
ン遅延時間が７．５ｐｓｅｃ（１５％）改善されてい
る。本実施例では、第１の実施例に比べて、インダクタ
Ｌ２に流れる電流が多いため（ｈｆｅ倍）、自己インダ
クタンスによるトランジスタＱ５に負のフィードバック
がかかる。よって、第１の実施例と同様の効果を得るた
めには、より大きな負荷インダクタＬ１とＫを必要とす
る。
【００２３】図１２に（１１）と（１２）式の自己イン
ダクタンスと（１３）式の結合係数を実現するレイアウ
トを示す。第１の実施例（図７）に対してインダクタＬ
２のループを２重にし、これらの間の相互インダクタン
スを無視すれば、インダクタＬ２の自己インダクタンス
が２倍に、Ｍが２倍に、従ってＫが√２倍になり、所望
の値が得られる。この相互インダクタを用いた図９に対
応するインバータのレイアウト例を図１３に示す。
ダクタンスと（１３）式の結合係数を実現するレイアウ
トを示す。第１の実施例（図７）に対してインダクタＬ
２のループを２重にし、これらの間の相互インダクタン
スを無視すれば、インダクタＬ２の自己インダクタンス
が２倍に、Ｍが２倍に、従ってＫが√２倍になり、所望
の値が得られる。この相互インダクタを用いた図９に対
応するインバータのレイアウト例を図１３に示す。
【００２４】（実施例３）図１４に本発明の第３の実施
例のＥＣＬ回路を示す。第１の実施例のインバータ回路
（図１）において、負荷抵抗ＲＬと負荷インダクタＬ１
の位置を入れ換えた非反転のバッファ回路を構成してい
る。
例のＥＣＬ回路を示す。第１の実施例のインバータ回路
（図１）において、負荷抵抗ＲＬと負荷インダクタＬ１
の位置を入れ換えた非反転のバッファ回路を構成してい
る。
【００２５】（実施例４）図１５に本発明の第４の実施
例のＥＣＬ回路を示す。第１の実施例のインバータ回路
（図１）において、トランジスタＱ１に並列にトランジ
スタＱ１ａを追加し２入力ＮＡＮＤ回路を構成してい
る。
例のＥＣＬ回路を示す。第１の実施例のインバータ回路
（図１）において、トランジスタＱ１に並列にトランジ
スタＱ１ａを追加し２入力ＮＡＮＤ回路を構成してい
る。
【００２６】
【発明の効果】以上説明したように、本発明のＥＣＬ回
路は、負荷抵抗の１つをインダクタで置き換え、エミッ
タフォロワの定電流源と相互誘導によりＡＣ的に結合す
ることにより、従来のＥＣＬ回路に比べて、軽い負荷か
ら重い負荷にわたりプルアップ遅延時間とプルダウン遅
延時間の両方を改善できるという効果がある。また、バ
イアス電流を削減すれば、従来のＥＣＬ回路に比べて、
より少ない消費電力で同程度の遅延時間を実現できるこ
とも明かである。
路は、負荷抵抗の１つをインダクタで置き換え、エミッ
タフォロワの定電流源と相互誘導によりＡＣ的に結合す
ることにより、従来のＥＣＬ回路に比べて、軽い負荷か
ら重い負荷にわたりプルアップ遅延時間とプルダウン遅
延時間の両方を改善できるという効果がある。また、バ
イアス電流を削減すれば、従来のＥＣＬ回路に比べて、
より少ない消費電力で同程度の遅延時間を実現できるこ
とも明かである。
【図１】本発明の第１の実施例によるＥＣＬインバータ
回路の回路図
回路の回路図
【図２】図２（ａ）は本発明の第１の実施例の入出力電
圧波形図、図２（ｂ）は同じ第１の実施例の出力電流波
形図
圧波形図、図２（ｂ）は同じ第１の実施例の出力電流波
形図
【図３】本発明の第１の実施例のプルアップ遅延時間の
負荷容量依存性を示すグラフ
負荷容量依存性を示すグラフ
【図４】本発明の第１の実施例のプルダウン遅延時間の
負荷容量依存性を示すグラフ
負荷容量依存性を示すグラフ
【図５】本発明の第１の実施例の負荷インダクタＬ１と
遅延時間との関係を示すグラフ
遅延時間との関係を示すグラフ
【図６】本発明の第１の実施例の負荷インダクタＬ１と
インダクタＬ２との関係を例示する模式図
インダクタＬ２との関係を例示する模式図
【図７】本発明の第１の実施例の負荷インダクタＬ１と
インダクタＬ２との一例を示す模式図
インダクタＬ２との一例を示す模式図
【図８】本発明の第１の実施例の一例を示すパターンレ
イアウト図
イアウト図
【図９】本発明の第２の実施例によるＥＣＬインバータ
回路の回路図
回路の回路図
【図１０】本発明の第２の実施例のプルアップ遅延時間
の負荷容量依存性を示すグラフ
の負荷容量依存性を示すグラフ
【図１１】本発明の第２の実施例のプルダウン遅延時間
の負荷容量依存性を示すグラフ
の負荷容量依存性を示すグラフ
【図１２】本発明の第２の実施例による負荷インダクタ
とインダクタとの一例を示す模式図
とインダクタとの一例を示す模式図
【図１３】本発明の第２の実施例の一例を示すパターン
レアイアウト図
レアイアウト図
【図１４】本発明の第３の実施例によるＥＣＬバッファ
回路の回路図
回路の回路図
【図１５】本発明の第４の実施例によるＥＣＬ２入力Ｎ
ＡＮＤ回路の回路図
ＡＮＤ回路の回路図
【図１６】従来のＥＣＬインバータ回路の回路図
【図１７】従来のＥＣＬインバータ回路の入出力電圧波
形図
形図
Ｑ１〜Ｑ５，Ｑ１ａ トランジスタ ＲＥ 抵抗 ＶＥＥ 電源 Ｖｒｅｆ レファレンス定電圧源 ＶＣＳ１，ＶＣＳ２ 定電圧源 Ｌ１ 負荷インダクタ Ｌ２ インダクタ Ｍ 相互インダクタンス Ｉ１，Ｉ２ 電流 Ｖ１，Ｖ２ 誘導起電力 Ｋ 結合係数 ｒ１，ｒ２ ループの半径 ｗ 配線の幅
Claims (1)
- 【請求項１】 エミッタが互いに接続された差動トラン
ジスタ対と、該トランジスタ対の一方のコレクタに接続
された負荷抵抗と、該トランジスタ対の共通に接続され
たエミッタに定電流を供給する第１の定電流源と、該負
荷抵抗に入力端が接続され且つ出力端に第２の定電流源
が接続されたエミッタフォロワ形式の出力段と、前記ト
ランジスタ対の他方のコレクタに接続された負荷インダ
クタと、前記第２の定電流源と前記負荷インダクタとを
相互誘導で交流的に結合する手段とを含むことを特徴と
するＥＣＬ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3220410A JP2998325B2 (ja) | 1991-08-30 | 1991-08-30 | Ｅｃｌ回路 |
| EP19920114853 EP0529674A3 (en) | 1991-08-30 | 1992-08-31 | Emitter-coupled logic (ecl) circuit with high operating speed |
| US07/937,388 US5321321A (en) | 1991-08-30 | 1992-08-31 | Emitter-coupled logic (ECL) circuit with an inductively coupled output stage for enhanced operating speed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3220410A JP2998325B2 (ja) | 1991-08-30 | 1991-08-30 | Ｅｃｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0563546A JPH0563546A (ja) | 1993-03-12 |
| JP2998325B2 true JP2998325B2 (ja) | 2000-01-11 |
Family
ID=16750685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3220410A Expired - Fee Related JP2998325B2 (ja) | 1991-08-30 | 1991-08-30 | Ｅｃｌ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5321321A (ja) |
| EP (1) | EP0529674A3 (ja) |
| JP (1) | JP2998325B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2561003B2 (ja) * | 1993-10-20 | 1996-12-04 | 日本電気株式会社 | アクティブプルダウン型ｅｃｌ回路 |
| JP3497888B2 (ja) * | 1994-06-02 | 2004-02-16 | 株式会社ルネサステクノロジ | 半導体装置 |
| JPH10190440A (ja) * | 1996-12-27 | 1998-07-21 | Mitsubishi Electric Corp | Ｅｃｌ回路 |
| JP5300533B2 (ja) | 2009-03-09 | 2013-09-25 | 株式会社エス・エフ・シー | 電気温灸器 |
| US8558344B2 (en) | 2011-09-06 | 2013-10-15 | Analog Devices, Inc. | Small size and fully integrated power converter with magnetics on chip |
| US8786393B1 (en) | 2013-02-05 | 2014-07-22 | Analog Devices, Inc. | Step up or step down micro-transformer with tight magnetic coupling |
| US9293997B2 (en) | 2013-03-14 | 2016-03-22 | Analog Devices Global | Isolated error amplifier for isolated power supplies |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3502901A (en) * | 1966-09-24 | 1970-03-24 | Nippon Electric Co | Digital circuit having inductive coupling and tunnel diode |
| US3728559A (en) * | 1971-11-26 | 1973-04-17 | Westinghouse Electric Corp | Hybrid high speed ecl to p-channel mos clock driver |
| US4005317A (en) * | 1975-05-27 | 1977-01-25 | Dressen-Barnes Electronics Corporation | Switching circuitry |
| US4144591A (en) * | 1977-08-15 | 1979-03-13 | The United States Of America As Represented By The Secretary Of The Army | Memory transistor |
| IT1138799B (it) * | 1981-06-23 | 1986-09-17 | Honeywell Inf Systems | Circuito di pilotaggio di un motore passo a passo |
| FR2553606B1 (fr) * | 1983-10-17 | 1989-10-13 | Labo Cent Telecommunicat | Dispositif pour ameliorer le fonctionnement aux frequences elevees des circuits integres logiques, en particulier de la famille ecl |
| US4687953A (en) * | 1986-04-18 | 1987-08-18 | Advanced Micro Devices, Inc. | Dynamic ECL line driver circuit |
| US4785345A (en) * | 1986-05-08 | 1988-11-15 | American Telephone And Telegraph Co., At&T Bell Labs. | Integrated transformer structure with primary winding in substrate |
| JPS63302620A (ja) * | 1987-06-03 | 1988-12-09 | Toshiba Corp | 出力回路 |
| US4733153A (en) * | 1987-07-02 | 1988-03-22 | Brooktree Corporation | Switching system for capacitor charging/discharging |
| US5027013A (en) * | 1987-11-17 | 1991-06-25 | Applied Micro Circuits Corporation | Method and apparatus for coupling an ECL output signal using a clamped capacitive bootstrap circuit |
-
1991
- 1991-08-30 JP JP3220410A patent/JP2998325B2/ja not_active Expired - Fee Related
-
1992
- 1992-08-31 EP EP19920114853 patent/EP0529674A3/en not_active Withdrawn
- 1992-08-31 US US07/937,388 patent/US5321321A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0529674A3 (en) | 1993-03-17 |
| US5321321A (en) | 1994-06-14 |
| EP0529674A2 (en) | 1993-03-03 |
| JPH0563546A (ja) | 1993-03-12 |
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