JPH03201719A - Ecl回路 - Google Patents
Ecl回路Info
- Publication number
- JPH03201719A JPH03201719A JP1342628A JP34262889A JPH03201719A JP H03201719 A JPH03201719 A JP H03201719A JP 1342628 A JP1342628 A JP 1342628A JP 34262889 A JP34262889 A JP 34262889A JP H03201719 A JPH03201719 A JP H03201719A
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- JP
- Japan
- Prior art keywords
- output terminal
- level
- transistor
- collector
- inverting
- Prior art date
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- Pending
Links
- 230000007704 transition Effects 0.000 abstract description 15
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積回路のECL回路に関するものであ
る。
る。
従来の技術
第2図に従来のECL回路を示し、これについて説明す
る。第2図において、lはNPN トランジスタ、2は
NPt1ランジスタ、3は負荷抵抗、4は負荷抵抗、5
は定電流源、6は非反転入力端子、7は反転入力端子、
8は接地、9は負の電源、10は反転出力端子、11は
非反転出力端子である。
る。第2図において、lはNPN トランジスタ、2は
NPt1ランジスタ、3は負荷抵抗、4は負荷抵抗、5
は定電流源、6は非反転入力端子、7は反転入力端子、
8は接地、9は負の電源、10は反転出力端子、11は
非反転出力端子である。
非反転入力端子6がHからLに、反転入力端子7がLか
らHに遷移したときに、非反転出力端子11はHからL
に、反転出力端子10はLからHに遷移する。非反転出
力端子11がHからLに遷移する速度は、NPN)ラン
ジスタ1の電流容量と定電流源5の電流値によって決定
される。NPNトランジスタ1の電流容量が大きいほど
、定電流源5の電流値が大きいほど、遷移速度は速くな
る。
らHに遷移したときに、非反転出力端子11はHからL
に、反転出力端子10はLからHに遷移する。非反転出
力端子11がHからLに遷移する速度は、NPN)ラン
ジスタ1の電流容量と定電流源5の電流値によって決定
される。NPNトランジスタ1の電流容量が大きいほど
、定電流源5の電流値が大きいほど、遷移速度は速くな
る。
一方、反転出力端子10がLからHに遷移する速度はN
PN トランジスタ2のコレクタと負荷抵抗4を接続す
る配線の寄生容量とNPNトランジスタ2のコレクタ容
量の和と負荷抵抗4の抵抗値との積に比例する。
PN トランジスタ2のコレクタと負荷抵抗4を接続す
る配線の寄生容量とNPNトランジスタ2のコレクタ容
量の和と負荷抵抗4の抵抗値との積に比例する。
発明が解決しようとする課題
このような従来の構成では、トランジスタの面積を増加
させることによって電流容量を増加させて出力端子がH
からLに遷移する速度を増加させようとすると、コレク
タ容量が増加し、出力端子がLからHに遷移する速度が
減少するという問題があった。本発明はこのような問題
を解決するもので出力端子のHからLへの遷移速度を減
少させることなく、出力端子のLからHへの遷移速度を
増加させることを目的とするものである。
させることによって電流容量を増加させて出力端子がH
からLに遷移する速度を増加させようとすると、コレク
タ容量が増加し、出力端子がLからHに遷移する速度が
減少するという問題があった。本発明はこのような問題
を解決するもので出力端子のHからLへの遷移速度を減
少させることなく、出力端子のLからHへの遷移速度を
増加させることを目的とするものである。
課題を解決するための手段
この問題を解決するために、本発明は、ベースが第1の
入力端子に接続され、コレクタが第1の抵抗を介して第
1の定電位源に接続され、エミッタが第1の定電流源を
介して第2の定電位源に接続された第1のNPNトラン
ジスタと、ベースが第2の入力端子に接続され、コレク
タが第2の抵抗を介して前記第1の定電位源に接続され
、エミッタが前記第1の定電流源を介して前記第2の定
電位源に接続された第2のNPNトランジスタと、ゲー
トが前記第1のNPNトランジスタのコレクタに接続さ
れ、ソースが前記第1の定電位源に接続され、ドレイン
が前記第1のNPNトランジスタのコレクタに接続され
た第1のpHMOSトランジスタと、ゲートが前記第2
のNPN トランジスタのコレクタに接続され、ソース
が前記第1の定電位源に接続され、ドレインが前記第1
のNPNトランジスタのコレクタに接続された第2のP
型MO8)ランジスタとからなるECL回路である。
入力端子に接続され、コレクタが第1の抵抗を介して第
1の定電位源に接続され、エミッタが第1の定電流源を
介して第2の定電位源に接続された第1のNPNトラン
ジスタと、ベースが第2の入力端子に接続され、コレク
タが第2の抵抗を介して前記第1の定電位源に接続され
、エミッタが前記第1の定電流源を介して前記第2の定
電位源に接続された第2のNPNトランジスタと、ゲー
トが前記第1のNPNトランジスタのコレクタに接続さ
れ、ソースが前記第1の定電位源に接続され、ドレイン
が前記第1のNPNトランジスタのコレクタに接続され
た第1のpHMOSトランジスタと、ゲートが前記第2
のNPN トランジスタのコレクタに接続され、ソース
が前記第1の定電位源に接続され、ドレインが前記第1
のNPNトランジスタのコレクタに接続された第2のP
型MO8)ランジスタとからなるECL回路である。
作用
本発明によれば、出力端子のHからLへの遷移速度を減
少させることなく、出力端子のLからHへの遷移速度を
確実に高めることが可能となる。
少させることなく、出力端子のLからHへの遷移速度を
確実に高めることが可能となる。
実施例
第1図に本発明の一実施例を示し、これについて説明す
る。第1図において、1はNPNトランジスタ、2はN
PN)ランジスタ、3は負荷抵抗4は負荷抵抗、5は定
電流源、6は非反転入力端子、7は反転入力端子、8は
接地、9は負の電源、10は反転出力端子、11は非反
転出力端子、12はP型MO8トランジスタ、13はP
型MOSトランジスタである。
る。第1図において、1はNPNトランジスタ、2はN
PN)ランジスタ、3は負荷抵抗4は負荷抵抗、5は定
電流源、6は非反転入力端子、7は反転入力端子、8は
接地、9は負の電源、10は反転出力端子、11は非反
転出力端子、12はP型MO8トランジスタ、13はP
型MOSトランジスタである。
この構成では、非反転入力端子6がLからHに、反転入
力端子7がHからLに遷移すると、反転出力端子10は
HからLに、非反転出力端子11はLからHに遷移しよ
うとする。反転出力端子10の電圧がP型MO8トラン
ジスタ12のスレッショルド電圧より低くなると、P型
MO8トランジスタ12はオンする。一方、NPNトラ
ンジスタ2はオフするので、非反転出力端子11は負荷
抵抗4を介して接地8から流れこむ電流とP型MOSト
ランジスタ12を介して接地8から流れこむ電流との和
の電流で充電されることになる。この作用によって、出
力端子は急速にLからHに遷移することか可能となる。
力端子7がHからLに遷移すると、反転出力端子10は
HからLに、非反転出力端子11はLからHに遷移しよ
うとする。反転出力端子10の電圧がP型MO8トラン
ジスタ12のスレッショルド電圧より低くなると、P型
MO8トランジスタ12はオンする。一方、NPNトラ
ンジスタ2はオフするので、非反転出力端子11は負荷
抵抗4を介して接地8から流れこむ電流とP型MOSト
ランジスタ12を介して接地8から流れこむ電流との和
の電流で充電されることになる。この作用によって、出
力端子は急速にLからHに遷移することか可能となる。
また非反転出力端子11の電位がP型MO3)ランジス
タ12のスレッショルド電圧より高くなると、P型MO
8)ランジスタ12はオフするので、反転出力端子10
への電流の流れ込みはなく、反転出力端子10がHから
Lに遷移する速度を減少させることはない。
タ12のスレッショルド電圧より高くなると、P型MO
8)ランジスタ12はオフするので、反転出力端子10
への電流の流れ込みはなく、反転出力端子10がHから
Lに遷移する速度を減少させることはない。
発明の効果
以上のように本発明によれば、P型MOSトランジスタ
を介しても充電電流が流れ込むため出力端子が急速にL
からHに遷移することが可能となり、高速動作が実現で
きる。
を介しても充電電流が流れ込むため出力端子が急速にL
からHに遷移することが可能となり、高速動作が実現で
きる。
【図面の簡単な説明】
第1図は本発明の一実施例によるECL回路の回路図、
第2図は従来のECL回路の回路図である。 1・・・・・・NPN)ランジスタ、2・・・・・・N
PN)ランジスタ、3・・・・・・負荷抵抗、4・・・
・・・負荷抵抗、5・・・・・・定電流源、6・・・・
・・非反転入力端子、7・・・・・・反転入力端子、8
・・・・・・接地、9・・・・・・負の電源、10・・
・・・・反転出力端子、11・・・・・・非反転出力端
子、12・・・・・・P型MOS トランジスタ、 13・・・・・・P型MOS トランジスタ。
第2図は従来のECL回路の回路図である。 1・・・・・・NPN)ランジスタ、2・・・・・・N
PN)ランジスタ、3・・・・・・負荷抵抗、4・・・
・・・負荷抵抗、5・・・・・・定電流源、6・・・・
・・非反転入力端子、7・・・・・・反転入力端子、8
・・・・・・接地、9・・・・・・負の電源、10・・
・・・・反転出力端子、11・・・・・・非反転出力端
子、12・・・・・・P型MOS トランジスタ、 13・・・・・・P型MOS トランジスタ。
Claims (1)
- ベースが第1の入力端子に接続され、コレクタが第1の
抵抗を介して第1の定電位源に接続され、エミッタが第
1の定電流源を介して第2の定電位源に接続された第1
のNPNトランジスタと、ベースが第2の入力端子に接
続され、コレクタが第2の抵抗を介して前記第1の定電
位源に接続され、エミッタが前記第1の定電流源を介し
て前記第2の定電位源に接続された第2のNPNトラン
ジスタと、ゲートが前記第1のNPNトランジスタのコ
レクタに接続され、ソースが前記第1の定電位源に接続
され、ドレインが前記第2のNPNトランジスタのコレ
クタに接続された第1のP型MOSトランジスタと、ゲ
ートが前記第2のNPNトランジスタのコレクタに接続
され、ソースが前記第1の定電位源に接続され、ドレイ
ンが前記第1のNPNトランジスタのコレクタに接続さ
れた第2のP型MOSトランジスタとを備えたECL回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1342628A JPH03201719A (ja) | 1989-12-28 | 1989-12-28 | Ecl回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1342628A JPH03201719A (ja) | 1989-12-28 | 1989-12-28 | Ecl回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03201719A true JPH03201719A (ja) | 1991-09-03 |
Family
ID=18355246
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1342628A Pending JPH03201719A (ja) | 1989-12-28 | 1989-12-28 | Ecl回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03201719A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5877642A (en) * | 1995-11-17 | 1999-03-02 | Nec Corporation | Latch circuit for receiving small amplitude signals |
-
1989
- 1989-12-28 JP JP1342628A patent/JPH03201719A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5877642A (en) * | 1995-11-17 | 1999-03-02 | Nec Corporation | Latch circuit for receiving small amplitude signals |
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