JPH03156967A - 出力回路 - Google Patents
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- JPH03156967A JPH03156967A JP1296567A JP29656789A JPH03156967A JP H03156967 A JPH03156967 A JP H03156967A JP 1296567 A JP1296567 A JP 1296567A JP 29656789 A JP29656789 A JP 29656789A JP H03156967 A JPH03156967 A JP H03156967A
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- 238000010521 absorption reaction Methods 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明はディジタル半導体集積回路内に設けられる出
力回路に係り、特にＢ１−ＣＭＯＳ構成の出力回路に関
する。
力回路に係り、特にＢ１−ＣＭＯＳ構成の出力回路に関
する。
（従来の技術）
ディジタル半導体集積回路において、高電流により出力
負荷を駆動するような場合にはＢｉＣＭＯ３構成の出力
回路が使用される。
負荷を駆動するような場合にはＢｉＣＭＯ３構成の出力
回路が使用される。
第２図は従来のＢｉ−ＣＭＯ５構成の出力回路の一例を
示す。この出力回路において、３１及び３２はゲートが
入力端子３３に共通に接続され、この入力端子３３の信
号に応じてスイッチング動作するＰチャネルもしくはＮ
チャネルのＭＯＳ）ランジスタ、３４及び３５はそれぞ
れＰＮＰ型もしくはＮＰＮ型のバイポーラトランジスタ
、３６及び３７はベース電流設定用の抵抗、３８及び３
９はコレクタが出力端子４０に共通に接続されたＰＮＰ
型もしくはＮＰＮ型の出力用のバイポーラトランジスタ
であり、４１及び４２は上記バイポーラトランジスタ３
８．３９のベース電荷吸収用の抵抗である。
示す。この出力回路において、３１及び３２はゲートが
入力端子３３に共通に接続され、この入力端子３３の信
号に応じてスイッチング動作するＰチャネルもしくはＮ
チャネルのＭＯＳ）ランジスタ、３４及び３５はそれぞ
れＰＮＰ型もしくはＮＰＮ型のバイポーラトランジスタ
、３６及び３７はベース電流設定用の抵抗、３８及び３
９はコレクタが出力端子４０に共通に接続されたＰＮＰ
型もしくはＮＰＮ型の出力用のバイポーラトランジスタ
であり、４１及び４２は上記バイポーラトランジスタ３
８．３９のベース電荷吸収用の抵抗である。
次にこの回路の動作を簡単に説明する。入力信号が“Ｈ
”レベルのときは、ＰチャネルのＭＯＳトランジスタ３
１がオフし、ＮチャネルのＭＯＳトランジスタ３２がオ
ンする。このときは、バイポーラトランジスタ３４及び
抵抗３６を介してＰＮＰ型のバイポーラトランジスタ３
８に所定値のベース電流が流れることによりこのトラン
ジスタ３８がオンし、出力端子４０が電源電位Ｖｃｃに
放電される。他方、入力信号がＬ” レベルのときは、
ＰチャネルのＭＯＳトランジスタ３１がオンし、Ｎチャ
ネルのＭＯＳ）ランジスタ３２がオフする。このときは
、抵抗３７及びバイポーラトランジスタ３５を介してＮ
ＰＮ型のバイポーラトランジスタ３９に所定値のベース
電流が流れることによりこのトランジスタ３９がオンし
、出力端子４０が接地電位Ｖｓｓに放電される。
”レベルのときは、ＰチャネルのＭＯＳトランジスタ３
１がオフし、ＮチャネルのＭＯＳトランジスタ３２がオ
ンする。このときは、バイポーラトランジスタ３４及び
抵抗３６を介してＰＮＰ型のバイポーラトランジスタ３
８に所定値のベース電流が流れることによりこのトラン
ジスタ３８がオンし、出力端子４０が電源電位Ｖｃｃに
放電される。他方、入力信号がＬ” レベルのときは、
ＰチャネルのＭＯＳトランジスタ３１がオンし、Ｎチャ
ネルのＭＯＳ）ランジスタ３２がオフする。このときは
、抵抗３７及びバイポーラトランジスタ３５を介してＮ
ＰＮ型のバイポーラトランジスタ３９に所定値のベース
電流が流れることによりこのトランジスタ３９がオンし
、出力端子４０が接地電位Ｖｓｓに放電される。
一方、トランジスタ３８の動作がオンからオフに切り替
わる時は抵抗４１を介して余剰なベース電荷が電源電位
Ｖｃｃに吸収され、トランジスタ３９の動作がオンから
オフに切り替わる時は抵抗４２を介してその余剰なベー
ス電荷が接地電位Ｖｓｓにそれぞれ吸収される。このた
め、両トランジスタ３８．３９のオフ時のスイッチング
動作が速く行われることになる。
わる時は抵抗４１を介して余剰なベース電荷が電源電位
Ｖｃｃに吸収され、トランジスタ３９の動作がオンから
オフに切り替わる時は抵抗４２を介してその余剰なベー
ス電荷が接地電位Ｖｓｓにそれぞれ吸収される。このた
め、両トランジスタ３８．３９のオフ時のスイッチング
動作が速く行われることになる。
ところで、上記従来回路において、電源電位Ｖｃｃが５
ｖで、２ｍＡの出力電流を得ようとする場合、バイポー
ラトランジスタ３９の電流増幅率ｈｆ’ｅ（Ｑ３９）を
５（このトランジスタ３９がオン状態のときは飽和領域
で動作するため、そのときの電流増幅率は非飽和領域で
動作するときに比べて低下する）、バイポーラトランジ
スタ３５の電流増幅率ｈ ｒｅ （Ｑ ３５）を１００
と仮定すると、抵抗３７の値Ｒ１は次式で決定される。
ｖで、２ｍＡの出力電流を得ようとする場合、バイポー
ラトランジスタ３９の電流増幅率ｈｆ’ｅ（Ｑ３９）を
５（このトランジスタ３９がオン状態のときは飽和領域
で動作するため、そのときの電流増幅率は非飽和領域で
動作するときに比べて低下する）、バイポーラトランジ
スタ３５の電流増幅率ｈ ｒｅ （Ｑ ３５）を１００
と仮定すると、抵抗３７の値Ｒ１は次式で決定される。
ただし、下記の１式において、ＶｆはＮＰＮ型もしくは
ＰＮＰ型のバイポーラトランジスタのベース、エミッタ
間電圧である。
ＰＮＰ型のバイポーラトランジスタのベース、エミッタ
間電圧である。
Ｘ１００
すなわち、抵抗３７の値は非常に大きなものになる。同
様に抵抗３６の値も非常に大きなものとなる。
様に抵抗３６の値も非常に大きなものとなる。
なお、上記ベース電荷吸収用の抵抗４１．４２は、通常
、５にΩ〜ＩＯＫΩ程度の値に設定されている。
、５にΩ〜ＩＯＫΩ程度の値に設定されている。
上記従来の出力回路では抵抗３６．３７の値が非常に大
きいため、トランジスタ３４゜３５のベース等に存在し
ている寄生容量の充、放電速度が遅くなる。
きいため、トランジスタ３４゜３５のベース等に存在し
ている寄生容量の充、放電速度が遅くなる。
この結果、出力用のバイポーラトランジスタ３８．３９
のスイッチング速度が悪化し、出力のスイッチ速度が遅
くなるという問題がある。
のスイッチング速度が悪化し、出力のスイッチ速度が遅
くなるという問題がある。
さらに、従来では出力用のトランジスタのベース電荷吸
収を抵抗によって行っている。このため、出力用のトラ
ンジスタをオン状態にさせる際に、ベース電流として作
用しない無駄な電流が流れる。
収を抵抗によって行っている。このため、出力用のトラ
ンジスタをオン状態にさせる際に、ベース電流として作
用しない無駄な電流が流れる。
従って、その電流分だけ出力用のトランジスタのベース
電流が減少し、出力用のトランジスタがオンする際の速
度が遅くなり、出力のスイッチ速度がさらに遅くなると
いう問題がある。
電流が減少し、出力用のトランジスタがオンする際の速
度が遅くなり、出力のスイッチ速度がさらに遅くなると
いう問題がある。
（発明が解決しようとする課題）
このように、従来のＢｉ−ＣＭＯＳ構成の出力回路では
出力のスイッチ速度が遅いという問題がある。
出力のスイッチ速度が遅いという問題がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は出力のスイッチ速度の向上を図ること
ができる出力回路を提供することにある。
あり、その目的は出力のスイッチ速度の向上を図ること
ができる出力回路を提供することにある。
［発明の構成］
（課題を解決するための手段）
この発明の出力回路は、入力信号が供給されるＣＭＯ８
構成のインバータ回路と、上記インバータ回路の出力端
に各ベースがそれぞれ接続された第１極性の第１のバイ
ポーラトランジスタ及び第２極性の第２のバイポーラト
ランジスタと、上記第１及び第２のバイポーラトランジ
スタの各エミッタに各一端がそれぞれ接続された第１及
び第２の抵抗と、エミッタ、コレクタ間が第１の電位と
出力端子との間に挿入され、ベースが上記第１の抵抗の
他端に接続された第１極性の第３のバイポーラトランジ
スタと、コレクタ、エミッタ間が上記出力端子と第２の
電位との間に挿入され、ベースが上記第２の抵抗の他端
に接続された第２極性の第４のバイポーラトランジスタ
とを具備したことを特徴とする。
構成のインバータ回路と、上記インバータ回路の出力端
に各ベースがそれぞれ接続された第１極性の第１のバイ
ポーラトランジスタ及び第２極性の第２のバイポーラト
ランジスタと、上記第１及び第２のバイポーラトランジ
スタの各エミッタに各一端がそれぞれ接続された第１及
び第２の抵抗と、エミッタ、コレクタ間が第１の電位と
出力端子との間に挿入され、ベースが上記第１の抵抗の
他端に接続された第１極性の第３のバイポーラトランジ
スタと、コレクタ、エミッタ間が上記出力端子と第２の
電位との間に挿入され、ベースが上記第２の抵抗の他端
に接続された第２極性の第４のバイポーラトランジスタ
とを具備したことを特徴とする。
（作用）
この発明の出力回路では、出力用の第３及び第４のバイ
ポーラトランジスタのベース電流設定用の第１及び第２
の抵抗を、これら第３及び第４のバイポーラトランジス
タの各ベースと第１及び第２のバイポーラトランジスタ
の各エミッタとの間に挿入することにより、所定値の出
力電流を得る際に第１及び第２の抵抗の値を従来よりも
低くすることができる。
ポーラトランジスタのベース電流設定用の第１及び第２
の抵抗を、これら第３及び第４のバイポーラトランジス
タの各ベースと第１及び第２のバイポーラトランジスタ
の各エミッタとの間に挿入することにより、所定値の出
力電流を得る際に第１及び第２の抵抗の値を従来よりも
低くすることができる。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図はこの発明に係る出力回路の一実施例の構成を示
す。
す。
図において、例えば５Ｖの電源電位ＶｃｃにはＰチャネ
ルのＭＯＳ）ランジスタ１１のソースが接続されている
。このＭＯＳ）ランジスタ１１のドレインにはＮチャネ
ルのＭＯＳトランジスタ１２のドレインが接続されてお
り、このＭＯＳトランジスタ１２のソースはＯｖの接地
電位Ｖｓｓに接続されている。そして、上記側ＭＯ８）
ランジスタ１１．１２のゲートは入力端子１３に共通に
接続されおり、この両ＭＯ８）ランジスタ１１．１２で
ＣＭＯ８構成のインバータ回路■４が構成されている。
ルのＭＯＳ）ランジスタ１１のソースが接続されている
。このＭＯＳ）ランジスタ１１のドレインにはＮチャネ
ルのＭＯＳトランジスタ１２のドレインが接続されてお
り、このＭＯＳトランジスタ１２のソースはＯｖの接地
電位Ｖｓｓに接続されている。そして、上記側ＭＯ８）
ランジスタ１１．１２のゲートは入力端子１３に共通に
接続されおり、この両ＭＯ８）ランジスタ１１．１２で
ＣＭＯ８構成のインバータ回路■４が構成されている。
上記インバータ回路１４内の上記両ＭＯＳトランジスタ
１１．１２のドレイン共通接続点である出力ノード１５
には、ＰＮＰ型のバイポーラトランジスタ１Ｂ及びＮＰ
Ｎ型のバイポーラトランジスター７の各ベースが接続さ
れている。上記バイポーラトランジスタｌＢのコレクタ
は接地電位Ｖｓｓに接続されており、そのエミッタには
ベース電流設定用の抵抗１８の一端が接続されている。
１１．１２のドレイン共通接続点である出力ノード１５
には、ＰＮＰ型のバイポーラトランジスタ１Ｂ及びＮＰ
Ｎ型のバイポーラトランジスター７の各ベースが接続さ
れている。上記バイポーラトランジスタｌＢのコレクタ
は接地電位Ｖｓｓに接続されており、そのエミッタには
ベース電流設定用の抵抗１８の一端が接続されている。
また、この抵抗１８の他端には出力用のＰＮＰ型のバイ
ポーラトランジスタ１９のベースが接続されている。こ
のバイポーラトランジスター９のエミッタは電源電位Ｖ
ｃｃに接続されており、そのエミッタは出力端子２０に
接続されている。
ポーラトランジスタ１９のベースが接続されている。こ
のバイポーラトランジスター９のエミッタは電源電位Ｖ
ｃｃに接続されており、そのエミッタは出力端子２０に
接続されている。
また、上記バイポーラトランジスター７のコレクタは電
源電位Ｖｃｃに接続されており、そのエミッタにはベー
ス電流設定用の抵抗２１の一端が接続されている。この
抵抗２１の他端には出力用のＮＰＮ型のバイポーラトラ
ンジスタ２２のベースが接続されており、このバイポー
ラトランジスタ２２のコレクタは上記出力端子２０に、
エミッタは接地電位Ｖｓｓにそれぞれ接続されている。
源電位Ｖｃｃに接続されており、そのエミッタにはベー
ス電流設定用の抵抗２１の一端が接続されている。この
抵抗２１の他端には出力用のＮＰＮ型のバイポーラトラ
ンジスタ２２のベースが接続されており、このバイポー
ラトランジスタ２２のコレクタは上記出力端子２０に、
エミッタは接地電位Ｖｓｓにそれぞれ接続されている。
さらに電源電位Ｖｃｃには、上記バイポーラトランジス
タ１９のベース電荷吸収用のＰチャネルのＭＯＳトラン
ジスタ２３のソースが接続されており、このＭＯＳ）ラ
ンジスタ２３のドレインは上記バイポーラトランジスタ
１９のベースに、ゲートは上記入力端子１３にそれぞれ
接続されている。また、接地電位Ｖｓｓには、上記バイ
ポーラトランジスタ２２のベース電荷吸収用のＮチャネ
ルのＭＯＳトランジスタ２４のソースが接続されており
、このＭＯＳ）ランジスタ２４のドレインは上記バイポ
ーラトランジスタ２２のベースに、ゲートは上記入力端
子１３にそれぞれ接続されている。
タ１９のベース電荷吸収用のＰチャネルのＭＯＳトラン
ジスタ２３のソースが接続されており、このＭＯＳ）ラ
ンジスタ２３のドレインは上記バイポーラトランジスタ
１９のベースに、ゲートは上記入力端子１３にそれぞれ
接続されている。また、接地電位Ｖｓｓには、上記バイ
ポーラトランジスタ２２のベース電荷吸収用のＮチャネ
ルのＭＯＳトランジスタ２４のソースが接続されており
、このＭＯＳ）ランジスタ２４のドレインは上記バイポ
ーラトランジスタ２２のベースに、ゲートは上記入力端
子１３にそれぞれ接続されている。
上記構成でなる出力回路において、入力端子１３の信号
が“Ｈ” レベルのときは、インバータ回路１４内のＮ
チャネル側のＭＯＳ）ランジスタ１２がオンし、出力ノ
ード１５はＯｖの接地電位になる。このとき、ＰＮＰ型
のバイポーラトランジスタ１６がオンし、抵抗１８及び
このトランジスタ１６を介して、０ 出力用のＰＮＰ型のバイポーラトランジスタ１９に所定
値のベース電流が流れる。そして、このバイポーラトラ
ンジスタ１９がオン状態になり、出力端子２０が電源電
位Ｖｃｃに充電される。従って、出力端子２０からは“
Ｈ″レベル信号が出力される。
が“Ｈ” レベルのときは、インバータ回路１４内のＮ
チャネル側のＭＯＳ）ランジスタ１２がオンし、出力ノ
ード１５はＯｖの接地電位になる。このとき、ＰＮＰ型
のバイポーラトランジスタ１６がオンし、抵抗１８及び
このトランジスタ１６を介して、０ 出力用のＰＮＰ型のバイポーラトランジスタ１９に所定
値のベース電流が流れる。そして、このバイポーラトラ
ンジスタ１９がオン状態になり、出力端子２０が電源電
位Ｖｃｃに充電される。従って、出力端子２０からは“
Ｈ″レベル信号が出力される。
他方、入力端子１３の信号が“Ｌ”レベルのときは、イ
ンバータ回路１４内のＰチャネル側のＭＯＳトランジス
タ１１がオンし、出力ノード■５は電源電位Ｖｃｃにな
る。このときは、ＮＰＮ型のバイポーラトランジスタ１
７がオンし、このトランジスタ１７抵抗２１を介して、
出力用のＮＰＮ型のバイポーラトランジスタ２２に所定
値のベース電流が流れる。
ンバータ回路１４内のＰチャネル側のＭＯＳトランジス
タ１１がオンし、出力ノード■５は電源電位Ｖｃｃにな
る。このときは、ＮＰＮ型のバイポーラトランジスタ１
７がオンし、このトランジスタ１７抵抗２１を介して、
出力用のＮＰＮ型のバイポーラトランジスタ２２に所定
値のベース電流が流れる。
そして、このバイポーラトランジスタ２２がオン状態に
なり、出力端子２０が接地電位Ｖｓｓに放電される。従
って、出力端子２０からはＬ” レベルの信号が出力さ
れる。
なり、出力端子２０が接地電位Ｖｓｓに放電される。従
って、出力端子２０からはＬ” レベルの信号が出力さ
れる。
また、トランジスタ１９の動作がオンからオフに切り替
わる時は、入力信号が“Ｈ″レベルら“Ｌ”レベルに変
化しているので、ＰチャネルのＭＯＳ）ランジスタ２３
がオン状態になり、オフに１ なろつとするトランジスタ１９のベース電荷がこのＭＯ
Ｓトランジスタ２３を介して電源電位Ｖｃｃに吸収され
る。他方、トランジスタ２２の動作がオンからオフに切
り替わる時は、入力信号が“Ｌ”レベルから“Ｈ”レベ
ルに変化しているので、ＮチャネルのＭＯＳトランジス
タ２４がオン状態になり、オフになろうとするトランジ
スタ２２のベース電荷がこのＭＯＳ）ランジスタ２４を
介して接地電位Ｖｓｓに吸収される。
わる時は、入力信号が“Ｈ″レベルら“Ｌ”レベルに変
化しているので、ＰチャネルのＭＯＳ）ランジスタ２３
がオン状態になり、オフに１ なろつとするトランジスタ１９のベース電荷がこのＭＯ
Ｓトランジスタ２３を介して電源電位Ｖｃｃに吸収され
る。他方、トランジスタ２２の動作がオンからオフに切
り替わる時は、入力信号が“Ｌ”レベルから“Ｈ”レベ
ルに変化しているので、ＮチャネルのＭＯＳトランジス
タ２４がオン状態になり、オフになろうとするトランジ
スタ２２のベース電荷がこのＭＯＳ）ランジスタ２４を
介して接地電位Ｖｓｓに吸収される。
ところで、上記実施例回路において、従来と同様に電源
電位Ｖｃｃが５ｖの場合に、２ｍＡの出力電流を得よう
とするとき、バイポーラトランジスタ１９及び２２の電
流増幅率ｈ ｆ’ｅ （Ｑ １９） 、ｈ ｆｅ（Ｑ
２２）をそれぞれ５と仮定すると、ベース電流設定用の
抵抗１８及び２１の値Ｒ２は次式で決定される。ただし
、ＶｆはＮＰＮ型もしくはＰＮＰ型のバイポーラトラン
ジスタのベース、エミッタ間電圧である。
電位Ｖｃｃが５ｖの場合に、２ｍＡの出力電流を得よう
とするとき、バイポーラトランジスタ１９及び２２の電
流増幅率ｈ ｆ’ｅ （Ｑ １９） 、ｈ ｆｅ（Ｑ
２２）をそれぞれ５と仮定すると、ベース電流設定用の
抵抗１８及び２１の値Ｒ２は次式で決定される。ただし
、ＶｆはＮＰＮ型もしくはＰＮＰ型のバイポーラトラン
ジスタのベース、エミッタ間電圧である。
２
すなわち、抵抗１８及び２１の値は従来の値の１／１０
０と非常に小さくなり、トランジスタ１９．２２のベー
ス等に存在している寄生容量の充、放電を従来よりも速
く行うことができる。この結果、出力用のバイポーラト
ランジスタ１９．２２のスイッチング速度が速くなり、
出力のスイッチ速度の向上を図ることができる。
０と非常に小さくなり、トランジスタ１９．２２のベー
ス等に存在している寄生容量の充、放電を従来よりも速
く行うことができる。この結果、出力用のバイポーラト
ランジスタ１９．２２のスイッチング速度が速くなり、
出力のスイッチ速度の向上を図ることができる。
しかも上記実施例回路では、出力用のトランジスタ１９
．２２のベース余剰電荷の吸収をＭＯＳ）ランジスタ２
Ｂ、２４によって行っているため、出力用のトランジス
タ１９．２２のそれぞれがオン状態のときは、対応する
ベース電荷吸収用のＭＯＳ）ランジスタ２３．２４がオ
フ状態になるため、従来のように出力用のトランジスタ
がオンする際に無駄な電流が流れることがなくなり、ベ
ース電流を従来よ３ りも増加させることができる。これにより、さらに出力
用のトランジスタがオンする際の速度が速くなり、出力
のスイッチ速度の向上をより図ることができる。
．２２のベース余剰電荷の吸収をＭＯＳ）ランジスタ２
Ｂ、２４によって行っているため、出力用のトランジス
タ１９．２２のそれぞれがオン状態のときは、対応する
ベース電荷吸収用のＭＯＳ）ランジスタ２３．２４がオ
フ状態になるため、従来のように出力用のトランジスタ
がオンする際に無駄な電流が流れることがなくなり、ベ
ース電流を従来よ３ りも増加させることができる。これにより、さらに出力
用のトランジスタがオンする際の速度が速くなり、出力
のスイッチ速度の向上をより図ることができる。
［発明の効果］
以上説明したようにこの発明によれば、出力トランジス
タのベース電流設定用の抵抗の値を従来に比べて大幅に
小さくことができ、これによってスイッチングの際の寄
生容量の充電を比較的高速に行うことができる。また、
出力トランジスタのベース余剰電荷の吸収をＭＯＳトラ
ンジスタを用いて行うようにしているので、出力トラン
ジスタがオフする際のスイッチング速度を速くすること
ができる。このため、この発明の出力回路によれば、入
出力伝達特性の高速化を図ることができる。
タのベース電流設定用の抵抗の値を従来に比べて大幅に
小さくことができ、これによってスイッチングの際の寄
生容量の充電を比較的高速に行うことができる。また、
出力トランジスタのベース余剰電荷の吸収をＭＯＳトラ
ンジスタを用いて行うようにしているので、出力トラン
ジスタがオフする際のスイッチング速度を速くすること
ができる。このため、この発明の出力回路によれば、入
出力伝達特性の高速化を図ることができる。
第１図はこの発明の出力回路の一実施例の構成を示す回
路図、第２図は従来の出力回路の回路図である。 １１・・・ＰチャネルのＭＯＳ）ランジスタ、１２・・
・Ｎ４ チャネルのＭＯＳ）ランジスタ、１３・・・入力端子、
１４・・・ＣＭＯＳ構成のインバータ回路、１５・・・
出力ノード、１６・・・ＰＮＰ型のバイポーラトランジ
スタ、１７・・・ＮＰＮ型のバイポーラトランジスタ、
１８．２１・・・ベース電流設定用の抵抗、１９・・・
出力用のＰＮＰ型のバイポーラトランジスタ、２０・・
・出力端子、２２・・・出力用のＮＰＮ型のバイポーラ
トランジスタ、２３・・・ベース電荷吸収用のＰチャネ
ルのＭＯ３Ｉ−ランジスタ、２４・・・ベース電荷吸収
用のＮチャネルのＭＯＳトランジスタ。
路図、第２図は従来の出力回路の回路図である。 １１・・・ＰチャネルのＭＯＳ）ランジスタ、１２・・
・Ｎ４ チャネルのＭＯＳ）ランジスタ、１３・・・入力端子、
１４・・・ＣＭＯＳ構成のインバータ回路、１５・・・
出力ノード、１６・・・ＰＮＰ型のバイポーラトランジ
スタ、１７・・・ＮＰＮ型のバイポーラトランジスタ、
１８．２１・・・ベース電流設定用の抵抗、１９・・・
出力用のＰＮＰ型のバイポーラトランジスタ、２０・・
・出力端子、２２・・・出力用のＮＰＮ型のバイポーラ
トランジスタ、２３・・・ベース電荷吸収用のＰチャネ
ルのＭＯ３Ｉ−ランジスタ、２４・・・ベース電荷吸収
用のＮチャネルのＭＯＳトランジスタ。
Claims (2)
- （１）入力信号が供給されるＣＭＯＳ構成のインバータ
回路と、 上記インバータ回路の出力端に各ベースがそれぞれ接続
された第１極性の第１のバイポーラトランジスタ及び第
２極性の第２のバイポーラトランジスタと、 上記第１及び第２のバイポーラトランジスタの各エミッ
タに各一端がそれぞれ接続された第１及び第２の抵抗と
、 エミッタ、コレクタ間が第１の電位と出力端子との間に
挿入され、ベースが上記第１の抵抗の他端に接続された
第１極性の第３のバイポーラトランジスタと、 コレクタ、エミッタ間が上記出力端子と第２の電位との
間に挿入され、ベースが上記第２の抵抗の他端に接続さ
れた第２極性の第４のバイポーラトランジスタと を具備したことを特徴とする出力回路。 - （２）前記第３のバイポーラトランジスタのベースと前
記第１の電位との間にはゲートに前記入力信号が供給さ
れる第１の極性の第１のＭＯＳトランジスタのソース、
ドレイン間が挿入されており、前記第４のバイポーラト
ランジスタのベースと前記第２の電位との間にはゲート
に前記入力信号が供給される第２の極性の第２のＭＯＳ
トランジスタのソース、ドレイン間が挿入されている請
求項１記載の出力回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1296567A JPH03156967A (ja) | 1989-11-15 | 1989-11-15 | 出力回路 |
| EP90121615A EP0432472B1 (en) | 1989-11-15 | 1990-11-12 | Signal output circuit having bipolar transistor in output stage and arranged in CMOS semiconductor integrated circuit |
| DE69025567T DE69025567T2 (de) | 1989-11-15 | 1990-11-12 | Integrierte CMOS-Ausgangsschaltung mit bipolaren Transistoren in der Ausgangsstufe |
| US07/612,458 US5066874A (en) | 1989-11-15 | 1990-11-14 | Signal output circuit having bipolar transistor in output stage and arranged in cmos semiconductor integrated circuit |
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|---|---|---|---|
| JP1296567A JPH03156967A (ja) | 1989-11-15 | 1989-11-15 | 出力回路 |
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|---|---|
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| JP (1) | JPH03156967A (ja) |
| KR (1) | KR940007978B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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- 1990-11-14 US US07/612,458 patent/US5066874A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN101903690A (zh) * | 2007-12-17 | 2010-12-01 | 奥依列斯工业株式会社 | 球形环密封件及其制造方法 |
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| DE69025567D1 (de) | 1996-04-04 |
| EP0432472A2 (en) | 1991-06-19 |
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