JPH0677810A - 出力回路 - Google Patents
出力回路Info
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- JPH0677810A JPH0677810A JP4228181A JP22818192A JPH0677810A JP H0677810 A JPH0677810 A JP H0677810A JP 4228181 A JP4228181 A JP 4228181A JP 22818192 A JP22818192 A JP 22818192A JP H0677810 A JPH0677810 A JP H0677810A
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- circuit
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Abstract
(57)【要約】
【目的】エミッタフォロワトランジスタとエミッタ負荷
としてのプルダウントランジスタとを備える出力回路に
おいて、出力信号がハイレベルからロウレベルに遷移す
る時のスイッチングスピードを、消費電力を増加させる
ことなしに、高速にする。 【構成】エミッタフォロワトランジスタＱ4 のエミッタ
負荷としてプルダウントランジスタＱ5 を設ける。プル
ダウントランジスタＱ5 のコレクタ電極（出力端子６）
とエミッタ電極（低位電源端子９）との間に、ＰＭＯＳ
トランジスタＰ1とＮＭＯＳトランジスタＮ1 とを直列
接続した駆動回路３を設ける。エミッタフォロワトラン
ジスタＱ4 のベース電極と、ＰＭＯＳトランジスタＰ1
のゲート電極に位相反転回路１からの信号を入力する。
出力信号Ｖo がハイレベルからロウレベルに変化する
時、ＰＭＯＳトランジスタＰ1 が導通してプルダウント
ランジスタＱ5 を導通させ、負荷容量ＣL の電荷を急速
に放電させる。
としてのプルダウントランジスタとを備える出力回路に
おいて、出力信号がハイレベルからロウレベルに遷移す
る時のスイッチングスピードを、消費電力を増加させる
ことなしに、高速にする。 【構成】エミッタフォロワトランジスタＱ4 のエミッタ
負荷としてプルダウントランジスタＱ5 を設ける。プル
ダウントランジスタＱ5 のコレクタ電極（出力端子６）
とエミッタ電極（低位電源端子９）との間に、ＰＭＯＳ
トランジスタＰ1とＮＭＯＳトランジスタＮ1 とを直列
接続した駆動回路３を設ける。エミッタフォロワトラン
ジスタＱ4 のベース電極と、ＰＭＯＳトランジスタＰ1
のゲート電極に位相反転回路１からの信号を入力する。
出力信号Ｖo がハイレベルからロウレベルに変化する
時、ＰＭＯＳトランジスタＰ1 が導通してプルダウント
ランジスタＱ5 を導通させ、負荷容量ＣL の電荷を急速
に放電させる。
Description
【０００１】
【産業上の利用分野】本発明は、論理回路の出力回路に
関し、特に、例えばＥＣＬやＮＴＬなどのような、高速
論理回路に適用されてその高速性を有効に発揮させうる
出力回路に関する。
関し、特に、例えばＥＣＬやＮＴＬなどのような、高速
論理回路に適用されてその高速性を有効に発揮させうる
出力回路に関する。
【０００２】
【従来の技術】この種の従来の出力回路について、図４
に示す、アクティブプルダウン回路付きの電流切換型イ
ンバータ回路を例にして説明する。図４を参照すると、
このインバータ回路では、差動形式の入力ゲートを構成
するトランジスタＱ1 のベース電極に接続されている入
力端子５に、トランジスタＱ2 のベース電極に接続され
ているリファレンス電位端子１１の電位（例えば、リフ
ァレンス電位ＶREF ＝−１．１Ｖが印加される）より低
いロウレベルの入力信号（例えば、信号電位Ｖi＝約−
１．４Ｖ）が入力されると、トランジスタＱ1 はオフ状
態となり、そのコレクタ電位は高位電源端子７の電位
（＝接地電位ＶCC）まで上昇する。その接地電位をエミ
ッタフォロワトランジスタＱ4 で、出力端子６に取り出
す。従って、出力端子６の電位Ｖo は、接地電位ＶCCよ
り出力エミッタフォロワトランジスタＱ4 の順方向ベー
ス・エミッタ間電圧ＶBEQ4だけ下った値となり、出力端
子６からはハイレベルが出力される。
に示す、アクティブプルダウン回路付きの電流切換型イ
ンバータ回路を例にして説明する。図４を参照すると、
このインバータ回路では、差動形式の入力ゲートを構成
するトランジスタＱ1 のベース電極に接続されている入
力端子５に、トランジスタＱ2 のベース電極に接続され
ているリファレンス電位端子１１の電位（例えば、リフ
ァレンス電位ＶREF ＝−１．１Ｖが印加される）より低
いロウレベルの入力信号（例えば、信号電位Ｖi＝約−
１．４Ｖ）が入力されると、トランジスタＱ1 はオフ状
態となり、そのコレクタ電位は高位電源端子７の電位
（＝接地電位ＶCC）まで上昇する。その接地電位をエミ
ッタフォロワトランジスタＱ4 で、出力端子６に取り出
す。従って、出力端子６の電位Ｖo は、接地電位ＶCCよ
り出力エミッタフォロワトランジスタＱ4 の順方向ベー
ス・エミッタ間電圧ＶBEQ4だけ下った値となり、出力端
子６からはハイレベルが出力される。
【０００３】一方、入力端子５の電位Ｖi がリファレン
ス電位ＶREF よりも高くなると、すなわち、ハイレベル
の入力信号が入力されると、差動入力ゲートのトランジ
スタＱ1 がオン状態になり、トランジスタＱ2 がオフ状
態になる。この結果、トランジスタＱ1 のコレクタ電位
は、接地電位から抵抗Ｒ1 と定電流源１３の電流Ｉによ
る電位降下を差し引いた電位（約−０．６Ｖ）となり、
出力端子６には、この電位からさらにＶBEQ4だけ下がっ
た電位、すなわちロウレベルが生じる。以上の説明よ
り、図４に示される回路は、入力端子５がロウレベルの
時は、出力端子６にはハイレベルが出力され、又、入力
端子５がハイレベルの時は、出力端子６にはロウレベル
が生じるインバータ回路となっていることがわかる。
ス電位ＶREF よりも高くなると、すなわち、ハイレベル
の入力信号が入力されると、差動入力ゲートのトランジ
スタＱ1 がオン状態になり、トランジスタＱ2 がオフ状
態になる。この結果、トランジスタＱ1 のコレクタ電位
は、接地電位から抵抗Ｒ1 と定電流源１３の電流Ｉによ
る電位降下を差し引いた電位（約−０．６Ｖ）となり、
出力端子６には、この電位からさらにＶBEQ4だけ下がっ
た電位、すなわちロウレベルが生じる。以上の説明よ
り、図４に示される回路は、入力端子５がロウレベルの
時は、出力端子６にはハイレベルが出力され、又、入力
端子５がハイレベルの時は、出力端子６にはロウレベル
が生じるインバータ回路となっていることがわかる。
【０００４】次に、アクティブプルダウン回路３０につ
いて説明する。エミッタフォロワトランジスタＱ4 のエ
ミッタ電極にプルダウントランジスタＱ5 のコレクタ電
極を接続し、このトランジスタＱ5 のエミッタ電極を低
位電源端子１０に接続する。プルダウントランジスタＱ
5 のベース電極は、抵抗Ｒ4 および容量素子ＣA を介し
て、低位電源端子１０および差動入力ゲートのトランジ
スタＱ2 のコレクタ電極に接続されている。又、高位電
源端子７とプルダウントランジスタＱ5 のベース電極と
の間には、トランジスタＱ7 が挿入されている。
いて説明する。エミッタフォロワトランジスタＱ4 のエ
ミッタ電極にプルダウントランジスタＱ5 のコレクタ電
極を接続し、このトランジスタＱ5 のエミッタ電極を低
位電源端子１０に接続する。プルダウントランジスタＱ
5 のベース電極は、抵抗Ｒ4 および容量素子ＣA を介し
て、低位電源端子１０および差動入力ゲートのトランジ
スタＱ2 のコレクタ電極に接続されている。又、高位電
源端子７とプルダウントランジスタＱ5 のベース電極と
の間には、トランジスタＱ7 が挿入されている。
【０００５】このアクティブプルダウン回路３０は以下
のように動作する。入力端子５の電位Ｖi をロウレベル
からハイレベルへ遷移させると、トランジスタＱ1 のコ
レクタ電位はハイレベルからロウレベルへ遷移し、出力
端子６はハイレベルからロウレベルへ遷移する。この
時、トランジスタＱ2 のコレクタ電位がロウレベルから
ハイレベルへ遷移するので、容量ＣA を通して、プルダ
ウントランジスタＱ5 のベース電極には過渡的に充電々
流が流れ、プルダウントランジスタＱ5 をオンさせる。
この為、出力端子６の負荷容量ＣL の放電が速くなる。
すなわち、アクティブプルダウン回路３０は、出力のハ
イレベルからロウレベルへの遷移時間を速くする回路で
ある。尚、トランジスタＱ7 のベース電極に接続される
基準電位端子１４には、通常、−１．６Ｖ程度の定電位
が印加され、抵抗Ｒ4 と共に、通常状態時におけるプル
ダウントランジスタＱ5 のベース電流を設定する。
のように動作する。入力端子５の電位Ｖi をロウレベル
からハイレベルへ遷移させると、トランジスタＱ1 のコ
レクタ電位はハイレベルからロウレベルへ遷移し、出力
端子６はハイレベルからロウレベルへ遷移する。この
時、トランジスタＱ2 のコレクタ電位がロウレベルから
ハイレベルへ遷移するので、容量ＣA を通して、プルダ
ウントランジスタＱ5 のベース電極には過渡的に充電々
流が流れ、プルダウントランジスタＱ5 をオンさせる。
この為、出力端子６の負荷容量ＣL の放電が速くなる。
すなわち、アクティブプルダウン回路３０は、出力のハ
イレベルからロウレベルへの遷移時間を速くする回路で
ある。尚、トランジスタＱ7 のベース電極に接続される
基準電位端子１４には、通常、−１．６Ｖ程度の定電位
が印加され、抵抗Ｒ4 と共に、通常状態時におけるプル
ダウントランジスタＱ5 のベース電流を設定する。
【０００６】
【発明が解決しようとする課題】上述した出力回路にお
けるアクティブプルダウン回路３０は、バイポーラトラ
ンジスタＱ4 ，Ｑ5 抵抗Ｒ4 ，容量ＣA と多くの素子を
必要とするのでゲート当りの占有面積が増加するほか、
トランジスタＱ7 の定常状態におけるエミッタ電流を設
定するため、そのベース電極（基準電位端子１４）に、
リファレンス電位ＶREF とは異なる電位の基準電源を接
続する必要がある。また、容量ＣA の容量値は出力の負
荷容量値ＣL の大きさに応じて最適化する必要がある。
これは、例えば２〜３ｐＦというような非常に大きい負
荷容量ＣL を高速で駆動するためには、容量ＣA として
は、例えば、０．２〜０．３ｐＦ程度の大きな容量値で
あることが望ましいが、この容量値のままで容量値のも
っと小さい負荷容量ＣL を駆動すると、プルダウントラ
ンジスタＱ5 のコレクタ吸込能力が大き過ぎるために、
出力のハイレベルからロウレベルへの遷移時のアンダシ
ュートが大きくなり、その結果、次段の論理回路が誤動
作したり、或いは、出力のロウレベルからハイレベルへ
の遷移時間が大きくなることがあるからである。また、
このようにプルダウントランジスタＱ5 のコレクタ吸込
能力が大きすぎると、負荷容量ＣL がすべて放電し終っ
た後でも、接地電位よりエミッタフォロワトランジスタ
Ｑ4 を通して、無駄な電流がプルダウントランジスタＱ
5 に流れ消費電流が大きくなってしまうという不都合な
ことも起る。
けるアクティブプルダウン回路３０は、バイポーラトラ
ンジスタＱ4 ，Ｑ5 抵抗Ｒ4 ，容量ＣA と多くの素子を
必要とするのでゲート当りの占有面積が増加するほか、
トランジスタＱ7 の定常状態におけるエミッタ電流を設
定するため、そのベース電極（基準電位端子１４）に、
リファレンス電位ＶREF とは異なる電位の基準電源を接
続する必要がある。また、容量ＣA の容量値は出力の負
荷容量値ＣL の大きさに応じて最適化する必要がある。
これは、例えば２〜３ｐＦというような非常に大きい負
荷容量ＣL を高速で駆動するためには、容量ＣA として
は、例えば、０．２〜０．３ｐＦ程度の大きな容量値で
あることが望ましいが、この容量値のままで容量値のも
っと小さい負荷容量ＣL を駆動すると、プルダウントラ
ンジスタＱ5 のコレクタ吸込能力が大き過ぎるために、
出力のハイレベルからロウレベルへの遷移時のアンダシ
ュートが大きくなり、その結果、次段の論理回路が誤動
作したり、或いは、出力のロウレベルからハイレベルへ
の遷移時間が大きくなることがあるからである。また、
このようにプルダウントランジスタＱ5 のコレクタ吸込
能力が大きすぎると、負荷容量ＣL がすべて放電し終っ
た後でも、接地電位よりエミッタフォロワトランジスタ
Ｑ4 を通して、無駄な電流がプルダウントランジスタＱ
5 に流れ消費電流が大きくなってしまうという不都合な
ことも起る。
【０００７】本発明は、上述のような従来の出力回路の
問題点に鑑みてなされたものであって、従来の出力回路
に較べて回路構成が簡単で、しかも高速性と低消費電力
性とを兼ね備えた出力回路を提供することを目的とす
る。
問題点に鑑みてなされたものであって、従来の出力回路
に較べて回路構成が簡単で、しかも高速性と低消費電力
性とを兼ね備えた出力回路を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】本発明の出力回路は、コ
レクタ電極が高位電源端子に接続されベース電極が信号
入力端子に接続されたＮＰＮ型の第１のバイポーラトラ
ンジスタと、エミッタ電極が低位電源端子に接続された
ＮＰＮ型の第２のバイポーラトランジスタとが、出力端
子を介してトーテムポール接続されてなる出力段と、ソ
ース電極が前記出力端子に接続されドレイン電極が前記
第２のバイポーラトランジスタのベース電極に接続され
ゲート電極が前記信号入力端子に接続されたＰチャンネ
ル型の第１のＭＯＳ電界効果トランジスタと、ソース電
極が前記低位電源端子に接続され、トレイン電極が前記
第２のバイポーラトランジスタのベース電極に接続され
ゲート電極が前記出力端子に接続されたＮチャンネル型
の第２のＭＯＳ電界効果トランジスタとからなる駆動回
路と、を含むことを特徴としている。
レクタ電極が高位電源端子に接続されベース電極が信号
入力端子に接続されたＮＰＮ型の第１のバイポーラトラ
ンジスタと、エミッタ電極が低位電源端子に接続された
ＮＰＮ型の第２のバイポーラトランジスタとが、出力端
子を介してトーテムポール接続されてなる出力段と、ソ
ース電極が前記出力端子に接続されドレイン電極が前記
第２のバイポーラトランジスタのベース電極に接続され
ゲート電極が前記信号入力端子に接続されたＰチャンネ
ル型の第１のＭＯＳ電界効果トランジスタと、ソース電
極が前記低位電源端子に接続され、トレイン電極が前記
第２のバイポーラトランジスタのベース電極に接続され
ゲート電極が前記出力端子に接続されたＮチャンネル型
の第２のＭＯＳ電界効果トランジスタとからなる駆動回
路と、を含むことを特徴としている。
【０００９】
【作用】本発明の出力回路では、外部から入力される入
力信号によってエミッタフォロワ回路を駆動する一方、
そのエミッタフォロワ回路のエミッタ負荷をプルダウン
トランジスタによって構成するとともに、上述の入力信
号ＮＭＯＳトランジスタまたは抵抗とＰＭＯＳトランジ
スタとで構成した駆動回路に入力し、その駆動回路の出
力エミッタフォロワ回路のエミッタ負荷としてのプルダ
ウントランジスタを駆動させる。この構成によれば、入
力の論理信号がハイレベルからロウレベルに切り換わっ
てエミッタフォロワトランジスタが導通から非導通にな
る時、エミッタ負荷のプルダウントランジスタが導通し
て負荷容量の電荷を急速放電する。一方、定常時には、
エミッタフォロワ回路に電流が流れない。
力信号によってエミッタフォロワ回路を駆動する一方、
そのエミッタフォロワ回路のエミッタ負荷をプルダウン
トランジスタによって構成するとともに、上述の入力信
号ＮＭＯＳトランジスタまたは抵抗とＰＭＯＳトランジ
スタとで構成した駆動回路に入力し、その駆動回路の出
力エミッタフォロワ回路のエミッタ負荷としてのプルダ
ウントランジスタを駆動させる。この構成によれば、入
力の論理信号がハイレベルからロウレベルに切り換わっ
てエミッタフォロワトランジスタが導通から非導通にな
る時、エミッタ負荷のプルダウントランジスタが導通し
て負荷容量の電荷を急速放電する。一方、定常時には、
エミッタフォロワ回路に電流が流れない。
【００１０】
【実施例】次に、本発明の好適な実施例について、図面
を参照して説明する。図１は、本発明の第１の実施例の
回路図である。図１を参照すると、本実施例は、位相反
転回路１を含むカレントスイッチ回路と出力回路とから
なっている。出力回路は、位相反転回路１の出力によっ
て駆動されるエミッタフォロワ回路２と、位相反転回路
１の反転出力を入力とするＭＯＳ型駆動回路３と、この
駆動回路３の出力によって駆動されるプルダウン回路４
とから構成される。
を参照して説明する。図１は、本発明の第１の実施例の
回路図である。図１を参照すると、本実施例は、位相反
転回路１を含むカレントスイッチ回路と出力回路とから
なっている。出力回路は、位相反転回路１の出力によっ
て駆動されるエミッタフォロワ回路２と、位相反転回路
１の反転出力を入力とするＭＯＳ型駆動回路３と、この
駆動回路３の出力によって駆動されるプルダウン回路４
とから構成される。
【００１１】位相反転回路１を含むカレントスイッチ回
路は、バイポーラトランジスタＱ１，このバイポーラト
ランジスタＱ１のコレクタ電極と高位電源端子（電位Ｖ
CC）７との間に直列に接続された抵抗Ｒ１，バイポーラ
トランジスタＱ１のエミッタ電極と低位電源端子（電位
ＶE1）８との間に設けられたカレントソース用のバイポ
ーラトランジスタＱ３，このバイポーラトランジスタＱ
３のエミッタ電極に直列に接続された抵抗Ｒ３およびカ
レントスイッチ回路のリファレンス電位ＶREFを設定す
るバイポーラトランジスタＱ２から形成される。
路は、バイポーラトランジスタＱ１，このバイポーラト
ランジスタＱ１のコレクタ電極と高位電源端子（電位Ｖ
CC）７との間に直列に接続された抵抗Ｒ１，バイポーラ
トランジスタＱ１のエミッタ電極と低位電源端子（電位
ＶE1）８との間に設けられたカレントソース用のバイポ
ーラトランジスタＱ３，このバイポーラトランジスタＱ
３のエミッタ電極に直列に接続された抵抗Ｒ３およびカ
レントスイッチ回路のリファレンス電位ＶREFを設定す
るバイポーラトランジスタＱ２から形成される。
【００１２】エミッタフォロワ回路２は、エミッタフォ
ロワトランジスタＱ４によって形成される。このエミッ
タフォロワトランジスタＱ４のエミッタ電極は、後述す
るプルダウントランジスタＱ５を介して、低位電源端子
（電位ＶE2）９に接続さるとともに、出力配線の分布容
量および次段の論理回路（図示せず）の入力容量などに
よって等価的に生じる負荷容量ＣL に接続される。
ロワトランジスタＱ４によって形成される。このエミッ
タフォロワトランジスタＱ４のエミッタ電極は、後述す
るプルダウントランジスタＱ５を介して、低位電源端子
（電位ＶE2）９に接続さるとともに、出力配線の分布容
量および次段の論理回路（図示せず）の入力容量などに
よって等価的に生じる負荷容量ＣL に接続される。
【００１３】プルダウン回路４は、プルダウントランジ
スタＱ５によって構成される。このプルダウントランジ
スタＱ５は、エミッタフォロワ回路２のエミッタ負荷で
あり、前述のＭＯＳ型駆動回路３の出力により駆動され
る。
スタＱ５によって構成される。このプルダウントランジ
スタＱ５は、エミッタフォロワ回路２のエミッタ負荷で
あり、前述のＭＯＳ型駆動回路３の出力により駆動され
る。
【００１４】ＭＯＳ型駆動回路３は、ＰＭＯＳトランジ
スタＰ1 とＮＭＯＳトランジスタＮ1 とから構成され
る。ＰＭＯＳトランジスタＰ1 は、ゲート電極が位相反
転回路１の出力端に接続され、ソース電極およびドレイ
ン電極がそれぞれ、プルダウントランジスタＱ5 のコレ
クタ電極およびベース電極に接続されている。このＰＭ
ＯＳトランジスタＰ1 は、プルダウントランジスタＱ5
を駆動するためのベース電流を供給する。一方、ＮＭＯ
ＳトランジスタＮ1 は、ドレイン電極およびソース電極
がそれぞれ、プルダウントランジスタＱ5 のベース電極
および低位電源端子９に接続され、ゲート電極が出力端
子（電位Ｖo ）６に接続される。このＮＭＯＳトランジ
スタＮ1 は、プルダウントランジスタＱ5 のベース残留
電荷の放電経路を形成する。尚、このＮＭＯＳトランジ
スタＮ1 は、後述するように、抵抗で置き換えることも
できる。ここで、本実施例における高位電源端子７の電
位ＶCCは接地電位とし、回路の低位電源端子８，９の電
位ＶE1，ＶE2はそれぞれ、所定の負の電源電位（例え
ば、ＶE1＝５．２Ｖ，ＶE2＝−４．０Ｖ）とする。ま
た、リファレンス電位ＶREF は、例えば、−１．７Ｖと
する。更に、ディジタル入力信号Ｖi は、例えば、その
ハイレベルが−０．８Ｖであり、ロウレベルが−１．４
Ｖとされるような小振幅信号である。
スタＰ1 とＮＭＯＳトランジスタＮ1 とから構成され
る。ＰＭＯＳトランジスタＰ1 は、ゲート電極が位相反
転回路１の出力端に接続され、ソース電極およびドレイ
ン電極がそれぞれ、プルダウントランジスタＱ5 のコレ
クタ電極およびベース電極に接続されている。このＰＭ
ＯＳトランジスタＰ1 は、プルダウントランジスタＱ5
を駆動するためのベース電流を供給する。一方、ＮＭＯ
ＳトランジスタＮ1 は、ドレイン電極およびソース電極
がそれぞれ、プルダウントランジスタＱ5 のベース電極
および低位電源端子９に接続され、ゲート電極が出力端
子（電位Ｖo ）６に接続される。このＮＭＯＳトランジ
スタＮ1 は、プルダウントランジスタＱ5 のベース残留
電荷の放電経路を形成する。尚、このＮＭＯＳトランジ
スタＮ1 は、後述するように、抵抗で置き換えることも
できる。ここで、本実施例における高位電源端子７の電
位ＶCCは接地電位とし、回路の低位電源端子８，９の電
位ＶE1，ＶE2はそれぞれ、所定の負の電源電位（例え
ば、ＶE1＝５．２Ｖ，ＶE2＝−４．０Ｖ）とする。ま
た、リファレンス電位ＶREF は、例えば、−１．７Ｖと
する。更に、ディジタル入力信号Ｖi は、例えば、その
ハイレベルが−０．８Ｖであり、ロウレベルが−１．４
Ｖとされるような小振幅信号である。
【００１５】以下に、本実施例の動作について説明す
る。入力端子５にロウレベルの入力信号Ｖi が加えられ
ると位相反転回路１のトランジスタＱ1 がオフ状態とな
ってトランジスタＱ1 のコレクタ電位はハイレベルの接
地電位になる。そして、この電位がエミッタフォロワト
ランジスタＱ4 をオンさせ、負荷容量ＣL を急速に充電
し、出力電位Ｖo がハイレベルとなる。尚、ハイレベル
の電圧はエミッタフォロワトランジスタＱ4 のベース・
エミッタ間電圧ＶBEQ4（＝約０．８Ｖ）だけ接地電位Ｖ
CCより低い値、すなわち、Ｖo ＝−０．８Ｖとなる。
る。入力端子５にロウレベルの入力信号Ｖi が加えられ
ると位相反転回路１のトランジスタＱ1 がオフ状態とな
ってトランジスタＱ1 のコレクタ電位はハイレベルの接
地電位になる。そして、この電位がエミッタフォロワト
ランジスタＱ4 をオンさせ、負荷容量ＣL を急速に充電
し、出力電位Ｖo がハイレベルとなる。尚、ハイレベル
の電圧はエミッタフォロワトランジスタＱ4 のベース・
エミッタ間電圧ＶBEQ4（＝約０．８Ｖ）だけ接地電位Ｖ
CCより低い値、すなわち、Ｖo ＝−０．８Ｖとなる。
【００１６】一方、位相反転回路１のトランジスタＱ1
の出力は、ＰＭＯＳトランジスタＰ1 のゲート電極にも
接続されている。従って、ＰＭＯＳトランジスタＰ1 の
しきい値を、例えば、−０．５Ｖに設定しておけば、こ
のＰＭＯＳトランジスタＰ1は、ゲート入力電位がハイ
レベル（接地電位）であるので、オフ状態となる。ま
た、ＮＭＯＳトランジスタＮ1 は、出力電位Ｖo がハイ
レベルであるので、オン状態となる。従って、プルダウ
ントランジスタＱ5 は、ベース残留電荷がＮＭＯＳトラ
ンジスタＮ1 によって放電され、オフ状態にある。
の出力は、ＰＭＯＳトランジスタＰ1 のゲート電極にも
接続されている。従って、ＰＭＯＳトランジスタＰ1 の
しきい値を、例えば、−０．５Ｖに設定しておけば、こ
のＰＭＯＳトランジスタＰ1は、ゲート入力電位がハイ
レベル（接地電位）であるので、オフ状態となる。ま
た、ＮＭＯＳトランジスタＮ1 は、出力電位Ｖo がハイ
レベルであるので、オン状態となる。従って、プルダウ
ントランジスタＱ5 は、ベース残留電荷がＮＭＯＳトラ
ンジスタＮ1 によって放電され、オフ状態にある。
【００１７】一方、ＰＭＯＳトランジスタＰ1 のゲート
電極にもこのロウレベル電位が印加されるので、このＰ
ＭＯＳトランジスタＰ1 はオン状態になり、プルダウン
トランジスタＱ5 のベース電極を充電する。その結果、
プルダウントランジスタＱ5がオン状態になり急速に負
荷容量ＣL の電荷を放電するので、出力端子Ｖo の電位
はロウレベルになる。尚、出力のロウレベルの電位は、
低位電源電位ＶE2（＝−４．０Ｖ）よりプルダウントラ
ンジスタＱ5 のベース・エミッタ間電圧ＶBEQ5＝０．８
Ｖの分だけ高い値、すなわち、−３．２Ｖになる。この
ように、本実施例では、出力電位が立ち下げられるとき
の遅延時間が大幅に短縮される。しかも、定常時にはエ
ミッタフォロワ回路に電流が流れないので高速性に加え
て消費電力も小さい。
電極にもこのロウレベル電位が印加されるので、このＰ
ＭＯＳトランジスタＰ1 はオン状態になり、プルダウン
トランジスタＱ5 のベース電極を充電する。その結果、
プルダウントランジスタＱ5がオン状態になり急速に負
荷容量ＣL の電荷を放電するので、出力端子Ｖo の電位
はロウレベルになる。尚、出力のロウレベルの電位は、
低位電源電位ＶE2（＝−４．０Ｖ）よりプルダウントラ
ンジスタＱ5 のベース・エミッタ間電圧ＶBEQ5＝０．８
Ｖの分だけ高い値、すなわち、−３．２Ｖになる。この
ように、本実施例では、出力電位が立ち下げられるとき
の遅延時間が大幅に短縮される。しかも、定常時にはエ
ミッタフォロワ回路に電流が流れないので高速性に加え
て消費電力も小さい。
【００１８】図２は、本発明の出力回路をＢｉＣＭＯＳ
スタティック型メモリのワード線を充放電する回路に用
いた第２の実施例を示す回路図である。図２を参照する
と、本実施例では、出力回路の出力端子が抵抗負荷型の
メモリセル２５のワード線２２に接続されている。本実
施例は、カレントスイッチ回路の電流源を、図１に示さ
れる回路とは違って、バイポーラトランジスタではなく
ＮＭＯＳトランジスタＮ2 で構成し、素子面積の縮小を
図った構成となっている。また、プルダウントランジス
タＱ5 のベース残留電荷引き抜き用の素子を、ＮＭＯＳ
トランジスタではなく、抵抗ＲP に換え、回路の簡略化
を図っている。カレントスイッチ回路は、トランジスタ
Ｑ1 ，Ｑ11，Ｑ2 からなるＮＯＲゲートであり、入力端
子２３，２４には、周知のスタティックＲＡＭと同様
に、アドレスデコーダ回路（図示せず）からの信号が入
力される。
スタティック型メモリのワード線を充放電する回路に用
いた第２の実施例を示す回路図である。図２を参照する
と、本実施例では、出力回路の出力端子が抵抗負荷型の
メモリセル２５のワード線２２に接続されている。本実
施例は、カレントスイッチ回路の電流源を、図１に示さ
れる回路とは違って、バイポーラトランジスタではなく
ＮＭＯＳトランジスタＮ2 で構成し、素子面積の縮小を
図った構成となっている。また、プルダウントランジス
タＱ5 のベース残留電荷引き抜き用の素子を、ＮＭＯＳ
トランジスタではなく、抵抗ＲP に換え、回路の簡略化
を図っている。カレントスイッチ回路は、トランジスタ
Ｑ1 ，Ｑ11，Ｑ2 からなるＮＯＲゲートであり、入力端
子２３，２４には、周知のスタティックＲＡＭと同様
に、アドレスデコーダ回路（図示せず）からの信号が入
力される。
【００１９】次に、本発明の第３の実施例について説明
する。図３は、本発明の出力回路をＮＴＬに用いた、第
３の実施例の回路図である。本実施例は、第１の実施例
に比べて、より低電源電圧での動作が可能であり、信号
振幅が小さく高速性を有している。図３を参照すると、
本実施例は第１の実施例とは違って、低レベル側の電源
電位が、第１の実施例ではＶE1とＶE2の２種類であった
のに対して、ＶE1だけの１種類になっている。本実施例
は、トランジスタＱ6 とコレクタ負荷抵抗Ｒ5とエミッ
タバイアス抵抗Ｒ6 とからなるエミッタ接地型位相反転
回路と、エミッタフォロワトランジスタＱ4 と、プルダ
ウントランジスタＱ5 と、ＰＭＯＳトランジスタＰ1 と
ＮＭＯＳトランジスタＮ1 とからなり位相反転回路の出
力をうけプルダウントランジスタＱ5 を駆動する駆動回
路３とを有している。入力信号Ｖi に対しては、第１の
実施例とほぼ同様に動作する。ここで、回路の高位電源
電位ＶCCは接地電位とされ、回路の低位電源電位ＶE1は
所定の負の電源電位（例えば、ＶE1＝−２．０Ｖ）とさ
れる。入出力電位としては、例えば、ハイレベルが−
０．８Ｖであり、ロウレベルが−１．２Ｖであるような
小振幅（４００ｍＶ）で高速性を達成できる。また、消
費電力も第１の実施例における消費電力の約１／３〜１
／５程度にまで少くすることができる。
する。図３は、本発明の出力回路をＮＴＬに用いた、第
３の実施例の回路図である。本実施例は、第１の実施例
に比べて、より低電源電圧での動作が可能であり、信号
振幅が小さく高速性を有している。図３を参照すると、
本実施例は第１の実施例とは違って、低レベル側の電源
電位が、第１の実施例ではＶE1とＶE2の２種類であった
のに対して、ＶE1だけの１種類になっている。本実施例
は、トランジスタＱ6 とコレクタ負荷抵抗Ｒ5とエミッ
タバイアス抵抗Ｒ6 とからなるエミッタ接地型位相反転
回路と、エミッタフォロワトランジスタＱ4 と、プルダ
ウントランジスタＱ5 と、ＰＭＯＳトランジスタＰ1 と
ＮＭＯＳトランジスタＮ1 とからなり位相反転回路の出
力をうけプルダウントランジスタＱ5 を駆動する駆動回
路３とを有している。入力信号Ｖi に対しては、第１の
実施例とほぼ同様に動作する。ここで、回路の高位電源
電位ＶCCは接地電位とされ、回路の低位電源電位ＶE1は
所定の負の電源電位（例えば、ＶE1＝−２．０Ｖ）とさ
れる。入出力電位としては、例えば、ハイレベルが−
０．８Ｖであり、ロウレベルが−１．２Ｖであるような
小振幅（４００ｍＶ）で高速性を達成できる。また、消
費電力も第１の実施例における消費電力の約１／３〜１
／５程度にまで少くすることができる。
【００２０】
【発明の効果】以上説明したように、本発明の出力回路
は、エミッタフォロワトランジスタのエミッタ負荷とし
て、プルダウントランジスタを備え、更に、このプルダ
ウントランジスタを駆動するために、ＮＭＯＳトランジ
スタまたは抵抗とＰＭＯＳトランジスタとの直列回路か
らなる駆動回路を有している。そして、入力信号でエミ
ッタフォロワトランジスタを駆動すると共に駆動回路を
駆動するように構成されている。
は、エミッタフォロワトランジスタのエミッタ負荷とし
て、プルダウントランジスタを備え、更に、このプルダ
ウントランジスタを駆動するために、ＮＭＯＳトランジ
スタまたは抵抗とＰＭＯＳトランジスタとの直列回路か
らなる駆動回路を有している。そして、入力信号でエミ
ッタフォロワトランジスタを駆動すると共に駆動回路を
駆動するように構成されている。
【００２１】これにより本発明によれば、定常状態での
プルダウントランジスタの電流を小さく抑え、一方、出
力信号がハイレベルからロウレベルに立ち下る過渡時に
は、その電流を大きくすることによって、高速に動作し
しかも消費電力の小さい出力回路を実現することができ
る。本発明の出力回路を、例えば、大規模なメモリのワ
ード線駆動回路などのように、特に重い負荷を駆動しな
ければならない用途に用いると、その効果は顕著であ
る。
プルダウントランジスタの電流を小さく抑え、一方、出
力信号がハイレベルからロウレベルに立ち下る過渡時に
は、その電流を大きくすることによって、高速に動作し
しかも消費電力の小さい出力回路を実現することができ
る。本発明の出力回路を、例えば、大規模なメモリのワ
ード線駆動回路などのように、特に重い負荷を駆動しな
ければならない用途に用いると、その効果は顕著であ
る。
【図１】本発明の第１の実施例の回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】本発明の第３の実施例の回路図である。
【図４】従来のアクティブプルダウン回路付の出力回路
を用いた電流切換型インバータ回路の回路図である。
を用いた電流切換型インバータ回路の回路図である。
１ 位相反転回路 ２ エミッタフォロワ回路 ３ 駆動回路 ４ プルダウン回路 ５，２３，２４ 入力端子 ６ 出力端子 ７ 高位電源端子 ８，９，１０ 低位電源端子 １１ リファレンス電位端子 １２ カレントソース電位端子 １３ 電流源 １４ 基準電位端子 ２２ ワード線 ２５ メモリセル ３０ アクティブプルダウン回路
Claims (2)
- 【請求項１】 コレクタ電極が高位電源端子に接続され
ベース電極が信号入力端子に接続されたＮＰＮ型の第１
のバイポーラトランジスタと、エミッタ電極が低位電源
端子に接続されたＮＰＮ型の第２のバイポーラトランジ
スタとが、出力端子を介してトーテムポール接続されて
なる出力段と、 ソース電極が前記出力端子に接続されドレイン電極が前
記第２のバイポーラトランジスタのベース電極に接続さ
れゲート電極が前記信号入力端子に接続されたＰチャン
ネル型の第１のＭＯＳ電界効果トランジスタと、ソース
電極が前記低位電源端子に接続され、トレイン電極が前
記第２のバイポーラトランジスタのベース電極に接続さ
れゲート電極が前記出力端子に接続されたＮチャンネル
型の第２のＭＯＳ電界効果トランジスタとからなる駆動
回路と、を含むことを特徴とする出力回路。 - 【請求項２】 請求項１記載の出力回路において、 前記駆動回路が、前記第２のＭＯＳ電界効果トランジス
タに換えて、前記第２のバイポーラトランジスタのベー
ス電極と前記低位電源端子との間に接続された抵抗をも
って構成されていることを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4228181A JPH0677810A (ja) | 1992-08-27 | 1992-08-27 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4228181A JPH0677810A (ja) | 1992-08-27 | 1992-08-27 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677810A true JPH0677810A (ja) | 1994-03-18 |
Family
ID=16872485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4228181A Pending JPH0677810A (ja) | 1992-08-27 | 1992-08-27 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677810A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011044780A (ja) * | 2009-08-19 | 2011-03-03 | Advantest Corp | ドライバ回路およびそれを用いた試験装置 |
-
1992
- 1992-08-27 JP JP4228181A patent/JPH0677810A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011044780A (ja) * | 2009-08-19 | 2011-03-03 | Advantest Corp | ドライバ回路およびそれを用いた試験装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990907 |