JP2865256B2

JP2865256B2 - バイポーラ・ｍｏｓ論理回路

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Publication number: JP2865256B2
Application number: JP1050540A
Authority: JP
Inventors: 将弘岩村; 昭井出
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-03-02
Filing date: 1989-03-02
Publication date: 1999-03-08
Anticipated expiration: 2014-03-08
Also published as: US5057713A; JPH02228813A; KR0133938B1

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、バイポーラトランジスタおよびMOS電界効
果トランジスタを組合せたバイポーラ・MOS論理回路に
係り、特に、低電圧動作に適したバイポーラ・CMOS（相
補型MOS）スタテック論理回路およびダイナミック論理
回路ならびに半導体集積回路に関する。

［従来の技術］バイポーラトランジスタとCMOSトランジスタとを用い
たいわゆるBi−CMOS論理回路は米国特許第4,558,234
号、同第4,616,146号，同第4,638,186号、同第4,769,56
1号他に公知である。

第９図（Ａ）に、上記米国特許第4,769,561号には開
示されたBi−CMOS論理回路を示す。この回路は低入力容
量−高出力ドライブ能力、低消費電力で高速という利点
を持つため、高性能が要求される論理集積回路（LSI）
やメモリLSIに多用されている。しかしながら、この回
路は5V近傍の電源電圧では上記の利点が発揮できるが、
3V近傍の電源電圧では高速性の利点が急激に失われると
いう問題を有する。電源電圧低下に伴う高速性の劣化
は、第９図（Ｂ）に示すように、特に、出力信号の立下
り遅延の増大が顕著となることによる。第９図（Ｃ）は
立下り遅延時間の電源電圧依存性を示しており、同図
中、実線はCMOS論理回路、破線はBi−CMOS論理回路の電
源電圧依存性を示している。図から明らかなように、従
来のBi−CMOS論理回路は電源電圧が3.5V近傍以下になる
と急激な遅延時間の増大を招き、3V近傍の電源電圧で高
速ロジックとしての有用性が失われてしまう。

速度劣化の主要因は電源電圧の低下に伴う入力信号振
幅の減少、Bi−CMOS回路特有のベースエミッタ間電圧V
_BEによるＮチャンネルMOSトランジスタ（以下NMOSと略
称する）905のソース電位の上昇、NMOS905のソース、ド
レイン間電圧V_DSの減少などにより、NPNトランジスタ90
2のベース電流が急激に減少するためである。

第10図に、上記米国特許第4,558,234号に開示された
回路を示す。この回路は出力のプルアップ用にNPNトラ
ンジスタ（以下NPN）1001、プルダウン用にNMOS1002を
用いたものである。この回路はプルダウントランジスタ
にNPNを使用してないため、3V近傍の電源電圧でも急激
な速度の劣化は見られない。しかしながら、プルダウン
トランジスタにNMOSを用いているため、大きな容量の負
荷を駆動する場合、出力の立下り遅延時間が大きくな
る。NMOSのコンダクタンスを大きくして駆動能力を高め
ようとするとゲート容量が大きくなり、前段の回路の速
度を劣化させる。また、自分自身のドレイン接合容量の
ため実効的な負荷が増大するという欠点がある。

第11図に、米国特許第4,638,186号に開示された、Bi
−CMOS論理回路の立下り遅延を小さくすることを主眼と
した回路を示す。この回路はNMOS1107が付加されている
ことを除いて、第９図の回路と同一であり、インバータ
回路として動作するものである。NMOS1107のドレインは
入力端子1111に、ゲートは出力端子1120に、ソースはNP
N1102のベースに接続されている。今、入力が“0"から
“1"に変化する場合を考えると、出力1120は最初“1"で
あり、NMOS1107はオンしている。したがって、入力から
NMOS1107を通ってNPN1102にベース電流が流れ、NPN1102
をオンさせる。このベース電流はNMOS1105からの電流と
加算されるため、NPN1102のベース電流が大きくなり、
出力の立下り遅延を減少させる効果がある。しかしなが
ら、この回路は入力端子1111からNPN1102にベース電流
を流し込むため、入力インピーダンスが低いという欠点
があり、前段の駆動回路から見た負荷が増えるという欠
点がある。また、NMOS1107のゲートは出力端子1120に接
続されているため出力の立下りと共に急激にドレイン電
流が低下し、期待している程の効果は発揮されない。

第12図（Ａ）に、特開昭61,84112号に開示されたプル
ダウン用NPNトランジスタのスイッチング速度を速める
ための回路を示す。この回路はPMOSQ₃でNPNQ₁を駆動
し、NMOSQ₄とQ₅でプルダウントランジスタQ₂を駆動する
ものである。NMOSQ₄とQ₅は電源V_HとNPNQ₂のベースとの
間に直列接続され、Q₄のゲートは入力信号INに、Q₅のゲ
ートは出力信号OUTに接続されている。

この回路の欠点の１つは、Q₁のベース電荷を放電する
手段がないため、出力OUTの立下り時に本来オフである
べきQ₁に第12図（Ｂ）のI_C1で示す波形のハッチング部
に不正コレクタ電流が流れるため、出力の立下り速度が
劣化するとともに消費電力が増大することである。

他の欠点はNMOSQ₅のゲートが出力OUTに接続されてい
るため、出力の“0"レベルV_OLがV_OL＝V_L＋V_BE（Q₂）＋V
_TH（Q₅）まで下がると、Q₅，Q₂がオフする。したがっ
て、第12図（Ｂ）の波形OUTで示したように、出力が
“0"まで十分下がらず、論理回路としての必要なレベル
を確保できないことである。

ところで、半導体デバイスの微細化に伴う素子耐圧の
低下や、システムの高速、高集積化に伴う消費電力増加
の問題を解決するため、LSIの電流電圧の低電圧化は避
けられない情勢になって来ており、低電源電圧下におい
ても従来と同様な高性能を発揮できるBi−CMOS論理回路
が切望されている。

［発明が解決しようとする課題］以上のように、従来のBi−CMOS論理回路では電源電圧
を3V近傍まで下げて行くとスイッチング速度の劣化が急
激に大きくなるため、次世代の高速論理回路としては使
用できなくなるという問題点がある。

本発明の目的は、低電源電圧に対しても高速動作を維
持できるバイポーラ・MOS論理回路および半導体集積回
路を提供することにある。

本発明による他の目的は、スタテイック論理回路、ダ
イナミック論理回路、ワイヤード論理回路等、種々の型
の論理回路を提供することにある。

［課題を解決するための手段］上記目的を達成するために、本発明によるバイポーラ
・MOS論理回路は、コレクタが電源に、エミッタが出力
に接続された第１のNPNトランジスタと、コレクタが上
記出力に、エミッタが基準電位に接続された第２のNPN
トランジスタと、入力が上記第１のNPNトランジスタの
エミッタまたはベースに接続される論理反転手段と、出
力が上記第１のNPNトランジスタのベースに接続され、
ゲートに入力信号が印加されるCMOS論理回路と、ソース
が電源に、ゲートが上記論理反転手段の出力に接続され
たＰチャンネルMOSトランジスタと、該ＰチャンネルMOS
トランジスタのドレインと上記第２のNPNトランジスタ
のベースとの間に接続され、ゲートに入力信号が印加さ
れるNMOS論理回路とを具備するものである。望ましく
は、上記第２のNPNトランジスタのベースと基準電位と
の間に接続された電荷放電手段をさらに設ける。

また、上記CMOS論理回路および上記NMOS論理回路は、
好ましくは、いずれもｋ入力（ｋ≧１）の同一の論理機
能を有する論理回路である。

本発明によるバイポーラ・MOS論理回路は、他の見地
によれば、コレクタが電源に、エミッタが出力に接続さ
れた第１のNPNトランジスタと、コレクタが上記出力
に、エミッタが基準電位に接続された第２のNPNトラン
ジスタと、ｋ（ｋ≧１）個の入力信号に応じて、“0"レ
ベルまたは“1"レベルの出力を上記第１のNPNトランジ
スタのベースに供給するCMOS論理回路と、上記電源に接
続され、上記CMOS論理回路の出力が“1"レベルにあると
き導通し、“0"レベルにあるとき遮断される第１の電流
スイッチ手段と、該第１の電流スイッチ手段に直列接続
され、上記CMOS論理回路の出力が“1"レベルにあるとき
遮断され、“0"レベルにあるとき導通する第２の電流ス
イッチ手段とを具備し、該第２の電流スイッチ手段から
上記第２のNPNトランジスタにベース電流を供給するよ
うにしたものである。

上記各バイポーラ・MOS論理回路において、ソースが
上記出力に、ゲートが上記CMOS論理回路の出力に、ドレ
インが上記第２のNPNトランジスタのベースに接続され
たPMOSトランジスタをさらに具備してもよい。

上記バイポーラ・MOS論理回路を複数固有し、該複数
個の各出力を共通接続することにより、ワイヤード論理
機能を実現することもできる。このワイヤード論理機能
を実現したバイポーラ・MOS論理回路において、上記複
数の論理回路の少なくとも一つは、入力が上記論理反転
手段の出力に接続され、出力が上記論理反転手段の入力
に接続された他の論理反転手段をさらに具備してもよ
い。

本発明によるバイポーラ・MOS論理回路は、さらに他
の見地によれば、入力信号を受けるCMOS論理回路と、電
源と基準電位との間に直列接続された第１および第２の
NPNトランジスタからなり上記CMOS論理回路の出力を受
けて第１のNPNトランジスタのエミッタおよび第２のNPN
トランジスタのコレクタの接続点に出力を発生するバイ
ポーラトランジスタ回路と、該バイポーラトランジスタ
回路の出力が“1"レベルから“0"レベルに変化する過渡
状態においてのみ、上記電源から上記第２のNPNトラン
ジスタのベースへの電流経路を確立する手段とを具備し
たものである。

本発明による他のバイポーラ・MOS論理回路は、いわ
ゆるダイナミック論理回路であり、コレクタが出力バス
に、エミッタが基準電位に接続されたNPNトランジスタ
と、入力が上記NPNトランジスタのコレクタに接続され
た論理反転手段と、ソースが電源に、ゲートが上記論理
反転手段の出力に接続されたＰチャンネルMOSトランジ
スタと、該ＰチャンネルMOSトランジスタのドレインと
上記NPNトランジスタのベースとの間に接続され、ゲー
トに入力信号が印加されるｋ入力（ｋ≧１）のNMOS論理
回路と、上記NPNトランジスタのベースと基準電位との
間に接続された電荷放電手段とを具備するものである。
このバイポーラ・MOS論理回路において、入力が上記論
理反転手段の出力に接続され、出力が上記論理反転手段
の入力に接続された他の論理反転手段をさらに設けても
よい。また、上記ダイナミックバイポーラ・MOS論理回
路において、上記電荷放電手段は、ドレインが上記NPN
トランジスタのベースに、ゲートが上記NPNトランジス
タのコレクタに、ソースが基準電位に接続されたＮチャ
ンネルMOSトランジスタで構成することができる。

ダイナミック論理回路としての本発明のバイポーラ・
MOS論理回路は、他の見地によれば、コレクタが出力バ
スに、エミッタが基準電位に接続されたNPNトランジス
タと、チャネルの一端が電源に接続され、上記出力バス
が“1"レベルにあるときオンし、“0"レベルにあるとき
オフするMOSトランジスタと、チャネルの一端が上記MOS
トランジスタのチャネルの他端に接続され、ゲートに入
力信号が印加されるｋ入力（ｋ≧１）の同一導電型のMO
S論理回路とを具備し、該MOS論理回路のチャンネルの他
端が上記NPNトランジスタのベースに接続されたもので
ある。

本発明によるバイポーラ・CMOS半導体集積回路は、ｋ
（ｋ≧１）個の入力端子と、電源端子と、基準電位端子
と、出力端子とを有するものであって、コレクタが上記
電源端子に、エミッタが上記出力端子に接続された第１
のNPNトランジスタと、コレクタが上記出力端子に、エ
ミッタが上記基準電位端子に接続された第２のNPNトラ
ンジスタと、上記ｋ個の入力端子に接続され、出力が上
記第１のNPNトランジスタのベースに接続されたCMOS論
理回路と、上記出力端子の出力が“1"レベルから“0"レ
ベルに変化する過渡状態においてのみ、上記電源から上
記第２のNPNトランジスタのベースへの電流経路を確立
する手段とを具備したものである。

本発明によるバイポーラ・CMOS半導体集積回路は、他
の見地によれば、ｋ（ｋ≧１）個の入力端子と、電源端
子と、基準電位端子と、出力端子とを有するものであっ
て、上記ｋ個の入力端子に接続されたCMOS論理回路と、
上記電源端子と上記基準電位端子との間に直列接続され
た第１および第２のバイポーラトランジスタからなり、
上記CMOS論理回路の出力を受けて、両バイポーラトラン
ジスタの相互接続点に出力を発生するバイポーラトラン
ジスタ回路と、該バイポーラトランジスタ回路の出力
が、“1"レベルから“0"レベルに変化する過渡状態にお
いてのみ、上記電源から上記第２のバイポーラトランジ
スタのベースへの電流経路を確立する手段とを具備し、
上記電源端子に印加される電源電圧が３ボルト近傍まで
低下しても、上記出力端子の出力の立ち下がり特性に顕
著な劣化が現出しないことを特徴とするものである。

［作用］前述したように、バイポーラ・MOS論理回路、特に、B
i−CMOS論理回路を3V近傍の電源電圧で動作させること
を想定した場合、従来のBi−CMOS論理回路の立上り遅延
については大した問題はなく、立下り遅延が急激に劣化
する点に問題がある。したがって、本発明においては、
特に、低電源電圧下での立下り遅延時間の短縮化を図
る。

上記したBi−CMOS論理回路によると、第2NPNのベース
電流は、出力が“1"レベルから“0"レベルにスイッチす
る（すなわち立ち下がる）過渡期に、上記論理反転手段
によって予め低インピーダンスにされたPMOS（第１の電
流スイッチ手段）と、入力信号によってオン，オフ制御
されるNMOS論理回路（第２の電流スイッチ手段）とを通
って電源から供給されるので、第2NPNに十分なベース電
流を供給することができ、これにより、第2NPNを高速に
オンさせ、出力を高速に“0"レベルにスイッチすること
が可能になる。なお、前記PMOSは論理反転手段の作用に
より、出力が“0"レベルにスイッチする過渡期には低イ
ンピーダンスの状態を維持するが、上記十分なベース電
流を流した直後にオフにされるので、第2NPNのベース電
流の供給経路が遮断されることになり、消費電力が軽減
される。また、この特性により、複数のバイポーラ・MO
S論理回路の出力同士を直接接続してワイヤード論理機
能を実現することができる。

また、本発明は、出力を“0"レベルに変更させる機能
のみを有するいわゆるダイナミック論理回路にも適用し
て好適である。

［実施例］第１図（Ａ）に本発明の第１の実施例を示す。

同図において、101はコレクタおよびエミッタが夫々
電源130と出力端子120に接続された第１のNPN、102はコ
レクタおよびエミッタが夫々出力端子120および基準電
位に接続された第２のNPN、103はゲートに入力信号（11
0−１〜110−ｎ）が接続され、出力がNPN101のベースに
接続されるCMOS論理回路、104はゲートに入力信号が接
続され、チャネルの一端がPMOS106のドレインに接続さ
れ、他端が第２のNPN102のベースに接続されるNMOS論理
回路、105は入力が出力120に接続され、出力がPMOS106
のゲートに接続されたインバータ回路（論理反転手
段）、106はソースが電源130に接続されたPMOS、107は
第２のNPN102のベースと基準電位との間に接続されたベ
ース電荷の放電手段である。なお、インバータ105の入
力は、出力120でなく、NPN101のベースに接続してもよ
い。後続の実施例についても同様である。また、PMOS10
6をNMOSに変更し、そのゲートを直接出力120に接続する
こともできる。ただし、オン時の電圧降下が小さいとい
う特性上の理由からPMOSの方が好ましい。

以下、第１図（Ａ）の実施例の動作を説明する。ま
ず、CMOS論理回路103の出力が“0"から“1"レベルにス
イッチする場合の動作を説明する。

この動作は、CMOS論理回路103の出力が“0"から“1"
レベルへ変化したときに起こる。このとき、NMOS論理回
路104はオフするように構成されている。したがって、N
PN102はオフとなる。一方、NPN101のベース電位は“0"
から“1"レベルにスイッチするので、NPN101はオンにな
る。その結果、出力120は“0"から“1"レベルにスイッ
チする。これに応じて、インバータ105の出力は“1"か
ら“0"レベルにスイッチし、PMOS106はオンになり、低
インピーダンス状態になる。すなわち、そのドレイン電
圧は電源130の電位に等しくなる。このとき、NMOS論理
回路104は前述のようにオフになっているので、PMOS106
からNMOS論理104へは電流は流れない。

次に、入力信号が変化してCMOS論理回路103の出力が
“1"から“0"レベルにスイッチしたとすると、NPN101が
オフになる。一方、NMOS論理104がオンになり、低イン
ピーダンスのPMOS106とNMOS論理回路104を通して、電源
130からNPN102へベース電流が流れる。この結果、NPN10
2がオンし、出力120は“1"から“0"レベルにスイッチす
る。このスイッチングの過程では、PMOS106は依然とし
て低インピーダンス状態を維持しており、NPN102が出力
120を“0"レベルにスイッチするのに必要な十分な大き
さのベース電流を流し続ける。出力120が“0"レベルに
スイッチするとインバータ105の出力は“0"から“1"レ
ベルにスイッチし、PMOS106をオフさせる。その結果、
電源130からNPN102へのベース電流が遮断される。

このBi−CMOS論理回路は、電源130と第２のNPN102の
ベースとの間に接続されたPMOSスイッチ106とNMOS論理
回路104との直列接続体によりNPN102へベース電源を供
給するようになっているため、PMOS106およびNMOS論理
回路104にかかる電圧が大きい状態（電源電圧−V_BE）
で、PMOS106およびNMOS論理回路104を駆動できるため、
より大きなベース電流をNPN102に供給できる。また、PM
OS106は論理反転手段105の作用により、出力の“1"から
“0"レベルへのスイッチングの過程では低インピーダン
スを維持し続けるので、NPN102がスイッチングするのに
必要なベース電流を流し続けることができる。したがっ
て、電源電圧の低下に伴う急激な速度の劣化は従来に比
べて大幅に軽減される。

以下、第１図（Ａ）の実施例を更に具体化した実施例
について順次詳細に説明する。

第１図（Ｂ）および（Ｃ）に、本発明の第２の実施例
を示す。

同図（Ｂ）において、101,102,106は、夫々、同図
（Ａ）と同様に接続されたNPN,NPN,PMOSである。141
は、ドレインが電源130に、ゲートが入力信号140に接続
されたPMOS、142は、ドレインがPMOS141のドレインに、
ソースが基準電位に、ゲートが入力信号140に接続され
たNMOSである。本実施例では、PMOS141およびNMOS142が
CMOS論理回路103を構成している。また、145はドレイン
がPMOS106のドレイン106に、ソースがNPN102のベース
に、ゲートが入力信号140に接続されたNMOSであり、本
実施例ではNMOS論理回路104を構成している。158は、特
にこれに制限されるものではないが、ドレインが、NPN1
02のベースに、ゲートがNPN101のベースに、ソースが基
準電位に接続されたNMOSであり、NPN102のベース電荷の
放電手段107として機能する。157は、ソースが出力160
に、ドレインがNPN102のベースに、ゲートがNPN101のベ
ースに接続されたPMOSである。このPMOS157は、必須の
ものではなく、第１図（Ａ）に示していないが、出力16
0が“0"レベルにあるとき、出力のノイズ等を相殺し、
出力160を安定化させる効果を有する。また、出力160が
“1"から“0"レベルへスイッチする際に、NPN102へベー
ス電流を供給することにより、出力160の立下り時間の
短縮化にも寄与する。

第１図（Ｂ）の回路の機能は、同図（Ｃ）の論理シン
ボルで示したように、インバータであり、その動作は次
のようである。

いま、入力信号140が“1"レベルの状態から“0"レベ
ルにスイッチしたとする。このとき、PMOS141がオン
し、NMOS142がオフする。また、NMOS145もオフとなる。
したがって、NPN101のベースは“0"から“1"レベルにス
イッチする。この結果、PMOS157がオフになり、NPN102
もオフになる。また、NPN101のベースが“1"レベルにス
イッチしたことにより、NPN101がオンして、出力160は
“1"レベルにスイッチする。このときPMOS151とNMOS152
とからなるインバータ105の出力は“0"レベルにスイッ
チし、PMOS106をオンさせる。

次に、この状態から、入力信号140が“0"から“1"レ
ベルにスイッチした場合を考える。このとき、PMOS141
がオフし、NMOS142,145がオンする。したがって、NPN10
1のベースは“1"から“0"レベルにスイッチし、かつ、N
MOS158がオフし、PMOS157がオンになる。このとき、電
源130からPMOS106（未だ、オン状態を維持している）お
よびNMOS145を通って、NPN102にベース電流が流れる。
他方、PMOS157がオンになったことにより、出力160から
PMOS157を通ってNPN102のベース電流が供給される。し
たがって、双方の電流が加算されて、NPN102には十分な
ベース電流が供給され、その出力160を“1"から“0"レ
ベルへ高速にスイッチさせることができる。出力160が
“1"から“0"レベルスイッチすると、インバータ105の
出力は“0"から“1"レベルにスイッチし、PMOS106をオ
フさせる。その結果、電源130からNPN102へのベース電
流が遮断される。

第２図に本発明の第３の実施例を示す。

同図（Ａ）において、201はコレクタおよびエミッタ
が夫々電源240および出力230に接続されたNPN、202はコ
レクタおよびエミッタが夫々出力230および基準電位に
接続されたNPN、203,204は夫々のドレインがNPN201のベ
ースに共通接続され、ゲートが入力信号221と222に接続
され、夫々のソースが電源240に接続されたPMOSであ
る。また、205と206とは、PMOS203と204のドレインと基
準電位との間に直列接続されたNMOSであり、夫々のゲー
トは入力信号221,222に接続されている。なお、PMOS20
3,204とNMOS205,206とはCMOS論理回路103を構成してい
る。207,208はPMOS211のドレインとNPN202のベースとの
間に直列接続されたNMOSであり、夫々のゲートは入力信
号221と222に接続され、NMOS論理回路104を構成してい
る。

夫々のゲートが出力250に接続されたPMOS209とNMOS21
0とは周知のCMOSインバータ105を構成しており、夫々の
ドレインの共通接続点からのインバータの出力はPMOS21
1のゲートに接続されている。

212は、ソースが出力230に、ゲートがNPN201のベース
に、ドレインがNPN202のベースに接続されたPMOSであ
る。213は、特にこれに制限されるものではないが、ド
レインがNPN202のベースに、ゲートがNPN201のベース
に、ソースが基準電位に接続されたNMOSであり、NPN202
のベース電荷の放電手段107として設けられている。

この回路の機能は第２図（Ｂ）の論理シンボルで示す
ように、２入力のNANDゲートであり、その動作は次のよ
うである。

いま、入力信号221,222が共に“1"レベルの状態から
少なくとも一方が“0"レベルにスイッチしたとする。こ
のとき、PMOS203,204の少なくとも一方がオンし、NMOS2
05,206の少なくとも一方がオフする。また、NMOS207,20
8の少なくとも一方がオフする。

したがって、NPN201のベースは“0"から“1"レベルに
スイッチする。この結果、PMOS212がオフになり、NPN20
2もオフになる。また、NPN201のベースが“1"レベルに
スイッチしたことによりNPN201がオンして、出力230は
“1"レベルにスイッチする。このとき、PMOS209とNMOS2
10から成るインバータ105の出力は“0"レベルにスイッ
チし、PMOS211をオンさせる。

次に、この状態から、入力信号221,222が共に“1"レ
ベルにスイッチした場合を考える。このとき、PMOS203,
204は共にオフになり、NMOS205,206、NMOS207,208はす
べてオンになる。したがって、NPN201のベースは“1"か
ら“0"レベルにスイッチし、NMOS213がオフ、PMOS212が
オンになる。このとき、電源240からPMOS211、NMOS207,
208を通ってNPN202にベース電流が流れる。他方、PMOS2
12がオンになったことにより、出力230からPMOS212を通
ってNPN202のベース電流が供給される。このように、両
者の電流が加算されてNPN202には、より大きなベース電
流が流れる。このため、PNP202は出力230を“1"から
“0"レベルに高速にスイッチさせることができる。出力
230が“1"から“0"レベルにスイッチすると、インバー
タ105の出力は“0"から“1"レベルにスイッチし、PMOS2
11をオフさせる。その結果、電源からNPN202へのベース
電流が遮断される。

第３図に本発明の第４の実施例を示す。

同図（Ａ）において、301はコレクタおよびエミッタ
が夫々電源340および出力330に接続されたNPN、302はコ
レクタおよびエミッタが夫々出力330および基準電位に
接続されたNPNである。303,304は電源340とNPN301のベ
ースとの間に直列接続されたPMOSであり、夫々のゲート
は入力信号321,322に接続されている。305,306はNPN301
のベースと基準電位との間に並列接続されたNMOSであ
り、夫々のゲートは入力信号321,322に接続されてい
る。なお、PMOS303,304とNMOS305,306とはCMOS論理回路
103を構成している。307,308はPMOS311のドレインとNPN
302のベースとの間に並列接続されたNMOSであり、夫々
のゲートは入力信号321,322に接続され、NMOS論理回路1
04を構成している。PMOS309とNMOS310は周知のCMOSイン
バータ105を構成しており、その入力は出力330、その出
力はPMOS311のゲートに接続されている。

312は、ソースが出力330に、ゲートがNPN301のベース
に、ドレインがNPN302のベース接続されたPMOSである。
また、311は特にこれに制限されるものではないが、PNP
302のベースと基準電位との間に接続された抵抗であ
り、NPN302のベース電荷の放電手段107として設けられ
ている。

この回路の機能は第３図（Ｂ）の論理シンボルで示し
たように、２入力NORゲートであり、その動作は次のよ
うである。

いま、入力信号321,322が共に“0"レベルの状態から
少なくとも一方が“1"レベルにスイッチしたとする。こ
のとき、PMOS303,304の少なくとも一方がオフし、NMOS3
05,306の少なくとも一方がオンする。また、NMOS307,30
8の少なくとも一方もオンする。したがって、NPN301の
ベースは“1"から“0"レベルにスイッチする。この結
果、PMOS312はオンになる。このとき、電源340からPMOS
311と、NMOS307,308の少なくとも一方とを通ってNPN302
に十分なベース電流が流れる。また、出力330からもPMO
S312を通ってNPN302にベース電流が流れて、NPN302はオ
ンになり、出力330を高速に“1"から“0"レベルにスイ
ッチさせる。この変化に応答してPMOS309とNMOS310とか
ら成るインバータ105の出力が“1"レベルにスイッチ
し、PMOS311をオフさせる。

次に、この状態で入力321,322が共に“0"になるよう
にスイッチした場合を考える。このとき、PMOS303,304
が共にオンになり、NMOS305,306,307,308はすべてオフ
になる。この結果、NPN301のベースは“0"から“1"レベ
ルにスイッチし、PMOS312はオフになりNPN302もオフに
なる。一方、NPN301はベース電位が“1"レベルにスイッ
チしたことによりオンして、出力330を“0"から“1"レ
ベルにスイッチする。この出力信号のスイッチングに応
答してPMOS309、NMOS310から成るインバータの出力が
“1"から“0"レベルにスイッチしてPMOS311をオンさせ
る。

第４図は本発明の第５の実施例を示す。

同図（Ａ）において、401はコレクタおよびエミッタ
が夫々電荷440および430に接続されたNPN、402はコレク
タおよびエミッタが夫々出力430および基準電位に接続
されたNPNである。また、403はPMOSであり、ソースが電
源440に、ゲートが入力信号421に、ドレインがPMOS404,
405のソースに接続されている。PMOS404,405のドレイン
はNPN401のベースに共通接続され、夫々のゲートは入力
信号422と423に接続されている。406はNMOSであり、ド
レインがNPN401のベースに、ゲートが入力信号421に、
ソースが基準電位に接続されている。407,408はNPN401
のベースと基準電位との間に直列接続されたNMOSであ
り、夫々のゲートは入力信号422と423に接続されてい
る。なお、PMOS403,404,405とNMOS406,407,408とはCMOS
論理回路103を構成している。409はNMOSであり、そのド
レインがPMOS414のドレインに、ゲートが入力信号421
に、ソースがNPN402のベースに接続されている。410,41
1はPMOS414のドレインとNPN402のベースとの間に直列接
続されたNMOSであり、夫々のゲートは入力信号422,423
に接続されている。なお、NMOS409,410,411はNMOS論理
回路104を構成している。PMOS412とNMOS413とは周知のC
MOSインバータ105を構成しており、その入力は出力430
に、その出力はPMOS414のゲートに接続されている。415
はソースが出力430に、ゲートがNPN401のベースに、ド
レインがNPN402のベースに接続されたPMOSである。416
は、特にこれに制限されるものではないが、ドレインが
NPN402のベースに、ゲートがNPN401のベースに、ソース
が基準電位に接続されたNMOSであり、NPN402のベース電
荷の放電手段107として設けられている。

この回路の機能は第４図（Ｂ）の論理シンボルで示し
たように、３入力のAND−OR−INVERTERであり、その動
作は次のようである。

いま、入力信号421が“0"、かつ、入力信号422,423の
少なくとも一方が“0"レベルの状態から、入力信号422,
423の双方が“1"のレベルにスイッチしたとする。この
とき、PMOS404,405は共にオフし、NMOS407,408がオンす
る。また、NMOS410,411もオンする。したがってNPN401
のベースは“1"から“0"レベルにスイッチする。この結
果、NPN401がオフ、PMOS415がオン、NMOS416がオフにな
る。このとき、電源440からPMOS414とNMOS410,411とを
通ってNPN402に十分なベース電流が流れる。また、出力
430からもPMOS415を通ってNPN402にベース電流が流れて
NPN402はオンになり、出力430は急速に“1"から“0"レ
ベルにスイッチする。この変化に応答してPMOS412とNMO
S413とから成るインバータ105の出力が“1"レベルにス
イッチし、PMOS414をオフさせる。

次に、この状態で入力信号422,423の少なくとも一方
が、“0"レベルにスイッチした場合を考える。このと
き、PMOS403はオンのままであり、PMOS404,405の少なく
とも一方がオンになる、一方、NMOS406はオフであり、N
MOS407,408の少なくとも一方がオフになる。また、NMOS
410,411の少なくとも一方もオフになる。この結果、NPN
401のベースは“0"から“1"レベルにスイッチする。こ
れにより,PMOS415はオフ、NMOS416はオンになり、NPN40
2はオフになる。一方、NPN401はオンになるので、出力4
30は“0"から“1"レベルにスイッチする。この出力信号
のスイッチングに応答して、PMOS412、NMOS413からなる
インバータ105の出力が“0"レベルにスイッチしてPMOS4
14をオンさせる。

第５図は本発明の第６の実施例を示す。

同図（Ａ）において、500は第１の２入力NANDゲー
ト、550は第２の２入力NANDゲートである。本実施例で
は両ゲート500,550が同じ２入力NANDゲートの場合を示
しているので、ゲート550の構成および、動作の説明は
省略する。

２入力NANDゲート500において、501はコレクタおよび
エミッタが夫々電源540および出力530に接続されたNP
N、502はコレクタおよびエミッタが夫々出力530および
基準電位に接続されたNPNである。503,504は、夫々のド
レインがNPN501のベースに接続され、ゲートが入力信号
521,522に接続され、夫々のソースが電源540に接続され
たPMOSである。また505と506はPMOS503,504のドレイン
と基準電位との間に直列接続されたNMOSであり、夫々の
ゲートは入力信号521と522に接続されている。なお、PM
OS503,504とNMOS505,506とはCMOS論理回路103を構成し
ている。507,508は、PMOS511のドレインとNPN502のベー
スとの間に直列接続されたNMOSであり、夫々のゲートは
入力信号521,522に接続され、NMOS論理回路104を構成し
ている。

夫々のゲートが出力530に接続されたPMOS509とNMOS51
0とは周知のCMOSインバータ105を構成しており、夫々の
ドレインが共通接続されたインバータ105の出力はPMOS5
11のゲートに接続されている。512はNPN502のベースと
基準電位との間に接続された抵抗であり、NPN502のベー
ス電荷の放電手段107として設けられている。この回路
は第２図の実施例と同じ２入力NANDゲートとして作用す
るので、動作の説明は省略する。

第５図（Ａ）の本実施例では第１の２入力NANDゲート
500と第２の２入力NANDゲート550の出力同士が出力端子
530で共通接続されて、第５図（Ｂ）に示すワイヤード
論理機能を実現している。このような、論理機能が実現
できるのは、２入力NANDゲート500,550の出力が“0"レ
ベルにスイッチした後はPMOS511がオフするのでプルダ
ウン用のNPN502にベース電流が流れないことによる。な
お、560はその入力がPMOS509とNMOS510からなるインバ
ータ105の出力に、その出力が出力端子530に接続された
CMOSインバータであり、出力端子の“1"レベルを電源54
0と同じレベルに、かつ“0"レベルを基準電位と同じレ
ベルにする作用があり、必要に応じて付加される。

第６図は本発明の第７の実施例を示す。

同図において、601はコレクタおよびエミッタがバス6
30および基準電位に接続されたNPN、602はPMOS604のド
レインとNPN601のベースとの間に接続された複数個のNM
OSから成る論理回路であり、夫々のNMOSのゲートは入力
信号611−１〜611−ｎに接続されている。603は入力がN
PN601のコレクタに、出力がPMOS604のゲートに接続され
たインバータである。604はPMOSであり、そのソースは
電源640に接続されている。605はNPN601のベースと基準
電位との間に接続された電荷放電手段である。また、60
6は電源640とバス630との間に接続されたプリチャージ
手段であり、制御信号621により活性化されてバス630を
“1"レベルにプリチャージする。このように構成された
本実施例の回路はBiCMOSダイナミック回路であり、その
動作は次のようである。

いま、バス630が“1"レベルにプリチャージされた状
態を考える。このとき、インバータ603の出力は“0"で
あり、PMOS604はオンしている。この状態で入力信号611
−１〜611−ｎに応答してNMOS論理回路602の論理が成立
すると電源640からPMOS604と、NMOS論理回路602とを通
ってNPN601に十分なベース電流が流れてNPN601はオンに
なり、バス630のレベルを急速に“1"から“0"レベルに
スイッチする。一方、NMOS論理回路602の論理が成立し
ない場合はNPN601はベース電流が流れないのでオフであ
り、バス630は“1"レベルのまま変化しない。バス630が
“0"レベルにスイッチするとインバータ603の出力は
“1"レベルにスイッチし、PMOS604はオフになる。これ
により、NPN601のベース電流が遮断される。

第７図に本発明の第８の実施例を示す。同図におい
て、720,730は夫々２入力NAND型のダイナミック回路で
ある。回路720において、701はコレクタおよびエミッタ
が夫々バス700および基準電位に接続されたNPNである。
また、702,703はPMOS705のドレインとNPN701のベースと
の間に接続されたNMOSであり、夫々のゲートは入力信号
721,722に接続されている。704は入力がバス700に、出
力がPMOS705のゲートに接続されたインバータであり、P
MOS705のソースは電源760に接続されている。706はイン
バータ704に逆並列接続されたインバータである。707は
ドレインがNPN701のベースに、ゲートがNPN701のコレク
タに、ソースが基準電位に接続された電荷放電用のNMOS
である。740は、そのソースが電源760に、ゲートが制御
信号741に、ドレインがバス700に接続されたプリチャー
ジ用のPMOSである。

いま、バス700が“1"レベルにプリチャージされた状
態を考える。このとき、インバータ704の出力は“0"レ
ベルであり、PMOS705はオンしている。また、NMOS707も
オンしている。この状態で入力信号721,722が共に“1"
レベルになるようにスイッチすると、NMOS702,703が共
にオンになる。この結果、電源760からPMOS705と、NMOS
702,703とを通ってNPN701に十分なベース電流が流れ、N
PN701がオンになる。その結果、バス700は急速に“1"レ
ベルから“0"レベルにスイッチする。バス700が“0"レ
ベルにスイッチするとインバータ704の出力は“1"レベ
ルにスイッチしてPMOS705がオフになり、NPN701へのベ
ース電流が遮断される。なお、インバータ706はPMOSが
オフのとき、バス700のレベルを基準電位と同じレベル
に維持するように作用する。

回路730は回路720と同じく２入力NAND型のダイナミッ
ク回路であり、電荷放電手段717が抵抗に変わっている
こと、インバータ714と逆並列接続されたインバータが
ないことを除いて、その構成は回路720と同じである。
すなわち、 NMOS712,713はNMOS702,703に対応し、PMOS715はPMOS705
に対応している。また、インバータ714はインバータ104
に、NPN711はNPN701に対応している。回路730の動作は
回路720の動作と同じなのでその説明は省略する。

なお、750はバス700のデータを入力とする論理ゲート
回路である。

第８図（Ａ）は以上の実施例について、3Vの電源で動
作させたときの入力V_INと出力V_OUTの波形を示してい
る。第９図（Ｂ）に示した従来回路の立下り遅延に著し
く増大しているのに対して、本発明によれば立下り遅延
の顕著な増加がなく、また、同図（Ｂ）から分かるよう
に3V近傍の低電源電圧動作でも満足できることがわか
る。

［発明の効果］以上の説明で明らかなように、本発明によるバイポー
ラ・MOS回路は3V近傍の低電源電圧動作でも満足できる
性能を得ることができるため、0.5μｍ以下の微細化デ
バイスを用いた高速回路を実現できる。また、本発明を
使用したLSIでは電源電圧の低下に見合った低消費電力
化が図れる。

【図面の簡単な説明】

第１図（Ａ）は本発明の第１の実施例の回路ブロック
図、第１図（Ｂ），（Ｃ）はそれぞれ本発明の第２の実
施例の回路図および論理シンボル図、第２図（Ａ），
（Ｂ）はそれぞれ本発明の第３の実施例の回路図および
論理シンボル図、第３図（Ａ），（Ｂ）はそれぞれ本発
明の第４の実施例の回路図および論理シンボル図、第４
図（Ａ），（Ｂ）はそれぞれ本発明の第５の実施例の回
路図および論理シンボル図、第５図（Ａ），（Ｂ）は本
発明の第６の実施例の回路図および論理シンボル図、第
６図は本発明の第７の実施例の回路ブロック図、第７図
は本発明の第８の実施例の回路図、第８図（Ａ），
（Ｂ）はそれぞれ本発明の各実施例の出力波形図および
遅延時間特性のグラフ、第９図〜第12図は従来のバイポ
ーラ・CMOS論理回路の回路構成および動作の説明図であ
る。 101,102…NPN、103…CMOS論理回路、104…NMOS論理回
路、105…インバータ回路、106…PMOS、107…放電手
段、110…入力信号、130…電源、601…NPN、602…NMOS
論理回路、603…インバータ回路、604…PMOS、605…放
電手段、606…プリチャージ手段、630…出力バス、640
…電源。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭63−82122（ＪＰ，Ａ) 特開昭62−281614（ＪＰ，Ａ) 特開昭63−131614（ＪＰ，Ａ) 特開昭61−224519（ＪＰ，Ａ) 特開昭63−302622（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】コレクタが電源に、エミッタが回路出力に
接続された第１のNPNトランジスタと、コレクタが上記回路出力に、エミッタが基準電位に接続
された第２のNPNトランジスタと、入力が上記第１のNPNトランジスタのエミッタまたはベ
ースに接続される論理反転手段と、上記第１のNPNトランジスタのベースに接続された出力
を有し、ゲートに入力信号が印加されるCMOS論理回路
と、ソースが電源に直接接続され、ゲートが上記論理反転手
段の出力に接続されたＰチャンネルMOSトランジスタ
と、該ＰチャンネルMOSトランジスタのドレインと上記第２
のNPNトランジスタのベースとの間に接続され、ゲート
に入力信号が印加されるNMOS論理回路と、上記第２のNPNトランジスタのベースと基準電位との間
に接続された電荷放電手段とを具備することを特徴とするバイポーラ・MOS論理回
路。
【請求項２】請求項１において、ソースが上記回路出力
に、ゲートが上記CMOS論理回路の出力に、ドレインが上
記第２のNPNトランジスタのベースに接続されたPMOSト
ランジスタをさらに具備したことを特徴とするバイポー
ラ・MOS論理回路。
【請求項３】コレクタが出力バスに、エミッタが基準電
位に接続されたNPNトランジスタと、入力が上記NPNトランジスタのコレクタに接続された論
理反転手段と、ソースが電源に直接接続され、ゲートが上記論理反転手
段の出力に接続されたＰチャンネルMOSトランジスタ
と、該ＰチャンネルMOSトランジスタのドレインと上記NPNト
ランジスタのベースとの間に接続され、ゲートに入力信
号が印加されるｋ入力（ｋ≧１）のNMOS論理回路と、上記NPNトランジスタのベースと基準電位との間に接続
された電荷放電手段とを具備することを特徴とするバイポーラ・MOS論理回
路。
【請求項４】請求項３記載のバイポーラ・MOS論理回路
において、入力が上記論理反転手段の出力に接続され、
出力が上記論理反転手段の入力に接続された他の論理反
転手段をさらに具備することを特徴とするバイポーラ・
MOS論理回路。