JPS61224519A - 論理回路 - Google Patents
論理回路Info
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- JPS61224519A JPS61224519A JP60062094A JP6209485A JPS61224519A JP S61224519 A JPS61224519 A JP S61224519A JP 60062094 A JP60062094 A JP 60062094A JP 6209485 A JP6209485 A JP 6209485A JP S61224519 A JPS61224519 A JP S61224519A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、特に出力に接続される負荷の高速動作能力
を向上した論理回路に関する。
を向上した論理回路に関する。
第４図は、０ＭＯＳにより構成されるインバータ回路の
一従来例を示すもので、ＰチャンネルＭＯＳ型トランジ
スタ〈以下ｒＰＭＯＳＪと呼ぶ。）５１とＮチャンネル
ＭＯＳ型トランジスタ（以下ｒＮＭＯＳＪと呼ぶ。）５
３とで構成されている。
一従来例を示すもので、ＰチャンネルＭＯＳ型トランジ
スタ〈以下ｒＰＭＯＳＪと呼ぶ。）５１とＮチャンネル
ＭＯＳ型トランジスタ（以下ｒＮＭＯＳＪと呼ぶ。）５
３とで構成されている。
ＰＭｏＳ５１及びＮＭＯＳ５３のゲート端子はともに反
転しようとする信号を入力する入力端子ＩＮに接続され
ていることに加えて、それぞれのドレイン端子は反転し
た信号を出力する出力端子ＯＵＴに接続されており、Ｐ
ＭＯＳ５１のソース端子は電圧源ＶＤＤ５５に接続サレ
、ＮＭＯＳ５３のソース端子は例えばＯｖの電位が供給
されるＶＳＳ端子５７に接続されている。
転しようとする信号を入力する入力端子ＩＮに接続され
ていることに加えて、それぞれのドレイン端子は反転し
た信号を出力する出力端子ＯＵＴに接続されており、Ｐ
ＭＯＳ５１のソース端子は電圧源ＶＤＤ５５に接続サレ
、ＮＭＯＳ５３のソース端子は例えばＯｖの電位が供給
されるＶＳＳ端子５７に接続されている。
そして、このような回路構成において、入力端子ＩＮに
ハイレベルの信号が入力されると、ＰＭＯＳ５１がオフ
状態、ＮＭＯＳ５３がオン状態となるので、出力端子Ｏ
ＵＴからはロウレベルの信号が出力される。逆に、入力
端子ＩＮにロウレベルの信号が入力されると、ＰＭＯＳ
５１がオフ状態、ＮＭＯＳ５３がオフ状態となって、出
力端子ＯＵＴからはハイレベルの信号が出力されること
になる。
ハイレベルの信号が入力されると、ＰＭＯＳ５１がオフ
状態、ＮＭＯＳ５３がオン状態となるので、出力端子Ｏ
ＵＴからはロウレベルの信号が出力される。逆に、入力
端子ＩＮにロウレベルの信号が入力されると、ＰＭＯＳ
５１がオフ状態、ＮＭＯＳ５３がオフ状態となって、出
力端子ＯＵＴからはハイレベルの信号が出力されること
になる。
したがって、第４図に示す回路構成によれば、上述した
如き作用で、出力端子ＯＵＴには入力端子ＩＮに入力さ
れる信号に対してこれを反転した信号が出力されるので
ある。
如き作用で、出力端子ＯＵＴには入力端子ＩＮに入力さ
れる信号に対してこれを反転した信号が出力されるので
ある。
ところで、通常のインバータ回路の出力には、各種の回
路が接続されるが、この場合、接続された回路の負荷が
大きなものになると、第５図の（Ａ）に示す如く、出力
信号の立ち上り、立ち下り時間が増大する傾向にある。
路が接続されるが、この場合、接続された回路の負荷が
大きなものになると、第５図の（Ａ）に示す如く、出力
信号の立ち上り、立ち下り時間が増大する傾向にある。
すなわち、従来のインバータ回路にあっては、出力信号
の立ち上り、立ち下り時間の負荷容量依存性があり、負
荷容量が大きくなると所望の高速動作ができなくなるお
それがあった。そこで、この対策として、第４図に示す
インバータ回路にあっては、一般に負荷容量の大きさに
対応して、両ＭＯＳ型トランジスタ５１．５３の構成を
大型化することによって電流駆動能力を高めることで、
出力信号の立ち上り、立ち下り時間の増大化を抑制して
、高速動作を行なっていた。しかしながら、このような
対策では、特に集積化に伴うインバータ回路の小型化と
いう観点からは逆行することになり、その対策の改善が
切望されていた。
の立ち上り、立ち下り時間の負荷容量依存性があり、負
荷容量が大きくなると所望の高速動作ができなくなるお
それがあった。そこで、この対策として、第４図に示す
インバータ回路にあっては、一般に負荷容量の大きさに
対応して、両ＭＯＳ型トランジスタ５１．５３の構成を
大型化することによって電流駆動能力を高めることで、
出力信号の立ち上り、立ち下り時間の増大化を抑制して
、高速動作を行なっていた。しかしながら、このような
対策では、特に集積化に伴うインバータ回路の小型化と
いう観点からは逆行することになり、その対策の改善が
切望されていた。
この発明は、上記に鑑みてなされたもので、その目的と
するところは、構成を小型化して出力信号の立ち上り、
立ち下り時間の負荷容量依存性を低減した論理回路を提
供することにある。
するところは、構成を小型化して出力信号の立ち上り、
立ち下り時間の負荷容量依存性を低減した論理回路を提
供することにある。
上記目的を達成するために、この発明は、ＭＯＳ型トラ
ンジスタで構成され、入力端子に入力される信号を反転
する第１の反転回路と、ＭＯＳ型トランジスタで構成さ
れ、第１の反転回路で反転される信号を反転する第２の
反転回路と、ベースが前記第１の反転回路あるいは第２
の反転回路のいずれか一方に接続され、コレクタが電源
に接続され、エミッタが信号の出力端子に接続された第
１のＮＰＮ型のバイポーラトランジスタと、ベースが前
記第１の反転回路あるいは第２の反転回路のいずれか他
方に接続され、コレクタが前記出力端子に接続され、エ
ミッタがグランドに接続された第２のＮＰＮ型のバイポ
ーラトランジスタとを有することを要旨とする。
ンジスタで構成され、入力端子に入力される信号を反転
する第１の反転回路と、ＭＯＳ型トランジスタで構成さ
れ、第１の反転回路で反転される信号を反転する第２の
反転回路と、ベースが前記第１の反転回路あるいは第２
の反転回路のいずれか一方に接続され、コレクタが電源
に接続され、エミッタが信号の出力端子に接続された第
１のＮＰＮ型のバイポーラトランジスタと、ベースが前
記第１の反転回路あるいは第２の反転回路のいずれか他
方に接続され、コレクタが前記出力端子に接続され、エ
ミッタがグランドに接続された第２のＮＰＮ型のバイポ
ーラトランジスタとを有することを要旨とする。
この発明によれば、ＭＯＳ型トランジスタに比べて電流
駆動能力が大きいという特性を有するバイポーラトラン
ジスタを、所謂トーテムポール形に接続して論理回路の
出力段を構成し、さらに、このバイポーラトランジスタ
のスイッチング動作を高速に行なうために、ＭＯＳ型ト
ランジスタにより構成された制御部を設けたので、出力
信号の立ち上り、立ち下り時間の負荷容量依存性を低減
して、高負荷容量においても高速動作し得る論理回路を
提供することができる。
駆動能力が大きいという特性を有するバイポーラトラン
ジスタを、所謂トーテムポール形に接続して論理回路の
出力段を構成し、さらに、このバイポーラトランジスタ
のスイッチング動作を高速に行なうために、ＭＯＳ型ト
ランジスタにより構成された制御部を設けたので、出力
信号の立ち上り、立ち下り時間の負荷容量依存性を低減
して、高負荷容量においても高速動作し得る論理回路を
提供することができる。
以下、図面を用いてこの発明の詳細な説明する。
第１図はこの発明の第１の実施例に係るインバータ回路
を示す回路図である。まず、構成を説明する。第１図に
おいて、１は入力端子ＩＮから入力される信号を反転す
る第１の反転出力部、３は第１の反転出力部１の出力す
る反転信号を受けて、この反転信号をさらに反転する第
２の反転出力部であり、５はインバータ回路の出力段を
形成する出力部である。第１の反転出力部１は、第１の
ＰチャンネルＭｏＳ型トランジスタ（以下「第１のＰＭ
ｏＳＪと呼ぶ。）７と第１のＮチャンネルＭＯＳ型トラ
ンジスタ（以下［第１のＮＭＯＳＪと呼ぶ。）９とによ
り構成されており、第１のＰＭ０８７及びＮＭＯＳ９の
ゲート端子は入力端子ＩＮに接続され、それぞれのドレ
イン端子はお互０に接続されており、第１のＰＭｏＳＪ
のソース端子は、電圧源ＶＤＤ１９に接続され、第１の
ＮＭ０８９のソース端子は、例えばＯｖの電位が供給さ
れるＶＳＳ端子２１に接続されている。
を示す回路図である。まず、構成を説明する。第１図に
おいて、１は入力端子ＩＮから入力される信号を反転す
る第１の反転出力部、３は第１の反転出力部１の出力す
る反転信号を受けて、この反転信号をさらに反転する第
２の反転出力部であり、５はインバータ回路の出力段を
形成する出力部である。第１の反転出力部１は、第１の
ＰチャンネルＭｏＳ型トランジスタ（以下「第１のＰＭ
ｏＳＪと呼ぶ。）７と第１のＮチャンネルＭＯＳ型トラ
ンジスタ（以下［第１のＮＭＯＳＪと呼ぶ。）９とによ
り構成されており、第１のＰＭ０８７及びＮＭＯＳ９の
ゲート端子は入力端子ＩＮに接続され、それぞれのドレ
イン端子はお互０に接続されており、第１のＰＭｏＳＪ
のソース端子は、電圧源ＶＤＤ１９に接続され、第１の
ＮＭ０８９のソース端子は、例えばＯｖの電位が供給さ
れるＶＳＳ端子２１に接続されている。
第２の反転出力部３は、第２のＰチャンネルＭｏＳ型ト
ランジスタ（以下「第２のＰＭｏＳＪと呼ぶ。）１１と
第２のＮチャンネルＭＯＳ型トランジスタ（以下［第２
のＮＭＯＳＪと呼ぶ。）１３とにより構成されており、
第２のＰＭＯＳ１１及びＮＭＯＳ１３のゲート端子は、
第１のＰＭｏＳＪ及びＮＭＯＳ９のドレイン端子に接続
され、第２（７）ＰＭｏＳＪ １及びＮＭＯＳ１３のド
レイン端子はお互いに接続されており、第２の１ＭＯＳ
１１のソース端子は前記電圧源Ｖｏｏ１９に接続され、
第２のＮＭＯＳ１３のソース端子は前記ＶＳＳ端子２１
に接続されている。
ランジスタ（以下「第２のＰＭｏＳＪと呼ぶ。）１１と
第２のＮチャンネルＭＯＳ型トランジスタ（以下［第２
のＮＭＯＳＪと呼ぶ。）１３とにより構成されており、
第２のＰＭＯＳ１１及びＮＭＯＳ１３のゲート端子は、
第１のＰＭｏＳＪ及びＮＭＯＳ９のドレイン端子に接続
され、第２（７）ＰＭｏＳＪ １及びＮＭＯＳ１３のド
レイン端子はお互いに接続されており、第２の１ＭＯＳ
１１のソース端子は前記電圧源Ｖｏｏ１９に接続され、
第２のＮＭＯＳ１３のソース端子は前記ＶＳＳ端子２１
に接続されている。
出力段５は、所謂トーテムポール形に接続された第１の
ＮＰＮ型バイポーラトランジスタ（以下「第１のＮＰＮ
Ｊと呼ぶ。）１５と第２のＮＰＮ型バイポーラトランジ
スタ（以下［第２のＮＰＮＪと呼ぶ。）１７とにより構
成されており、第１のＮＰＮのベース端子は、第１のＰ
ＭｏＳＪ及びＮＭＯＳ９のドレイン端子に接続され、エ
ミッタ端子は入力端子ＩＮに入力される信号を反転した
信号を出力する出力端子ＯＵＴに接続されており、コレ
クタ端子は前記電圧源ＶＤＤ１９に接続されている。ま
た、第２のＮＰＮのベース端子は、第２の１ＭＯＳ１１
及びＮＭＯＳ１３のドレイン端子に接続され、コレクタ
端子は前記出力端子ＯＵＴに接続されており、エミッタ
端子は前記ＶＳＳ端子２１に接続されている。
ＮＰＮ型バイポーラトランジスタ（以下「第１のＮＰＮ
Ｊと呼ぶ。）１５と第２のＮＰＮ型バイポーラトランジ
スタ（以下［第２のＮＰＮＪと呼ぶ。）１７とにより構
成されており、第１のＮＰＮのベース端子は、第１のＰ
ＭｏＳＪ及びＮＭＯＳ９のドレイン端子に接続され、エ
ミッタ端子は入力端子ＩＮに入力される信号を反転した
信号を出力する出力端子ＯＵＴに接続されており、コレ
クタ端子は前記電圧源ＶＤＤ１９に接続されている。ま
た、第２のＮＰＮのベース端子は、第２の１ＭＯＳ１１
及びＮＭＯＳ１３のドレイン端子に接続され、コレクタ
端子は前記出力端子ＯＵＴに接続されており、エミッタ
端子は前記ＶＳＳ端子２１に接続されている。
次に、第１の実施例の作用について説明する。
まず、入力端子ＩＮに入力される信号の状態がロウレベ
ル（以下「“Ｌ Ｉ＋レベル」と記述する。）からハイ
レベル（以下「″“Ｈ”レベル」と記）ホする。）に変
った場合において説明する。なお、この信号状態の変更
前にあっては、第１のＮＰＮ１５がオン状態で、第２の
ＮＰＮ１７がオフ状態であって、出力端子ＯＵＴは電圧
源ＶＤＤ１９からの給電によりＨ１１レベルにあるとす
る。
ル（以下「“Ｌ Ｉ＋レベル」と記述する。）からハイ
レベル（以下「″“Ｈ”レベル」と記）ホする。）に変
った場合において説明する。なお、この信号状態の変更
前にあっては、第１のＮＰＮ１５がオン状態で、第２の
ＮＰＮ１７がオフ状態であって、出力端子ＯＵＴは電圧
源ＶＤＤ１９からの給電によりＨ１１レベルにあるとす
る。
入力端子ＩＮに入力される信号の状態が゛１−ビレベル
になると、この“ｌ−１’″レベル信号が第１のＰＭＯ
Ｓ７及びＮＭＯＳ９のゲート端子に供給され、ＰＭｏＳ
Ｊはオン状態からオフ状態となり、またＮＭＯＳ９はオ
フ状態からオン状態となる。
になると、この“ｌ−１’″レベル信号が第１のＰＭＯ
Ｓ７及びＮＭＯＳ９のゲート端子に供給され、ＰＭｏＳ
Ｊはオン状態からオフ状態となり、またＮＭＯＳ９はオ
フ状態からオン状態となる。
そして、第１の反転出力部１の出力として“Ｌ′ルベル
の信号が第１のＮＰＮ１５のベース端子ならびに第２の
反転出力部３を構成する第２のＰＭ０８１１及びＮＭＯ
Ｓ１３のゲート端子に供給される。この“Ｌ′°レベル
信号を受けて、第２の１ＭＯＳ１１はオフ状態からオン
状態となり、さらに、第２のＮＭＯＳ１３はオン状態か
らオフ状態となり、第２の反転出力部３の出力として’
Ｈ”レベル信号が第２のＮＰＮ１７のベース端子に供
給される。したがって、第１のＮＰＮ１５はオン状態か
らオフ状態、第２のＮＰＮ１７はオフ状態からオン状態
となり、これにより、出力端子ＯＵＴに接続されている
負荷容量〈図示せず）に出力端子ＯＵＴが“ＨＩＩレベ
ル時に蓄積されていた電荷が、第２のＮＰＮ１７を介し
てＶＳＳ端子２１に流れ込み、出力端子ＯＵＴは“Ｌ
Ｉ＋レベル状態となる。
の信号が第１のＮＰＮ１５のベース端子ならびに第２の
反転出力部３を構成する第２のＰＭ０８１１及びＮＭＯ
Ｓ１３のゲート端子に供給される。この“Ｌ′°レベル
信号を受けて、第２の１ＭＯＳ１１はオフ状態からオン
状態となり、さらに、第２のＮＭＯＳ１３はオン状態か
らオフ状態となり、第２の反転出力部３の出力として’
Ｈ”レベル信号が第２のＮＰＮ１７のベース端子に供
給される。したがって、第１のＮＰＮ１５はオン状態か
らオフ状態、第２のＮＰＮ１７はオフ状態からオン状態
となり、これにより、出力端子ＯＵＴに接続されている
負荷容量〈図示せず）に出力端子ＯＵＴが“ＨＩＩレベ
ル時に蓄積されていた電荷が、第２のＮＰＮ１７を介し
てＶＳＳ端子２１に流れ込み、出力端子ＯＵＴは“Ｌ
Ｉ＋レベル状態となる。
次に、出力端子ＯＵＴがこのＬ Ｉ＋レベル状態におい
て、入力端子ＩＮに入力する信号がＨ′”レベルから“
Ｌ″レベル変った場合について説明する。この“Ｌ″レ
ベル信号が第１の１ＭＯＳ７及びＮＭＯＳ９のゲート端
子に供給され、１ＭＯＳ７はオフ状態からオン状態とな
り、また、ＮＭＯＳ９はオン状態からオフ状態となる。
て、入力端子ＩＮに入力する信号がＨ′”レベルから“
Ｌ″レベル変った場合について説明する。この“Ｌ″レ
ベル信号が第１の１ＭＯＳ７及びＮＭＯＳ９のゲート端
子に供給され、１ＭＯＳ７はオフ状態からオン状態とな
り、また、ＮＭＯＳ９はオン状態からオフ状態となる。
そして、第１の反転出力部１の出力として゛Ｈ″レベル
の信号が第１のＮＰＮＩ５のベース端子ならびに第２の
反転出力部３を構成する第２のＰＭＯＳ１１及びＮＭＯ
Ｓ１３のゲート端子に供給される。
の信号が第１のＮＰＮＩ５のベース端子ならびに第２の
反転出力部３を構成する第２のＰＭＯＳ１１及びＮＭＯ
Ｓ１３のゲート端子に供給される。
この゛Ｈ″レベル信号を受けて、第２のＰＭＯＳ１１は
オン状態からオフ状態となり、さらに、第２のＮＭＯＳ
１３はオフ状態からオン状態となり、第２の反転出力部
３の出力として″゛Ｌ′Ｌ′ルベルが第２のＮＰＮＩ７
のベース端子に供給される。したがって、第１のＮＰＮ
Ｉ５はオフ状態からオン状態、第２のＮＰＮＩ７はオン
状態からオフ状態となり、これにより、第１のＮＰＮＩ
５を介して電圧源ＶＤＤ１９から前記負荷容量に電流が
流れ込み、負荷容量が充電されて出力端子ＯＵＴは゛′
Ｈ゛Ｈ′状態となる。
オン状態からオフ状態となり、さらに、第２のＮＭＯＳ
１３はオフ状態からオン状態となり、第２の反転出力部
３の出力として″゛Ｌ′Ｌ′ルベルが第２のＮＰＮＩ７
のベース端子に供給される。したがって、第１のＮＰＮ
Ｉ５はオフ状態からオン状態、第２のＮＰＮＩ７はオン
状態からオフ状態となり、これにより、第１のＮＰＮＩ
５を介して電圧源ＶＤＤ１９から前記負荷容量に電流が
流れ込み、負荷容量が充電されて出力端子ＯＵＴは゛′
Ｈ゛Ｈ′状態となる。
ところで、この第１の実施例に係るインバータ回路の出
力端子ＯＵＴに接続される負荷容量の増加に対する出力
信号の立ち上り時間（出力電圧の１０％から９０％まで
変化するのに要する時間）と出力信号の立ち下り時間（
出力電圧の９０％から１０％まで変化するのに要する時
間）との平均値の変化については、第５図のシュミレー
ション結果において（Ｂ）に示す如く、その変化率は従
来のインバータ回路の変化率（△）に比べて大幅に小さ
くなり、出力信号の立ち上り及び立ち下り時間の負荷容
量依存性が改善されていることがわかる。 第２図はこ
の発明の第２の実施例に係るインバータ回路を示す回路
図である。その特徴としては、第２の反転出力部３の第
２のＰＭＯＳ１１にかえて、ゲート端子が１ＭＯＳ７及
びＮＭＯＳ９のドレイン端子に接続され、ドレイン端子
がＮＭＯＳ１３のドレイン端子に接続され、ソース端子
及び基板が出力端子０ｔｌＴに接続された第２のＰＭＯ
Ｓ２３を設けることにより、第２の反転出力部３′を構
成したことにあり、その他の構成は第１図に示したイン
バータ回路と同じである。
力端子ＯＵＴに接続される負荷容量の増加に対する出力
信号の立ち上り時間（出力電圧の１０％から９０％まで
変化するのに要する時間）と出力信号の立ち下り時間（
出力電圧の９０％から１０％まで変化するのに要する時
間）との平均値の変化については、第５図のシュミレー
ション結果において（Ｂ）に示す如く、その変化率は従
来のインバータ回路の変化率（△）に比べて大幅に小さ
くなり、出力信号の立ち上り及び立ち下り時間の負荷容
量依存性が改善されていることがわかる。 第２図はこ
の発明の第２の実施例に係るインバータ回路を示す回路
図である。その特徴としては、第２の反転出力部３の第
２のＰＭＯＳ１１にかえて、ゲート端子が１ＭＯＳ７及
びＮＭＯＳ９のドレイン端子に接続され、ドレイン端子
がＮＭＯＳ１３のドレイン端子に接続され、ソース端子
及び基板が出力端子０ｔｌＴに接続された第２のＰＭＯ
Ｓ２３を設けることにより、第２の反転出力部３′を構
成したことにあり、その他の構成は第１図に示したイン
バータ回路と同じである。
ところで、第１図に示した回路構成にあっては、ＰＭＯ
Ｓ１１のゲート端子が“Ｌ １１レベルとなり、ＰＭＯ
ＳＩＩがオン状態になると、この状態の間中、ＰＭＯＳ
１１を介シテ電圧源■ＤＤ１９から第２のＮＰＮＩ７の
ベース端子に電流が流れ続けてしまう。そこで、上記の
ような構成とすることにより、ＰＭＯＳ２３のゲート端
子が“Ｌ″レベルあり、ＰＭＯＳ２３がオン状態にあっ
ても、出力端子ＯＵＴに接続された負荷容」（図示せず
）に蓄積されている電荷がなくなると、電流はＰＭ０８
２３のソース・ドレイン間を流れなくなる。
Ｓ１１のゲート端子が“Ｌ １１レベルとなり、ＰＭＯ
ＳＩＩがオン状態になると、この状態の間中、ＰＭＯＳ
１１を介シテ電圧源■ＤＤ１９から第２のＮＰＮＩ７の
ベース端子に電流が流れ続けてしまう。そこで、上記の
ような構成とすることにより、ＰＭＯＳ２３のゲート端
子が“Ｌ″レベルあり、ＰＭＯＳ２３がオン状態にあっ
ても、出力端子ＯＵＴに接続された負荷容」（図示せず
）に蓄積されている電荷がなくなると、電流はＰＭ０８
２３のソース・ドレイン間を流れなくなる。
したがって、第１図に示したインバータ回路に比べて消
費電力を低減することができる。また、第５図（Ｃ）に
示ず如く、出力信号の立ち上り、立ち下り時間の負荷容
量依存性も改善することができる。なお、前記第１図と
同符号のものは同一物を示し、その説明は省略した。
費電力を低減することができる。また、第５図（Ｃ）に
示ず如く、出力信号の立ち上り、立ち下り時間の負荷容
量依存性も改善することができる。なお、前記第１図と
同符号のものは同一物を示し、その説明は省略した。
第３図はこの発明の第３の実施例に係るバッフ１回路を
示す回路図である。その特徴としては、第１図に示した
インバータ回路において、第１のＮＰＮＩ ５７）ベー
ス１子を１２のＰＭＯＳ１１及びＮＭＯＳ１３のドレイ
ン端子に接続して、第２（７）Ｎ ＰＮ １７（７）ベ
ース端子を第１（７）１ＭＯＳ７及びＮＭＯＳ９のドレ
イン端子に接続することによ ・り出力段５′を構成し
たことにする。
示す回路図である。その特徴としては、第１図に示した
インバータ回路において、第１のＮＰＮＩ ５７）ベー
ス１子を１２のＰＭＯＳ１１及びＮＭＯＳ１３のドレイ
ン端子に接続して、第２（７）Ｎ ＰＮ １７（７）ベ
ース端子を第１（７）１ＭＯＳ７及びＮＭＯＳ９のドレ
イン端子に接続することによ ・り出力段５′を構成し
たことにする。
したがって、入力端子ＩＮに入力される信号は、第１の
反転出力部１及び第２の反転出力部３を介して第１のＮ
ＰＮ２５のベース端子に供給されることになる。即ち、
入力信号がＬ ＩＩレベルの場合には、第１のＮＰＮＩ
５のベース端子は“Ｌ′ルベルとなる。また、入力信号
は第１の反転出力部１を介して第２のＮＰＮ２７のベー
ス端子に供給されることになり、入力信号が“Ｌ″レベ
ル場合には、第２のＮＰＮ２７のベース端子は’ Ｈ”
レベルとなる。
反転出力部１及び第２の反転出力部３を介して第１のＮ
ＰＮ２５のベース端子に供給されることになる。即ち、
入力信号がＬ ＩＩレベルの場合には、第１のＮＰＮＩ
５のベース端子は“Ｌ′ルベルとなる。また、入力信号
は第１の反転出力部１を介して第２のＮＰＮ２７のベー
ス端子に供給されることになり、入力信号が“Ｌ″レベ
ル場合には、第２のＮＰＮ２７のベース端子は’ Ｈ”
レベルとなる。
このような構成とすることにより、入力端子■ＮにＬ
１ルベルの信号が入力されると、上述したように、第１
のＮＰＮ２５のベース端子は゛Ｌレベルとなり、第１の
ＮＰＮ２５はオフ状態となる。また、第２のＮＰＮ２７
のベース端子は゛Ｈレベルとなり、第２のＮＰＮ２７は
オン状態となり、出力端子ＯＵＴからは“Ｌ ＋＋レベ
ルの信号が出力されることになる。逆に、入力端子ＩＮ
に１１ 日Ｉ＋レベルの信号が入力されると、第１のＮ
ＰＮ２５のベース端子は“Ｈ°ルベルとなり、第１のＮ
ＰＮ２５はオン状態となる。また、第２のＮＰＮ２７の
ベース端子は″゛Ｌ″Ｌ″レベル、第２のＮＰＮ２７は
オフ状態となり、出力端子ＯＵＴからは“′Ｈ″レベル
の信号が出力されることになり、バッファ動作を行なう
ことになる。
１ルベルの信号が入力されると、上述したように、第１
のＮＰＮ２５のベース端子は゛Ｌレベルとなり、第１の
ＮＰＮ２５はオフ状態となる。また、第２のＮＰＮ２７
のベース端子は゛Ｈレベルとなり、第２のＮＰＮ２７は
オン状態となり、出力端子ＯＵＴからは“Ｌ ＋＋レベ
ルの信号が出力されることになる。逆に、入力端子ＩＮ
に１１ 日Ｉ＋レベルの信号が入力されると、第１のＮ
ＰＮ２５のベース端子は“Ｈ°ルベルとなり、第１のＮ
ＰＮ２５はオン状態となる。また、第２のＮＰＮ２７の
ベース端子は″゛Ｌ″Ｌ″レベル、第２のＮＰＮ２７は
オフ状態となり、出力端子ＯＵＴからは“′Ｈ″レベル
の信号が出力されることになり、バッファ動作を行なう
ことになる。
したがって、第１図に示したインバータ回路から、この
インバータ回路と同じ効果を有するバッファ回路を容易
に実現することが可能である。なお、前記第１図と同符
号のものは同一物を示し、その説明は省略した。
インバータ回路と同じ効果を有するバッファ回路を容易
に実現することが可能である。なお、前記第１図と同符
号のものは同一物を示し、その説明は省略した。
第１図はこの発明の第１の実施例に係るインバ″ −夕
回路を示す回路図、第２図はこの発明の第２の実施例に
係るインバータ回路を示す回路図、第″ ３図はこの発
明の第３の実施例に係るバッファ回路を示す回路図、第
４図は負荷容量に対する出力信号の立ち上り５、立ち下
り時間の変化についてのシュミレーション結果を示す図
、第５図はインバータ回路の従来例を示す回路図である
。 （図の主要な部分を表す符号の説明） １・・・第１の反転出力部 ３・・・第２の反転出力部 ５・・・出力段 第３図 第４コ 負荷容ｔ（ＰＦ） 第５図 一〇 ５つ ｓｓ 七力９鮨子○ＵＴ
回路を示す回路図、第２図はこの発明の第２の実施例に
係るインバータ回路を示す回路図、第″ ３図はこの発
明の第３の実施例に係るバッファ回路を示す回路図、第
４図は負荷容量に対する出力信号の立ち上り５、立ち下
り時間の変化についてのシュミレーション結果を示す図
、第５図はインバータ回路の従来例を示す回路図である
。 （図の主要な部分を表す符号の説明） １・・・第１の反転出力部 ３・・・第２の反転出力部 ５・・・出力段 第３図 第４コ 負荷容ｔ（ＰＦ） 第５図 一〇 ５つ ｓｓ 七力９鮨子○ＵＴ
Claims (4)
- （１）ＭＯＳ型トランジスタで構成され、入力端子に入
力される信号を反転する第１の反転回路と、ＭＯＳ型ト
ランジスタで構成され、第１の反転回路で反転される信
号を反転する第２の反転回路と、ベースが前記第１の反
転回路あるいは第２の反転回路のいずれか一方に接続さ
れ、コレクタが電源に接続され、エミッタが信号の出力
端子に接続された第１のＮＰＮ型のバイポーラトランジ
スタと、ベースが前記第１の反転回路あるいは第２の反
転回路のいずれか他方に接続され、コレクタが前記出力
端子に接続され、エミッタがグランドに接続された第２
のＮＰＮ型のバイポーラトランジスタとを有することを
特徴とする論理回路。 - （２）ベースが前記第１の反転回路の出力に接続された
前記第１のＮＰＮ型のバイポーラトランジスタと、ベー
スが前記第２の反転回路の出力に接続された前記第２の
ＮＰＮ型のバイポーラトランジスタとを有することを特
徴とする特許請求の範囲第１項に記載の論理回路。 - （３）ベースが前記第２の反転回路の出力に接続された
前記第１のＮＰＮ型のバイポーラトランジスタと、ベー
スが前記第１の反転回路の出力に接続された前記第２の
ＮＰＮ型のバイポーラトランジスタとを有することを特
徴とする特許請求の範囲第１項に記載の論理回路。 - （４）ソースおよび基板は前記出力端子に接続され、ド
レインは前記第２のＮＰＮ型のバイポーラトランジスタ
のベースに接続され、ゲートは前記第１の反転回路の出
力に接続されるＰ型のＭＯＳ型トランジスタと、ソース
はグランドに接続され、ドレインは前記第２のＮＰＮ型
のバイポーラトランジスタのベースに接続され、ゲート
は前記第１の反転回路の出力に接続されるＮ型のＭＯＳ
型トランジスタとにより構成される第２の反転回路と、
ベースが前記第１の反転回路の出力に接続される前記第
１のＮＰＮ型のバイポーラトランジスタとを有すること
を特徴とする特許請求の範囲第１項に記載の論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60062094A JPS61224519A (ja) | 1985-03-28 | 1985-03-28 | 論理回路 |
| EP86104152A EP0196616A3 (en) | 1985-03-28 | 1986-03-26 | Logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60062094A JPS61224519A (ja) | 1985-03-28 | 1985-03-28 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61224519A true JPS61224519A (ja) | 1986-10-06 |
Family
ID=13190121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60062094A Pending JPS61224519A (ja) | 1985-03-28 | 1985-03-28 | 論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0196616A3 (ja) |
| JP (1) | JPS61224519A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6394666A (ja) * | 1986-10-09 | 1988-04-25 | Hitachi Ltd | 半導体素子のレイアウト方式 |
| JPH02228813A (ja) * | 1989-03-02 | 1990-09-11 | Hitachi Ltd | バイポーラ・ｍｏｓ論理回路および半導体集積回路 |
| US5097150A (en) * | 1989-05-19 | 1992-03-17 | Fujitsu Limited | Bi-cmos logic circuit |
| JP2011518479A (ja) * | 2008-03-27 | 2011-06-23 | アギア システムズ インコーポレーテッド | 高電圧耐性の入出力インターフェイス回路 |
| JP2014014140A (ja) * | 2013-09-02 | 2014-01-23 | Agere Systems Inc | 高電圧耐性の入出力インターフェイス回路 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4810903A (en) * | 1987-12-14 | 1989-03-07 | Motorola, Inc. | BICMOS driver circuit including submicron on chip voltage source |
| KR940007954B1 (ko) * | 1992-03-06 | 1994-08-29 | 삼성전자 주식회사 | BiCMOS 구동회로 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148469A (en) * | 1978-05-15 | 1979-11-20 | Oki Electric Ind Co Ltd | Complementary mos inverter circuit device and its manufacture |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1251693A (ja) * | 1968-02-29 | 1971-10-27 | ||
| US4217502A (en) * | 1977-09-10 | 1980-08-12 | Tokyo Shibaura Denki Kabushiki Kaisha | Converter producing three output states |
| US4301383A (en) * | 1979-10-05 | 1981-11-17 | Harris Corporation | Complementary IGFET buffer with improved bipolar output |
| JPH0795395B2 (ja) * | 1984-02-13 | 1995-10-11 | 株式会社日立製作所 | 半導体集積回路 |
-
1985
- 1985-03-28 JP JP60062094A patent/JPS61224519A/ja active Pending
-
1986
- 1986-03-26 EP EP86104152A patent/EP0196616A3/en not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148469A (en) * | 1978-05-15 | 1979-11-20 | Oki Electric Ind Co Ltd | Complementary mos inverter circuit device and its manufacture |
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| JPS6394666A (ja) * | 1986-10-09 | 1988-04-25 | Hitachi Ltd | 半導体素子のレイアウト方式 |
| JPH02228813A (ja) * | 1989-03-02 | 1990-09-11 | Hitachi Ltd | バイポーラ・ｍｏｓ論理回路および半導体集積回路 |
| US5097150A (en) * | 1989-05-19 | 1992-03-17 | Fujitsu Limited | Bi-cmos logic circuit |
| JP2011518479A (ja) * | 2008-03-27 | 2011-06-23 | アギア システムズ インコーポレーテッド | 高電圧耐性の入出力インターフェイス回路 |
| JP2014014140A (ja) * | 2013-09-02 | 2014-01-23 | Agere Systems Inc | 高電圧耐性の入出力インターフェイス回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0196616A3 (en) | 1987-08-12 |
| EP0196616A2 (en) | 1986-10-08 |
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