JP2011518479A

JP2011518479A - 高電圧耐性の入出力インターフェイス回路

Info

Publication number: JP2011518479A
Application number: JP2011501764A
Authority: JP
Inventors: ビー．ハリス，エドワード; レウン，チェ，チョイ
Original assignee: Agere Systems LLC
Current assignee: Agere Systems LLC
Priority date: 2008-03-27
Filing date: 2008-03-27
Publication date: 2011-06-23
Anticipated expiration: 2028-03-27
Also published as: TW200941940A; US20110043249A1; US8310275B2; KR101387252B1; JP5614593B2; EP2274830A1; TWI481191B; WO2009120200A1; KR20110005792A; CN101874349A

Abstract

高電圧耐性の用途で用いるＩＯインターフェイス回路が提供される。このＩＯインターフェイス回路は、信号パッド、ならびにインターフェイス回路の電圧帰路に接続するように適合されたエミッタ、第１の制御信号を受け取るように適合されたベース、およびオープンコレクタ構成で信号パッドに直接接続されたコレクタを有する少なくとも１つの第１の寄生バイポーラ・トランジスタを含む。このインターフェイス回路は、寄生バイポーラ・トランジスタに結合されて第１の制御信号を発生する働きをするＭＯＳ制御回路をさらに含む。このＩＯインターフェイス回路は、インターフェイス回路の電圧源と信号パッドとの間に接続されたアクティブ・プルアップ回路をさらに含んでよい。

Description

本発明は、一般に電気技術および電子技術に関し、より詳細には入出力（ＩＯ）インターフェイス回路に関する。

例えばＩＯバッファなどのＩＯインターフェイス回路の使用は周知である。高度な相補型金属酸化膜半導体（ＣＭＯＳ）集積回路（ＩＣ）プロセス技術では、低電圧ＩＯバッファに向けた取組みが行われている。４０ナノメートル（ｎｍ）のＩＣ製造プロセスでは、例えば１．８ボルトのトランジスタが容易に採用されている。しかし、低電圧トランジスタを利用する取組みにもかかわらず、高電圧（例えば５ボルト）とのインターフェイスを必要とする特定のＩＯ用途において高電圧耐性の必要性が依然として存在している。そのような用途の１つに、発光ダイオード（ＬＥＤ）駆動回路がある。

従来型の高電圧耐性ＩＯインターフェイス回路は、一般に積層型金属酸化物半導体（ＭＯＳ）デバイスを用いる。この構成の一実施例が、Ｃｌａｒｋらの米国特許第６，３８８，４７５号に説明されている。この回路構成は、２つ以上のデバイスにわたって電圧を分配することにより、個々のデバイスに対する過電圧ストレスを緩和する助けとなり得るが、高電圧耐性のフェールセーフ仕様のなかには、回路への電力が遮断されたときさえ、回路が所定電圧に耐えることを必要とするものがある。これによって、積層型ＭＯＳデバイス手法に対する問題が生じる。さらに、積層型ＭＯＳデバイスを利用すると、非積層型デバイスの機構と比較してＩＣのより大きな面積が必要となり、したがって望ましくない。

高電圧耐性の出力段を形成する別の既知の手法に、厚い酸化物ＭＯＳデバイスを用いるものがある。しかし、この手法の欠点の１つに、追加のＩＣ製造ステップが必要であり総原価が増加するということがある。

したがって、従来型ＩＯインターフェイス回路に関連した１つまたは複数の前述の問題がない、高電圧耐性のＩＯインターフェイス回路に対する必要性が存在する。

米国特許第６，３８８，４７５号

本発明の例示的実施形態は、高電圧信号に対する耐性を改善したＩＯインターフェイス回路を提供することにより、上記の必要性を満たす。本発明の技法は、ＭＯＳデバイスと比較してより高い電圧耐性を有する１つまたは複数の寄生バイポーラ・トランジスタを利用することにより、積層型ＭＯＳデバイスに対する必要性を有利に解消する。さらに、本発明の技法は、そのような改善された高電圧耐性を用いる標準ＣＭＯＳ加工技術を提供し、したがって、従来型ＩＯインターフェイス回路と比較して、いかなる顕著なコストも追加しない。

本発明の一態様によれば、高電圧耐性の用途で用いるＩＯインターフェイス回路が提供される。このＩＯインターフェイス回路は、信号パッド、ならびにインターフェイス回路の電圧帰路に接続するエミッタ、第１の制御信号を受け取るように適合されたベース、およびオープンコレクタ構成で信号パッドに直接接続されたコレクタを有する少なくとも１つの第１の寄生バイポーラ・トランジスタを含む。このインターフェイス回路は、寄生バイポーラ・トランジスタに結合されて第１の制御信号を発生する働きをするＭＯＳ制御回路をさらに含む。

本発明の別の態様によれば、高電圧耐性の用途で用いるＩＯインターフェイス回路は、信号パッド、ならびに第１の電圧源に接続するエミッタ、第１の制御信号を受け取るように適合されたベース、および信号パッドに直接接続されたコレクタを含む少なくとも１つの第１の寄生バイポーラ・トランジスタを含む。このインターフェイス回路は、第２の電圧源と信号パッドとの間に接続されたアクティブ・プルアップ回路をさらに含む。アクティブ・プルアップ回路は、第１の制御信号の論理的補数である第２の制御信号を受け取るように適合される。ＭＯＳ制御回路は、第１の寄生バイポーラ・トランジスタに結合されて第１および第２の制御信号を発生する働きをする。

本発明の、これらおよび他の特徴、態様および利点が、添付図面に関連して解釈されることになる例示的実施形態の以下の詳細な説明から明らかになるであろう。

高電圧耐性の用途で用いる従来型出力段の少なくとも一部分を示す概略図である。本発明の一実施形態による、高電圧耐性の用途で用いる例示的ＩＯインターフェイス回路の少なくとも一部分を示す概略図である。本発明の別の実施形態による、高電圧耐性の用途で用いる例示的ＩＯインターフェイス回路の少なくとも一部分を示す概略図である。本発明の一実施形態による、高電圧耐性の用途で用いる例示的アクティブ・プルアップＩＯインターフェイス回路の少なくとも一部分を示す概略図である。本発明の別の実施形態による、高電圧耐性の用途で用いる例示的アクティブ・プルアップＩＯインターフェイス回路の少なくとも一部分を示す概略図である。

本発明は、本明細書で、例示的ＩＯインターフェイス回路との関連で説明されることになる。しかし、本発明は、本明細書に示されて説明される回路に限定されないことを理解されたい。むしろ、本発明の実施形態は、高電圧に対して向上した耐性を有するインターフェイス回路から利益を得ることができる任意の用途で実施されてよい。本発明の好ましい実施形態は、シリコン・ウェハで製作されてよいが、本発明の実施形態は、代わりに、ガリウム砒素（ＧａＡｓ）、リン化インジウム（ＩｎＰ）などを含むがこれらには限定されない他の材料を含むウェハで製作され得る。

図１は、高電圧耐性の用途で用いる従来型ＩＯインターフェイス回路１００の少なくとも一部分を示す概略図である。インターフェイス回路１００は、ＩＯパッド１０２およびＩＯパッドに接続されたオープンコレクタ出力段を含み、出力段は、１対の積層型ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタ・デバイスを備える。具体的には、第１のＮＭＯＳデバイス１０４および第２のＮＭＯＳデバイス１０６は、ＮＭＯＳデバイス１０４のドレイン（Ｄ）がＩＯパッド１０２に接続され、ＮＭＯＳデバイス１０４のソース（Ｓ）がＮＭＯＳデバイス１０６のドレインに接続され、ＮＭＯＳデバイス１０６のソースがアースに接続され、また、ＮＭＯＳデバイス１０４および１０６のゲート（Ｇ）がＣＭＯＳ制御回路１０８に接続されるように構成される。制御回路１０８は、制御回路に供給された入力信号Ｖｉｎの関数としてＮＭＯＳデバイス１０４および１０６を選択的に作動させるための制御信号を発生する働きをする。図示のように、制御回路１０８は、標準的なやり方で構成されたインバータを含んでよい。

インターフェイス回路１００によって利用される積層型ＭＯＳデバイス手法が、ＩＯパッドに印加された電圧をＮＭＯＳデバイス１０４および１０６にわたって分配することにより、ＩＯパッド１０２に接続された個々のＮＭＯＳデバイス１０４および１０６に対する過電圧ストレスを緩和する助けとなり得るが、高電圧耐性のフェールセーフ仕様のなかには、回路への電力が遮断されたときさえ、回路が所定の電圧に耐えることを必要とするものがある。これによって、積層型ＭＯＳデバイス手法に対する問題が生じる。さらに、積層型ＭＯＳデバイスを利用すると、非積層型デバイスの機構と比較してＩＣのより大きな面積が必要となり、したがって望ましくない。

図２は、本発明の一実施形態による、高電圧耐性の用途で用いる例示的ＩＯインターフェイス回路２００の少なくとも一部分を示す概略図である。ＩＯインターフェイス回路２００は、ＩＯパッド２０２または代替信号パッド、ならびにインターフェイス回路の電圧帰路（例えばアースまたはＶＳＳ）であり得るインターフェイス回路の第１の電圧源に接続するエミッタ（Ｅ）、第１の制御信号Ｖｃを受け取るように適合されたベース（Ｂ）、およびオープンコレクタ構成でＩＯパッドに直接接続されたコレクタ（Ｃ）を有する少なくとも１つの第１のバイポーラ・トランジスタ２０４を含む。用語「オープンコレクタ」は、一般にトランジスタの出力機構を指し、トランジスタのコレクタまたは他の出力端子（例えばドレイン）が、プラス電圧源に接続されずにＩＣのＩＯパッドでオープン状態のままにされるものである。この機構の利点は、例えばプルアップ抵抗または代替のプルアップ回路（例えば能動デバイス）を用いて、オープンコレクタ出力が広範囲の電圧（例えば出力トランジスタ・デバイスの飽和電圧より高い電圧）に接続され得ることである。このように、オープンコレクタ出力は、様々な電圧レベルとインターフェイスすることができ、それらの電圧のいくつかは、ＶＤＤであり得るインターフェイス回路２００の第２の供給電圧源よりさらに高くてもよい。

図から明らかなように、バイポーラ・トランジスタ２０４は、好ましくは寄生ＮＰＮトランジスタ（例えば横型ＮＰＮまたは縦型ＮＰＮ）である。比較的低速度（例えば約１００メガヘルツ（ＭＨｚ）未満）が許容できるとき、寄生バイポーラ・デバイスは、ＭＯＳデバイスの酸化膜絶縁破壊現象特性の心配のない、はるかに高い電圧耐性を示す。さらに、寄生バイポーラ・デバイスは、追加コストなし、またはほとんどなしで、標準的ＣＭＯＳプロセスにおいて利用可能である。ＣＭＯＳ製造プロセスを用いてバイポーラ・デバイスを実施するための技法は、当業者に知られている。

インターフェイス回路２００は、寄生ＮＰＮトランジスタ２０４に結合されて第１の制御信号Ｖｃを発生する働きをするＭＯＳ制御回路２０６をさらに備える。制御回路２０６は、例えばｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタ・デバイスＭＰ、およびインバータとして接続されるＮＭＯＳトランジスタ・デバイスＭＮを含んでよい。より詳細には、ＰＭＯＳデバイスＭＰのソース（Ｓ）は、インターフェイス回路２００の、ＶＤＤであり得る供給電圧に接続し、デバイスＭＰのドレイン（Ｄ）は、ノードＮ１でＮＭＯＳデバイスＭＮのドレインに接続され、デバイスＭＮのソースは、インターフェイス回路の第１の供給電圧源（例えばアース）に接続し、また、デバイスＭＰおよびＭＮのゲート（Ｇ）は、インターフェイス回路に供給される入力信号Ｖｉｎを受け取るためのノードＮ２でともに接続されて制御回路の入力端を形成する。したがって、制御信号Ｖｃは、入力信号Ｖｉｎの関数として発生されることになる。制御回路２０６に対する様々な代替形態の構成が同様に企図され、それらが本発明の範囲内に入ることを理解されたい。制御回路２０６への１つまたは複数の電圧源接続すなわちＶＤＤおよび／またはアースは、寄生バイポーラ・デバイスへの電圧源接続と同一である必要性はないことを理解されたい。このように、寄生バイポーラ・トランジスタ２０４は、結合されたＭＯＳ制御回路２０６から電気的に絶縁され得る。

図３に示される代替実施形態では、例示的ＩＯインターフェイス回路３００は、ＩＯパッド２０２と第１の供給電圧源（例えば接地）との間に接続されるのではなく、第２の供給電圧源（例えばＶＤＤ）とＩＯパッドとの間に直接接続されるバイポーラ・トランジスタ３０２を用いてよい。諸図を通じて、同じ参照数字は同じ要素を示すのに用いられる。この構成では、バイポーラ・トランジスタ３０２は、ＶＤＤに接続されたエミッタ、ＩＯパッド２０２に直接接続されたコレクタ、および制御信号Ｖｃを受け取るように適合されたベースを有する寄生ＰＮＰトランジスタ（例えば横型ＰＮＰまたは縦型ＰＮＰ）を備えてよい。このオープンコレクタの出力段構成は、例えばプルアップ用途で利用されてよい。この例では、寄生バイポーラ・トランジスタ３０２がオフになるときに、インターフェイス回路３００の出力を論理の低レベルに設定するために、ＩＯパッド２０２に外部抵抗（図示せず）が接続されてよい。

図４は、本発明の別の実施形態による、高電圧耐性の用途で用いる例示的ＩＯインターフェイス回路４００の少なくとも一部分を示す概略図である。繰り返しになるが、諸図を通じて、同じ参照数字は同じ要素を示すのに用いられる。図２に示される例示的ＩＯインターフェイス回路２００では、ＩＯインターフェイス回路４００は、積層型ＭＯＳデバイス機構の代わりにＩＯパッド２０２に直接接続された少なくとも１つの第１のバイポーラ・トランジスタ２０４を有利に利用する（例えば図１を参照されたい）。より詳細には、第１のバイポーラ・トランジスタ２０４は、インターフェイス回路４００のアースであり得る第１の供給電圧源に接続するエミッタ、第１の制御信号Ｖｃを受け取るように適合されたベース、およびＩＯパッド２０２に直接接続されたコレクタを含んでよい。しかし、図２および図３に示されたように、ＩＯインターフェイス回路４００は、オープンコレクタ機構に構成されるのではなく、第２の供給電圧源ＶＤＤとＩＯパッド２０２との間に接続されたアクティブ・プルアップ回路４０２を含む。制御信号Ｖｃは、第１のバイポーラ・トランジスタ２０４に結合された制御回路２０６によって発生されてよい。

プルアップ回路４０２を過電圧ストレスから保護するために、プルアップ回路は、少なくとも１つの第２のバイポーラ・トランジスタ４０４を含む。図から明らかなように、バイポーラ・トランジスタ４０４は、好ましくは寄生ＮＰＮトランジスタとして実施され、寄生ＮＰＮトランジスタは、前述のように実質的にＭＯＳデバイスの酸化膜絶縁破壊特性の心配のない高電圧耐性を示す。具体的には、バイポーラ・トランジスタ４０４のコレクタは第２の供給電圧源ＶＤＤに接続し、バイポーラ・トランジスタ４０４のエミッタはＩＯパッド２０２に直接接続され、バイポーラ・トランジスタ４０４のベースは第２の制御信号Ｖｃｂを受け取るように適合される。制御回路２０６によって発生され得る第２の制御信号Ｖｃｂは、好ましくは第１の制御信号Ｖｃの論理的補数である。

一実施例が図５に示されている他の実施形態では、例示的ＩＯインターフェイス回路５００は、第２の供給電圧源ＶＤＤに接続するエミッタ、ＩＯパッド２０２に直接接続されたコレクタ、および第１の制御信号Ｖｃの論理的補数である第２の制御信号Ｖｃｂを受け取るように適合されたベースを有する寄生ＰＮＰトランジスタ５０４を備えたアクティブ・プルアップ回路５０２を含んでよい。本発明の教示によるＩＯインターフェイス回路用に、様々な代替構成が企図されることを理解されたい。

本発明の技法の少なくとも一部分が、１つまたは複数の集積回路で実施されてよい。集積回路を形成する際に、ダイは、半導体ウェハの表面上の繰り返しパターンで通常製作される。ダイのそれぞれが、本明細書に説明されたデバイスを含み、他の構造または回路を含んでよい。個々のダイは、ウェハから切り取られ、あるいはダイシングされ、次いで集積回路としてパッケージングされる。当業者なら、ウェハをダイシングし、ダイをパッケージングして集積回路を作製する方法を知っているはずである。このように製造された集積回路は、本発明の一部と見なされる。

本発明による集積回路は、ＩＯインターフェイス回路を利用するあらゆる用途および／または電子システムで用いられ得る。本発明を実施するのに適当なシステムは、パーソナル・コンピュータ、通信網、電子機器（例えば自動試験装置（ＡＴＥ））、インターフェイス・ネットワーク、ディスプレイ・システムなどを含み得るが、これらには限定されない。そのような集積回路を組み込むシステムは、本発明の一部と見なされる。本明細書で提供された本発明の教示が与えられると、当業者なら、本発明の技法の他の実装形態および用途を企図することができるはずである。

本発明の例示的実施形態が、本明細書で添付図面を参照しながら説明されてきたが、本発明がそれらの実施形態に限定されないこと、また、添付の特許請求の範囲から逸脱することなく、当業者によって様々な他の変更および修正が本発明に加えられ得ることを理解されたい。

Claims

入出力（ＩＯ）インターフェイス回路であって、
信号パッド、
第１の電圧源に接続するように適合されたエミッタと、第１の制御信号を受け取るように適合されたベースと、オープンコレクタ構成で前記信号パッドに直接接続されたコレクタとを有する少なくとも１つの第１の寄生バイポーラ・トランジスタ、及び、
前記少なくとも１つの第１の寄生バイポーラ・トランジスタに結合され、第１の制御信号を発生するよう動作する金属酸化膜半導体（ＭＯＳ）制御回路を備える、インターフェイス回路。
前記少なくとも１つの第１の寄生バイポーラ・トランジスタが寄生ＮＰＮトランジスタおよび寄生ＰＮＰトランジスタのうち少なくとも１つを備える、請求項１に記載のインターフェイス回路。
前記第１の電圧源が前記インターフェイス回路の電圧帰路であり、前記少なくとも１つの第１の寄生バイポーラ・トランジスタが寄生ＮＰＮトランジスタを備える、請求項１に記載のインターフェイス回路。
前記第１の電圧源がインターフェイス回路の電圧源であり、前記少なくとも１つの第１の寄生バイポーラ・トランジスタが寄生ＰＮＰトランジスタを備える、請求項１に記載のインターフェイス回路。
前記少なくとも１つの第１の寄生バイポーラ・トランジスタが横型バイポーラ・トランジスタ及び縦型バイポーラ・トランジスタのうち少なくとも１つを備える、請求項１に記載のインターフェイス回路。
前記制御回路が、ｐチャネル金属酸化膜半導体（ＰＭＯＳ）デバイスとｎチャネル金属酸化膜半導体（ＮＭＯＳ）デバイスとを含む少なくとも１つのインバータを備え、前記ＰＭＯＳデバイスの第１のソース／ドレインが前記インターフェイス回路の電圧源に接続し、前記ＰＭＯＳデバイスの第２のソース／ドレインが、前記ＮＭＯＳデバイスの第１のソース／ドレインに接続され、前記第１の制御信号を発生する前記制御回路の出力端を形成し、前記ＮＭＯＳデバイスの第２のソース／ドレインが前記第１の電圧源に接続し、前記ＰＭＯＳデバイスのゲートと前記ＮＭＯＳデバイスのゲートとが、互いに接続され、前記制御回路への入力信号を受け取るように適合される、請求項１に記載のインターフェイス回路。
ＩＯインターフェイス回路であって、
信号パッド、
第１の電圧源に接続するように適合されたエミッタと、第１の制御信号を受け取るように適合されたベースと、前記信号パッドに直接接続されたコレクタとを有する少なくとも１つの第１の寄生バイポーラ・トランジスタ、
第２の電圧源と前記信号パッドとの間に接続され、前記第１の制御信号の論理的補数である前記第２の制御信号を受け取るように適合されるアクティブ・プルアップ回路、及び、
前記第１の寄生バイポーラ・トランジスタに結合され、前記第１の制御信号と前記第２の制御信号とを発生するよう動作するＭＯＳ制御回路を備える、インターフェイス回路。
前記アクティブ・プルアップ回路が、前記信号パッドに接続されたエミッタと、前記第２の電圧源へ接続するように適合されたコレクタと、前記第２の制御信号を受け取るように適合されたベースとを含む少なくとも１つの第２の寄生バイポーラ・トランジスタを備える、請求項７に記載のインターフェイス回路。
前記少なくとも１つの第１の寄生バイポーラ・トランジスタと前記少なくとも１つの第２の寄生バイポーラ・トランジスタとのそれぞれが寄生ＮＰＮトランジスタを備える、請求項８に記載のインターフェイス回路。
前記制御回路が、ｐチャネル金属酸化膜半導体（ＰＭＯＳ）デバイスとｎチャネル金属酸化膜半導体（ＮＭＯＳ）デバイスとを含む少なくとも１つのインバータを備え、前記ＰＭＯＳデバイスの第１のソース／ドレインが前記第２の電圧源に接続し、前記ＰＭＯＳデバイスの第２のソース／ドレインが、前記ＮＭＯＳデバイスの第１のソース／ドレインに接続され、前記第１の制御信号を発生する前記制御回路の出力端を形成し、前記ＮＭＯＳデバイスの第２のソース／ドレインが前記第１の電圧源に接続し、前記ＰＭＯＳデバイスのゲートと前記ＮＭＯＳデバイスのゲートとが、互いに接続され、前記制御回路への入力信号を受け取るように適合される、請求項７に記載のインターフェイス回路。
前記第１および第２の電圧源のうち少なくとも１つが前記ＭＯＳ制御回路への電圧源接続から電気的に絶縁される、請求項７に記載のインターフェイス回路。
請求項７に記載のＩＯインターフェイス回路を少なくとも１つ備える集積回路。
少なくとも１つの入出力（ＩＯ）インターフェイス回路を含む集積回路であって、前記少なくとも１つの入出力（ＩＯ）インターフェイス回路は、
信号パッド、
第１の電圧源に接続するように適合されたエミッタと、第１の制御信号を受け取るように適合されたベースと、オープンコレクタ構成で前記信号パッドに直接接続されたコレクタを有する少なくとも１つの第１の寄生バイポーラ・トランジスタ、及び、
前記少なくとも１つの第１の寄生バイポーラ・トランジスタに結合され、第１の制御信号を発生するよう動作する金属酸化膜半導体（ＭＯＳ）制御回路を備える、集積回路。
前記第１の寄生バイポーラ・トランジスタが寄生ＮＰＮトランジスタおよび寄生ＰＮＰトランジスタのうち少なくとも１つを備える、請求項１３に記載の集積回路。
前記第１の電圧源が前記少なくとも１つのインターフェイス回路の電圧帰路であり、前記少なくとも１つの第１の寄生バイポーラ・トランジスタが寄生ＮＰＮトランジスタを備える、請求項１３に記載の集積回路。
前記第１の電圧源が前記少なくとも１つのインターフェイス回路の電圧源であり、前記少なくとも１つの第１の寄生バイポーラ・トランジスタが寄生ＰＮＰトランジスタを備える、請求項１３に記載の集積回路。
前記少なくとも１つの第１の寄生バイポーラ・トランジスタが横型バイポーラ・トランジスタおよび縦型バイポーラ・トランジスタのうち少なくとも１つを備える、請求項１３に記載の集積回路。
前記制御回路が、ｐチャネル金属酸化膜半導体（ＰＭＯＳ）デバイスおよびｎチャネル金属酸化膜半導体（ＮＭＯＳ）デバイスを含む少なくとも１つのインバータを含み、前記ＰＭＯＳデバイスの第１のソース／ドレインが前記インターフェイス回路の電圧源に接続し、前記ＰＭＯＳデバイスの第２のソース／ドレインが、前記ＮＭＯＳデバイスの第１のソース／ドレインに接続され、前記第１の制御信号を発生する前記制御回路の出力端を形成し、前記ＮＭＯＳデバイスの第２のソース／ドレインが前記第１の電圧源に接続し、前記ＰＭＯＳデバイスのゲートと前記ＮＭＯＳデバイスのゲートとが、互いに接続され、前記制御回路への入力信号を受け取るように適合される、請求項１３に記載の集積回路。
ＩＯインターフェイス回路の電圧耐性を向上する方法であって、
第１の電圧源へ接続するように適合されたエミッタと、第１の制御信号を受け取るように適合されたベースと、オープンコレクタ構成でＩＯインターフェイス回路の信号パッドに直接接続されたコレクタとを有する少なくとも１つの第１の寄生バイポーラ・トランジスタを設けるステップと、
前記ＩＯインターフェイス回路に与えられた入力信号の関数として、前記第１の制御信号を発生するステップとを含む、方法。