JPS6394666A - 半導体素子のレイアウト方式 - Google Patents
半導体素子のレイアウト方式Info
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- JPS6394666A JPS6394666A JP23901186A JP23901186A JPS6394666A JP S6394666 A JPS6394666 A JP S6394666A JP 23901186 A JP23901186 A JP 23901186A JP 23901186 A JP23901186 A JP 23901186A JP S6394666 A JPS6394666 A JP S6394666A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 6
- 238000000034 method Methods 0.000 claims abstract description 9
- 239000000284 extract Substances 0.000 claims description 6
- 239000002184 metal Substances 0.000 abstract description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract 2
- 238000009792 diffusion process Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 230000000739 chaotic effect Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11896—Masterslice integrated circuits using combined field effect/bipolar technology
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体素子のレイアウト方式に係り、特にＮ
ＭＯＳ引抜き型Ｂ１ＣＭＯＳ論理回路のレイアウトに好
適なレイアウト方式に関する。
ＭＯＳ引抜き型Ｂ１ＣＭＯＳ論理回路のレイアウトに好
適なレイアウト方式に関する。
従来のＮ Ｍ ＯＳ引抜き型ＢｉＣＭＯＳ論理回路のレ
イアウト方式では、同一の入力信号が任意の位置にある
３個のＭＯＳＦＥＴのゲートに入力するため、これらを
つなぐ配線の占める面積が大きくセルレイアウト面積を
小さくすることができなかった。
イアウト方式では、同一の入力信号が任意の位置にある
３個のＭＯＳＦＥＴのゲートに入力するため、これらを
つなぐ配線の占める面積が大きくセルレイアウト面積を
小さくすることができなかった。
上記従来技術は、入力信号の配線で占める面積について
配慮がされておらず、セルレイアウト面積を小さくする
ことができなかった。
配慮がされておらず、セルレイアウト面積を小さくする
ことができなかった。
本発明の目的は、ＮＭＯＳ引抜き型ＢｉＣＭＯＳ論理回
路のセルレイアウト面積を小さくすることにある。
路のセルレイアウト面積を小さくすることにある。
上記目的は、ＮＭＯ３引抜き型ＲｉＣにＯ３論理回路の
、論理を構成するＰＭＯＳＦＥＴとＮＭＯ３ＦＥＴ 、
及びＰＭＯＳＦＥＴが接続するバイポーラトランジスタ
のベース電荷を引抜＜ ＮＭＯＳＦＥＴを３段に積み重
ね、これらのゲートを直線で貫くように配置することに
より、達成される。
、論理を構成するＰＭＯＳＦＥＴとＮＭＯ３ＦＥＴ 、
及びＰＭＯＳＦＥＴが接続するバイポーラトランジスタ
のベース電荷を引抜＜ ＮＭＯＳＦＥＴを３段に積み重
ね、これらのゲートを直線で貫くように配置することに
より、達成される。
ＮＭＯ３引抜き型ＢｉＣＭＯＳ論理回路では、１つない
しは複数個の入力信号は、それぞれ論理を構成するＰＭ
ＯＳＦＥＴとＮＭＯＳＦＥＴ 、及びＰＭＯＳＦＥＴが
接続するバイポーラトランジスタのベース電荷を引抜く
ＮＭＯＳＦＥＴのゲートに接続する。そこで、この３個
のＦＥＴを３段に積み重ね、各ゲートを直線で貫くよう
に配置すれば、ゲートをつなぐ配線が占める面積が小さ
くなるので、小さいセルレイアウト面積でこの回路をレ
イアウトすることができる。
しは複数個の入力信号は、それぞれ論理を構成するＰＭ
ＯＳＦＥＴとＮＭＯＳＦＥＴ 、及びＰＭＯＳＦＥＴが
接続するバイポーラトランジスタのベース電荷を引抜く
ＮＭＯＳＦＥＴのゲートに接続する。そこで、この３個
のＦＥＴを３段に積み重ね、各ゲートを直線で貫くよう
に配置すれば、ゲートをつなぐ配線が占める面積が小さ
くなるので、小さいセルレイアウト面積でこの回路をレ
イアウトすることができる。
以下、本発明の一実施例を第１図、第２図、第３図、第
４図により説明する。
４図により説明する。
第１図には、本発明によるＮＭＯＳ引抜き型ＢｉＣＭＯ
Ｓ論理回路のトランジスタ配置モデルが示されている。
Ｓ論理回路のトランジスタ配置モデルが示されている。
第２図には、ＮＭＯＳ引抜き型ＢｉＣＭＯＳ論理回路の
一例として４人力ＮＯＲ論理の回路図が示されている。
一例として４人力ＮＯＲ論理の回路図が示されている。
第３図及び第４図には、本発明の一実施例として、第２
図のＮＭＯＳ引抜き型ＢｉＣＭＯ５論理回路（４人力Ｎ
ＯＲ論理）のセルレイアウト図が示されている。
図のＮＭＯＳ引抜き型ＢｉＣＭＯ５論理回路（４人力Ｎ
ＯＲ論理）のセルレイアウト図が示されている。
ＮＭＯＳ引抜き型ＢｉＣＭＯＳ論理回路は、第２図に示
す様に、論理を構成するＰＭＯＳＦＥＴ・・・１とＮＭ
ＯＳＦＥＴ・・・２、及びトーテムポール接続したバイ
ポーラトランジスタ・・・５と６、及びバイポーラトラ
ンジスタのベース電荷を引抜＜ ＮＭＯＳＦＥＴ・・・
３と４より成る。４人力ＮＯＲ論理の場合、外部と接続
するノードは、入力信号・・・１１，１２，１３゜１４
と、出力信号・・・１５と、電源・・・２０と、接地・
・・３０であるゆ第２図において、入力信号・・・１１
゜１２．１３．１４に注目して見ると、各入力信号は、
論理を構成するＰＭＯＳＦＥＴ・・・１とＮＭＯＳＦＥ
Ｔ・・・２、及びＰＭＯＳＦＥＴが接続しているバイポ
ーラトランジスタ・・・５のベース電荷を引抜＜ ＮＭ
ＯＳＦＥＴ・・・３の各ゲートに接続していることが分
かる。これらのＭＯＳＦＥＴ・・・１，２．３のゲート
間を最適に接続するには、特にその配置順は制限しない
が、第１図で示す様に上から論理を構成するＰＭＯＳＦ
ＥＴ・・・１゜ＰＭＯＳＦＥＴが接続するバイポーラト
ランジスタ・・・５のベース電荷を引抜＜ ＮＭＯＳＦ
ＥＴ・・・３、論理を構成するＮＭＯＳＦＥＴ・・・２
の順に各ＭＯ３ＦＥＴを配置し、各ＭＯＳＦＥＴ列・・
・１，２，３内のＦＥＴ配置順をゲートのノードが等し
くなる様にし、入力信号・・・１１゜１２．１３，１４
力酊０８ＦＩミＴ列間で交差しない様にすればよい、こ
の時、バイポーラトランジスタ・・・５と６、及びＮＭ
Ｏ３が接続するバイポーラトランジスタ・・・６のベー
ス電荷を引抜＜ ＮＭＯＳＦＥＴ・・・４の配置は、第
１図に制限されることなくどこに置いてもよい。
す様に、論理を構成するＰＭＯＳＦＥＴ・・・１とＮＭ
ＯＳＦＥＴ・・・２、及びトーテムポール接続したバイ
ポーラトランジスタ・・・５と６、及びバイポーラトラ
ンジスタのベース電荷を引抜＜ ＮＭＯＳＦＥＴ・・・
３と４より成る。４人力ＮＯＲ論理の場合、外部と接続
するノードは、入力信号・・・１１，１２，１３゜１４
と、出力信号・・・１５と、電源・・・２０と、接地・
・・３０であるゆ第２図において、入力信号・・・１１
゜１２．１３．１４に注目して見ると、各入力信号は、
論理を構成するＰＭＯＳＦＥＴ・・・１とＮＭＯＳＦＥ
Ｔ・・・２、及びＰＭＯＳＦＥＴが接続しているバイポ
ーラトランジスタ・・・５のベース電荷を引抜＜ ＮＭ
ＯＳＦＥＴ・・・３の各ゲートに接続していることが分
かる。これらのＭＯＳＦＥＴ・・・１，２．３のゲート
間を最適に接続するには、特にその配置順は制限しない
が、第１図で示す様に上から論理を構成するＰＭＯＳＦ
ＥＴ・・・１゜ＰＭＯＳＦＥＴが接続するバイポーラト
ランジスタ・・・５のベース電荷を引抜＜ ＮＭＯＳＦ
ＥＴ・・・３、論理を構成するＮＭＯＳＦＥＴ・・・２
の順に各ＭＯ３ＦＥＴを配置し、各ＭＯＳＦＥＴ列・・
・１，２，３内のＦＥＴ配置順をゲートのノードが等し
くなる様にし、入力信号・・・１１゜１２．１３，１４
力酊０８ＦＩミＴ列間で交差しない様にすればよい、こ
の時、バイポーラトランジスタ・・・５と６、及びＮＭ
Ｏ３が接続するバイポーラトランジスタ・・・６のベー
ス電荷を引抜＜ ＮＭＯＳＦＥＴ・・・４の配置は、第
１図に制限されることなくどこに置いてもよい。
第１図のトランジスタ配置モデルに従って作画したセル
レイアウトの１例が第３図である。第３図に示す一実施
例は、Ｐｏ１ｙＳｉＷが１層、メタル層が１層と制限し
ている。このセルレイアウト例は、拡散層−１０１、Ｐ
ｏｌｙＳｉ層−１０２、メタル第１層・・・１０３、Ｐ
ｏｌｙＳｉ層または拡散層とメタル第１層をつなぐコン
タクトホール・・・１０５より成る。
レイアウトの１例が第３図である。第３図に示す一実施
例は、Ｐｏ１ｙＳｉＷが１層、メタル層が１層と制限し
ている。このセルレイアウト例は、拡散層−１０１、Ｐ
ｏｌｙＳｉ層−１０２、メタル第１層・・・１０３、Ｐ
ｏｌｙＳｉ層または拡散層とメタル第１層をつなぐコン
タクトホール・・・１０５より成る。
また、バイポーラトランジスタは、コレクタ端子の拡散
層およびメタル第１Ｐｌとのコンタクトホール・・・１
０７、ベース端子のコンタクトホール・・・１０８、エ
ミッタ端子のコンタクトホール・・・１０９より成る。
層およびメタル第１Ｐｌとのコンタクトホール・・・１
０７、ベース端子のコンタクトホール・・・１０８、エ
ミッタ端子のコンタクトホール・・・１０９より成る。
第３図に示すＮＭＯ９引抜き型ＢｉＣＭＯＳ論理回路の
ルイアウト例では、トランジスタの配置は第１図に示す
とおりである。各入力信号・・・１１゜１２．１３，１
４は、ＭＯＳＦＥＴ列・・・ｔｏ ２．３を一直線で
通過している。またＮＭＯＳＦＥＴが接続するバイポー
ラトランジスタ・・・６のベース電荷を引抜くＮＭＯＳ
ＦＥＴ・・・４は、論理を構成するＮＭＯＳＦＥＴ・・
・２と拡散層を共有し、隣接して配置しである。バイポ
ーラトランジスタ・・・５と６は、ＭＯＳＦＥＴの右側
に配置しである。！！！源・・・２０及び接地・・・３
０は、メタル第１層でそれぞれセルの一ヒ下辺を横方向
に通過している。出力端子・・・１５は、メタル第１層
のセル内端子である。
ルイアウト例では、トランジスタの配置は第１図に示す
とおりである。各入力信号・・・１１゜１２．１３，１
４は、ＭＯＳＦＥＴ列・・・ｔｏ ２．３を一直線で
通過している。またＮＭＯＳＦＥＴが接続するバイポー
ラトランジスタ・・・６のベース電荷を引抜くＮＭＯＳ
ＦＥＴ・・・４は、論理を構成するＮＭＯＳＦＥＴ・・
・２と拡散層を共有し、隣接して配置しである。バイポ
ーラトランジスタ・・・５と６は、ＭＯＳＦＥＴの右側
に配置しである。！！！源・・・２０及び接地・・・３
０は、メタル第１層でそれぞれセルの一ヒ下辺を横方向
に通過している。出力端子・・・１５は、メタル第１層
のセル内端子である。
第３図の実施例では、メタル層を１層に制限していたが
、メタル第２層をセルレイアウトで沌用可能にすれば、
セルレイアウト面積を更に小さくすることができる。第
４図は、メタル第２層を使用したセルレイアウトの１例
である。このレイアウト例では、メタル第２層・・・１
０４とメタル第１層とメタル第２層をつなぐコンタクト
ホール・・・１０６の各層が、第３図のレイアウト例で
使用した層に追加される。
、メタル第２層をセルレイアウトで沌用可能にすれば、
セルレイアウト面積を更に小さくすることができる。第
４図は、メタル第２層を使用したセルレイアウトの１例
である。このレイアウト例では、メタル第２層・・・１
０４とメタル第１層とメタル第２層をつなぐコンタクト
ホール・・・１０６の各層が、第３図のレイアウト例で
使用した層に追加される。
第４図のレイアウト例のトランジスタ配置も、第１図に
従っている。このレイアウト例は、第３図のレイアウト
例に対して、論理を構成するＮＭＯＳＦＥＴ・・・２と
、ＮＭＯＳＦＥＴが接続するバイポーラトランジスタ・
・・６、及びこのバイポーラトランジスタのベース電荷
を引抜＜ ＮＭＯＳＦＥＴ・・・４が縦方向に反転して
おり、接地・・・３０がセル内を通過していることが異
なっている。また、接地・・・３０がメタル第１層であ
るため、出力信号・・・１５がメタル第２層となり、出
力端子がメタル第２層のセル内端子となる。
従っている。このレイアウト例は、第３図のレイアウト
例に対して、論理を構成するＮＭＯＳＦＥＴ・・・２と
、ＮＭＯＳＦＥＴが接続するバイポーラトランジスタ・
・・６、及びこのバイポーラトランジスタのベース電荷
を引抜＜ ＮＭＯＳＦＥＴ・・・４が縦方向に反転して
おり、接地・・・３０がセル内を通過していることが異
なっている。また、接地・・・３０がメタル第１層であ
るため、出力信号・・・１５がメタル第２層となり、出
力端子がメタル第２層のセル内端子となる。
以上本発明を実施例に基づき具体的に説明したが、この
発明は上記実施例に限定されるものではなく、その要旨
を逸脱しない範囲で種々変更可能であることはいうまで
もない１例えば、本発明は１本ないしは複数本の入力信
号が、３種類のＭＯＳＦＥＴのゲートに入力する回路の
セルレイアウトの方式であるので、これを１本ないしは
複数本の入力信号が、ｎ種類のＭＯＳＦＥＴのゲートに
入力する回路のセルレイアウトの方式に変更することが
可能である。このような、入力信号がｎ種類のＭＯＳＦ
ＥＴのゲートに入力するレイアウト例を、第５図、第６
図、第７図を用いて説明する。
発明は上記実施例に限定されるものではなく、その要旨
を逸脱しない範囲で種々変更可能であることはいうまで
もない１例えば、本発明は１本ないしは複数本の入力信
号が、３種類のＭＯＳＦＥＴのゲートに入力する回路の
セルレイアウトの方式であるので、これを１本ないしは
複数本の入力信号が、ｎ種類のＭＯＳＦＥＴのゲートに
入力する回路のセルレイアウトの方式に変更することが
可能である。このような、入力信号がｎ種類のＭＯＳＦ
ＥＴのゲートに入力するレイアウト例を、第５図、第６
図、第７図を用いて説明する。
第５図には、本発明を適用することが可能なＣＭＯ３の
論理図が示されている。第５図で示した論理は、入力信
号・・・１００１と１００２を共通する２人力ＮＡＮＤ
と２人力ＮＯＲである第６図には、第５図で示したＣＭ
Ｏ８論理の回路図が示されている。入力信号・・・１０
０１と１００２は、ＮＡＮＤとＰＭＯＳＦＥＴ ・・・
１０１１．ＮＡＮＤのＮＭＯＳＦＥＴ・・・１０１２．
ＮＯＲのＰＭＯＳＦＥＴ・・・１０１３゜ＮＯＲ（７）
ＮＭＱＳＦＥＴ−１０１４（７）４種類１７１ ＭＯＳ
ＦＥＴ ニ入力している。第７図には、第５図で示した
ＣＭＯ３論理を、本発明の要旨に従って作画したレイア
ウト例が示されている。このレイアウト例では、ＭＯＳ
ＦＥＴ列が４段に積み重ねられ、入力信号・・・１００
１と１００２は、ＭＯＳＦＥＴ列・・・１０１１，１０
１２゜１０１３．１０１４を一直線に通過している。出
力信号・・・１００３，１００４はメタル第１層でセル
内端子となっている。
論理図が示されている。第５図で示した論理は、入力信
号・・・１００１と１００２を共通する２人力ＮＡＮＤ
と２人力ＮＯＲである第６図には、第５図で示したＣＭ
Ｏ８論理の回路図が示されている。入力信号・・・１０
０１と１００２は、ＮＡＮＤとＰＭＯＳＦＥＴ ・・・
１０１１．ＮＡＮＤのＮＭＯＳＦＥＴ・・・１０１２．
ＮＯＲのＰＭＯＳＦＥＴ・・・１０１３゜ＮＯＲ（７）
ＮＭＱＳＦＥＴ−１０１４（７）４種類１７１ ＭＯＳ
ＦＥＴ ニ入力している。第７図には、第５図で示した
ＣＭＯ３論理を、本発明の要旨に従って作画したレイア
ウト例が示されている。このレイアウト例では、ＭＯＳ
ＦＥＴ列が４段に積み重ねられ、入力信号・・・１００
１と１００２は、ＭＯＳＦＥＴ列・・・１０１１，１０
１２゜１０１３．１０１４を一直線に通過している。出
力信号・・・１００３，１００４はメタル第１層でセル
内端子となっている。
本発明によれば、ＮＭＯＳ引抜き型ＢｉＣＭＯＳ論理回
路のセルレイアウト面積を小さくすることができるので
、ＮＭＯＳ引抜き型ＢｉＣＭＯＳ論理回路を内蔵するＬ
Ｓｉの実装密度が高くなる効果がある。
路のセルレイアウト面積を小さくすることができるので
、ＮＭＯＳ引抜き型ＢｉＣＭＯＳ論理回路を内蔵するＬ
Ｓｉの実装密度が高くなる効果がある。
また、セル内の配線長が短くなるため配線抵抗を小さく
することができるので、１ゲート当りのＮＭＯＳ抜引き
型ＢｉＣＭＯＳ論理回路の遅延時間を短かくする効果が
ある。
することができるので、１ゲート当りのＮＭＯＳ抜引き
型ＢｉＣＭＯＳ論理回路の遅延時間を短かくする効果が
ある。
第１図は、本発明によるＮＭＯＳ引抜き型ＢｉＣＭＯＳ
論理回路のトランジスタ配置モデルである。 第２図は、ＮＭＯＳ引抜き型ＢｉＣＭＯＳ論理回路例で
ある。第３図は、本発明の一実施例である。第４図は、
メタル第２Ｒ４を用いた本発明の一実施例である。第５
図は、本発明適用可能なＣＭＯ８論理の論理図である。 第６図は、第５図のＣＭＯ３論理の回路図である。第７
図は、第５図のＣＭＯＳ論理に本発明を実施した例であ
る。 １・・・論理を構成するＰＭＯＳＦＥＴ 、２・・・論
理を構成するＮＭＯＳＦＥＴ 、３・・・ＰＭＯＳＦＥ
Ｔが接続するバイポーラトランジスタのベース電荷を引
抜＜ＮＭＯＳＦＥＴ 、４・・・ＮＭＯＳＦＥＴが接続
するバイポーラトランジスタのベース電荷を引抜＜ＮＭ
ＯＳＦＥＴ 、 ５・・・ＰＭＯＳＦＥＴが接続するバ
イポーラトランジスタ、６・・・ＮＭＯＳＦＥＴが接続
するバイポーラトランジスタ、１１，１２゜１３．１４
・・・入力信号、１５・・・出力信号、２０・・・電源
、３０・・・接地、１０１・・・拡散層、１０２・・・
ＰｏｌｙＳｉ層、１０３・・・メタル第１層、１０４
・・・メタル第２）ｃｉＩ、１０５・・・ＰｏｌｙＳｉ
層または拡散層とメタル第１層をつなぐコンタクトホー
ル、１０６・・・メタル第１層とメタル第２層をつなぐ
コンタクトホール、１０７・・・バイポーラトランジス
タのコレク夕端子の拡散層およびメタル第１層とのコン
タクトホール、１０８・・・バイポーラトランジスタの
ベース端子のコンタクトホール、１０９・・・バイポー
ラトランジスタのエミッタ端子のコンタクトホール、１
００１．１００２・・・入力信号、１００３−・・出力
信号（ＮＡＮＤ） 、１００４・・・出力信号（ＮＯＲ
）、１０１１・・・ＰＭＯ３ＦＩ！Ｔ （Ｎ Ａ Ｎ
Ｄ ）、１０１２・・・ＮＭＯ３ＦＥＴ （ＮＡＮ
Ｄ） 、１０１３・・・ＰＭＯＳＦＥＴ （Ｎ ＯＲ）
、 １０１４ ・ＮＭＯ３Ｆｒ：Ｔ（Ｎｏ Ｒ）。 第 ／ 目 第 ３ の 第 ５ 目 第 ｉ
論理回路のトランジスタ配置モデルである。 第２図は、ＮＭＯＳ引抜き型ＢｉＣＭＯＳ論理回路例で
ある。第３図は、本発明の一実施例である。第４図は、
メタル第２Ｒ４を用いた本発明の一実施例である。第５
図は、本発明適用可能なＣＭＯ８論理の論理図である。 第６図は、第５図のＣＭＯ３論理の回路図である。第７
図は、第５図のＣＭＯＳ論理に本発明を実施した例であ
る。 １・・・論理を構成するＰＭＯＳＦＥＴ 、２・・・論
理を構成するＮＭＯＳＦＥＴ 、３・・・ＰＭＯＳＦＥ
Ｔが接続するバイポーラトランジスタのベース電荷を引
抜＜ＮＭＯＳＦＥＴ 、４・・・ＮＭＯＳＦＥＴが接続
するバイポーラトランジスタのベース電荷を引抜＜ＮＭ
ＯＳＦＥＴ 、 ５・・・ＰＭＯＳＦＥＴが接続するバ
イポーラトランジスタ、６・・・ＮＭＯＳＦＥＴが接続
するバイポーラトランジスタ、１１，１２゜１３．１４
・・・入力信号、１５・・・出力信号、２０・・・電源
、３０・・・接地、１０１・・・拡散層、１０２・・・
ＰｏｌｙＳｉ層、１０３・・・メタル第１層、１０４
・・・メタル第２）ｃｉＩ、１０５・・・ＰｏｌｙＳｉ
層または拡散層とメタル第１層をつなぐコンタクトホー
ル、１０６・・・メタル第１層とメタル第２層をつなぐ
コンタクトホール、１０７・・・バイポーラトランジス
タのコレク夕端子の拡散層およびメタル第１層とのコン
タクトホール、１０８・・・バイポーラトランジスタの
ベース端子のコンタクトホール、１０９・・・バイポー
ラトランジスタのエミッタ端子のコンタクトホール、１
００１．１００２・・・入力信号、１００３−・・出力
信号（ＮＡＮＤ） 、１００４・・・出力信号（ＮＯＲ
）、１０１１・・・ＰＭＯ３ＦＩ！Ｔ （Ｎ Ａ Ｎ
Ｄ ）、１０１２・・・ＮＭＯ３ＦＥＴ （ＮＡＮ
Ｄ） 、１０１３・・・ＰＭＯＳＦＥＴ （Ｎ ＯＲ）
、 １０１４ ・ＮＭＯ３Ｆｒ：Ｔ（Ｎｏ Ｒ）。 第 ／ 目 第 ３ の 第 ５ 目 第 ｉ
Claims (1)
- 【特許請求の範囲】 １、論理を構成するＰＭＯＳＦＥＴとＮＭＯＳＦＥＴ、
及びトーテムポール接続したバイポーラトランジスタ、
及びバイポーラトランジスタのベース電荷を引抜くＮＭ
ＯＳＦＥＴから成るＮＭＯＳ引抜き型ＢｉＣＭＯＳ論理
回路をレイアウトする時に、論理を構成するＰＭＯＳＦ
ＥＴとＮＭＯＳＦＥＴ、及びＰＭＯＳＦＥＴが接続する
バイポーラトランジスタのベース電荷を引抜くＮＭＯＳ
ＦＥＴを３段に積み重ねることを特徴とする半導体素子
のレイアウト方式。 ２、上記のレイアウトをする時に、論理を構成するＰＭ
ＯＳＦＥＴとＮＭＯＳＦＥＴ、及びＰＭＯＳＦＥＴが接
続するバイポーラトランジスタのベース電荷を引抜くＮ
ＭＯＳＦＥＴのゲートを直線で貫く様に配置することを
特徴とする特許請求の範囲第１項記載の半導体素子のレ
イアウト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61239011A JP2574774B2 (ja) | 1986-10-09 | 1986-10-09 | 半導体素子のレイアウト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61239011A JP2574774B2 (ja) | 1986-10-09 | 1986-10-09 | 半導体素子のレイアウト方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6394666A true JPS6394666A (ja) | 1988-04-25 |
| JP2574774B2 JP2574774B2 (ja) | 1997-01-22 |
Family
ID=17038566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61239011A Expired - Fee Related JP2574774B2 (ja) | 1986-10-09 | 1986-10-09 | 半導体素子のレイアウト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2574774B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5939060A (ja) * | 1982-08-27 | 1984-03-03 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61224519A (ja) * | 1985-03-28 | 1986-10-06 | Toshiba Corp | 論理回路 |
| JPS61225924A (ja) * | 1985-03-30 | 1986-10-07 | Toshiba Corp | インバ−タ回路 |
-
1986
- 1986-10-09 JP JP61239011A patent/JP2574774B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5939060A (ja) * | 1982-08-27 | 1984-03-03 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61224519A (ja) * | 1985-03-28 | 1986-10-06 | Toshiba Corp | 論理回路 |
| JPS61225924A (ja) * | 1985-03-30 | 1986-10-07 | Toshiba Corp | インバ−タ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2574774B2 (ja) | 1997-01-22 |
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