JPS62226642A - プログラマブルロジツクアレイ - Google Patents
プログラマブルロジツクアレイInfo
- Publication number
- JPS62226642A JPS62226642A JP61071753A JP7175386A JPS62226642A JP S62226642 A JPS62226642 A JP S62226642A JP 61071753 A JP61071753 A JP 61071753A JP 7175386 A JP7175386 A JP 7175386A JP S62226642 A JPS62226642 A JP S62226642A
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- JP
- Japan
- Prior art keywords
- mosfet
- metal wiring
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- wiring
- programmable logic
- Prior art date
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- Granted
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 9
- 229920005591 polysilicon Polymers 0.000 claims abstract description 9
- 239000002184 metal Substances 0.000 claims description 22
- 239000011159 matrix material Substances 0.000 abstract description 16
- 238000003491 array Methods 0.000 abstract description 5
- 229920000747 poly(lactic acid) Polymers 0.000 description 13
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000010257 thawing Methods 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプログラマブルロジックアレイに関スる。
従来半導体集積回路で実現されるプログラマブルロジッ
クアレイ(以下PLAと略す)の構造は第3図にブロッ
ク図で示すようにANDNトスクス22の入力線22と
積項線24お工びOR,マトリフ125人力線となる積
項線24と出力線27のそれぞれの方向が直交していた
。
クアレイ(以下PLAと略す)の構造は第3図にブロッ
ク図で示すようにANDNトスクス22の入力線22と
積項線24お工びOR,マトリフ125人力線となる積
項線24と出力線27のそれぞれの方向が直交していた
。
なお、第2図において、23はANDマトリクス22の
、また26はORマトリクス25の各負荷列を示す。
、また26はORマトリクス25の各負荷列を示す。
上述した従来のPL、Aは入力数(1)、積項数(ロ)
)。
)。
出力数(n)5等によって回路の規模が変わるとその形
状が2次元方向に変化するが、この変化を一つ0PLA
で吸収しているため様々な寸法のPI、Aが必要になる
。この結果寸法の異なる複数のPLAをチップ上にレイ
アウトする場合、すき間ができやすく、高密度化が困難
となったり、入出力の信号線や電源の配線が複雑になる
という欠点が有る。
状が2次元方向に変化するが、この変化を一つ0PLA
で吸収しているため様々な寸法のPI、Aが必要になる
。この結果寸法の異なる複数のPLAをチップ上にレイ
アウトする場合、すき間ができやすく、高密度化が困難
となったり、入出力の信号線や電源の配線が複雑になる
という欠点が有る。
また、マスタースライス方式で実現しようとすると、予
想される最大規模のAND平面、及びOR平面をあらか
じめ用意する必要が有る為、小規模のPLAを実現する
場合には効率が悪かった。
想される最大規模のAND平面、及びOR平面をあらか
じめ用意する必要が有る為、小規模のPLAを実現する
場合には効率が悪かった。
本発明によるプログラマブルロジックアレイは、それぞ
れのゲート電極が共通接続されかつiNi状に配置され
た複数のMOSFETから成シ上記直線と直交する方向
に複数個釜べられ−fcMOSFET群と、 上記直線状に配置された複数の負荷素子から成り、前記
各MOSFET群のドレイン電極を上記並びの方向に結
合する信号線上に接続可能な負荷素子群と、 上記信号線が形成される層と異なる層内に上記直線方向
に形成されそれぞれが上記信号線の一つと接続可能な金
属配線 とでそれぞれが構成される少なくとも2個のブロックか
ら成り、上記ゲート電極を入力としたアンド論理を構成
するための第1のブロック群の上記各金属配線をオア論
理を構成するための第2のブロック群の上記ゲート電極
に接続し、この第2のブロック群の上記金属配線を出力
とするようにし友ことを特徴とする。
れのゲート電極が共通接続されかつiNi状に配置され
た複数のMOSFETから成シ上記直線と直交する方向
に複数個釜べられ−fcMOSFET群と、 上記直線状に配置された複数の負荷素子から成り、前記
各MOSFET群のドレイン電極を上記並びの方向に結
合する信号線上に接続可能な負荷素子群と、 上記信号線が形成される層と異なる層内に上記直線方向
に形成されそれぞれが上記信号線の一つと接続可能な金
属配線 とでそれぞれが構成される少なくとも2個のブロックか
ら成り、上記ゲート電極を入力としたアンド論理を構成
するための第1のブロック群の上記各金属配線をオア論
理を構成するための第2のブロック群の上記ゲート電極
に接続し、この第2のブロック群の上記金属配線を出力
とするようにし友ことを特徴とする。
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例を示す図であり、(a)は平
面図であり、Φ)は等何回路である。
面図であり、Φ)は等何回路である。
第1図を参照すると、本実施例は、4列のMOSFET
列100と、負荷素子列となる2列のMOSFET列2
00とから構成されている。第1図において1及び2は
MOSFET列100ポリシリコンによる共通ゲート電
極であり、3はMOSFET列100の共通ソース電極
であり、4及び5はドレイン電極であシ、6はコンタク
ト穴である。ま友11及び12はMOSFET列200
の共通ゲート端子であり、13はMOSFET列200
の共通ソース電極であシ、14及び15はMOS F
E T列200のドレイン電極となる。
列100と、負荷素子列となる2列のMOSFET列2
00とから構成されている。第1図において1及び2は
MOSFET列100ポリシリコンによる共通ゲート電
極であり、3はMOSFET列100の共通ソース電極
であり、4及び5はドレイン電極であシ、6はコンタク
ト穴である。ま友11及び12はMOSFET列200
の共通ゲート端子であり、13はMOSFET列200
の共通ソース電極であシ、14及び15はMOS F
E T列200のドレイン電極となる。
第1図(a)では、集積回路の構造のうちMO8F E
Tの部分までを示し、金属による配線部分は示していな
い。ただし、拡散と金属及びポリシリコンと金属のため
のコンタクト穴は置く可能性の有る場所すべてに描いで
ある。
Tの部分までを示し、金属による配線部分は示していな
い。ただし、拡散と金属及びポリシリコンと金属のため
のコンタクト穴は置く可能性の有る場所すべてに描いで
ある。
第1図において各MOSFET列100は縦方向に8個
のMOSFETと、それぞれが4個のMOSFETに関
して共通接続されている共通ゲート[fi@1及び2を
有しておシ、各MOSFET列200も同様な構成MO
S F ETとなっている。
のMOSFETと、それぞれが4個のMOSFETに関
して共通接続されている共通ゲート[fi@1及び2を
有しておシ、各MOSFET列200も同様な構成MO
S F ETとなっている。
第1図に示した実施例は各MOSFET列100お工び
負荷素子列200Hそれぞれ8個のMOSFETから成
るが、図面の繁雑化全回避する九めに、次の説明でu、
MOSFET列は4個のNチャンネル型MOSFETを
3段重ねたものとし、また負荷素子列はゲート電極を接
地した12個のPチャンネル型MOSFETとする。
負荷素子列200Hそれぞれ8個のMOSFETから成
るが、図面の繁雑化全回避する九めに、次の説明でu、
MOSFET列は4個のNチャンネル型MOSFETを
3段重ねたものとし、また負荷素子列はゲート電極を接
地した12個のPチャンネル型MOSFETとする。
第3図はこのよりなPLAの各素子間の配線ケ行なって
PLA回路を構成したときの、論理回路を示す。
PLA回路を構成したときの、論理回路を示す。
第3図において41及び49はポリシリコンによるMO
SFET列の共通ゲート電極、42及び52はNチャン
ネル型MOSFET、43.48及び53は1層目の金
属配線、47及び55に2層目の金属配線であり、46
.50及び54はそれぞれ1層目の金属配線43.48
及び53と2層目の金属配線47.47.及び55を接
続するスルーホール、44は負荷素子となるPチャンネ
ル型MOSFETでありゲート電極は接地されており、
45は霜除端子である。
SFET列の共通ゲート電極、42及び52はNチャン
ネル型MOSFET、43.48及び53は1層目の金
属配線、47及び55に2層目の金属配線であり、46
.50及び54はそれぞれ1層目の金属配線43.48
及び53と2層目の金属配線47.47.及び55を接
続するスルーホール、44は負荷素子となるPチャンネ
ル型MOSFETでありゲート電極は接地されており、
45は霜除端子である。
60と61がANDマトリクスであシ、62がORマト
リクスとなっている。41はANDマトリクス60お工
び61への入力ゲートとなるポリシリコンであり、1層
目の金属配線48でポリシリコン49と接続することに
ニジ、積項数を増している。積項線43はスルーホール
46にニジ2層目の金属配線47に変換された後スルー
ホール50により1層目の金属配線を通してORマトリ
クス62の入力ゲート51に接@されておシ、53はP
l、Aの出力であシスルーホール54にニジ2層目の金
属配線55として出力される。
リクスとなっている。41はANDマトリクス60お工
び61への入力ゲートとなるポリシリコンであり、1層
目の金属配線48でポリシリコン49と接続することに
ニジ、積項数を増している。積項線43はスルーホール
46にニジ2層目の金属配線47に変換された後スルー
ホール50により1層目の金属配線を通してORマトリ
クス62の入力ゲート51に接@されておシ、53はP
l、Aの出力であシスルーホール54にニジ2層目の金
属配線55として出力される。
なお第3図は電気的な接続関係を示すのを目的としたも
のであり、信号の経路から離f1&MOSFETや一部
のコンタクト、スルーホールは省略しである。
のであり、信号の経路から離f1&MOSFETや一部
のコンタクト、スルーホールは省略しである。
このPLAの論理ニコンタクト穴工程以降のいわゆる配
線工程のみで変更することが可能であシ下地としてMO
SFET列及び負荷素子列をあらかじめ置いておくこと
により、マスタースライス方式でPLAi実現できるが
、本発明の様な構造にすることにエフ入力数、積項数の
変化にも十分対処でき、複数のPLAi同一チツブ上に
実現するのが容易となる。
線工程のみで変更することが可能であシ下地としてMO
SFET列及び負荷素子列をあらかじめ置いておくこと
により、マスタースライス方式でPLAi実現できるが
、本発明の様な構造にすることにエフ入力数、積項数の
変化にも十分対処でき、複数のPLAi同一チツブ上に
実現するのが容易となる。
例えば第4図は第1図に示した実施例を使用した場合の
ANDマトリクス22とORマトリクス25の配置?示
すブロック図であシ、各参照番号21〜27及び各参照
記号t−nは第3図におけるのと同じである。
ANDマトリクス22とORマトリクス25の配置?示
すブロック図であシ、各参照番号21〜27及び各参照
記号t−nは第3図におけるのと同じである。
第5図は入力線の数lが多い場合に、第4図に示すPL
Aを2個(たソし負荷素子群は1個)使用したときのA
NDiトリクス22とORマトリクス25の配置の例で
あり、第6図は積項数mが多い場合の配置の例である。
Aを2個(たソし負荷素子群は1個)使用したときのA
NDiトリクス22とORマトリクス25の配置の例で
あり、第6図は積項数mが多い場合の配置の例である。
また第7図に、大きさの異なる2つのPLAを配置した
場合の例である。
場合の例である。
以上の例で1AND及びORマドIJクス部分をNチャ
ンネルMOSFET、 負荷素子iPチャンネルMOS
FETとした擬似0M08回路として説明したが、全回
路をNMO8あるいはPMO8だけで構成することも可
能であシ、″!友負負荷素子ゲートにクロック信号を接
続し友ダイナミック形式の回路構成とすることも可能で
ある。
ンネルMOSFET、 負荷素子iPチャンネルMOS
FETとした擬似0M08回路として説明したが、全回
路をNMO8あるいはPMO8だけで構成することも可
能であシ、″!友負負荷素子ゲートにクロック信号を接
続し友ダイナミック形式の回路構成とすることも可能で
ある。
以上説明したように本発明は、MOSFET列をY方向
に直線状に配置したMOSFET列と、負荷素子をY方
向に直線状に配置した負荷列とをX方向に複数個並べ、
MOSFET列のドレイン?a′極をX方向に結合して
負荷素子列に接続する信号線が形成されるR1と異なる
層にY方向に形成されそれぞれが上記信号線の一つと接
続可能な金属配線を設けることによりマトリクスの各入
力線と出力線が直線状になる定め、このようなブロック
を少なくとも2つ用い、アンド論理を形成する第1のブ
ロック群の各金属配線をオフ論理を構成するための第2
のブロック群のゲート[極に接続することによって、入
力線と出力線とが同一方向化したPLAl実現できるこ
とになるので、Y方向の寸法がそろったPL、At−実
現することができ、複数のPLAを1チツプ上に設計す
る場合に配置が単純化され、配線も容易になる。また本
発明による構造をあらかじめ配置しておき、論理機能に
応じて必要な部分を金属で配線していくといりマスター
スライス方式を採る場合には、任意の大きさのPLA(
i7%現することが出来るという利点も有る。
に直線状に配置したMOSFET列と、負荷素子をY方
向に直線状に配置した負荷列とをX方向に複数個並べ、
MOSFET列のドレイン?a′極をX方向に結合して
負荷素子列に接続する信号線が形成されるR1と異なる
層にY方向に形成されそれぞれが上記信号線の一つと接
続可能な金属配線を設けることによりマトリクスの各入
力線と出力線が直線状になる定め、このようなブロック
を少なくとも2つ用い、アンド論理を形成する第1のブ
ロック群の各金属配線をオフ論理を構成するための第2
のブロック群のゲート[極に接続することによって、入
力線と出力線とが同一方向化したPLAl実現できるこ
とになるので、Y方向の寸法がそろったPL、At−実
現することができ、複数のPLAを1チツプ上に設計す
る場合に配置が単純化され、配線も容易になる。また本
発明による構造をあらかじめ配置しておき、論理機能に
応じて必要な部分を金属で配線していくといりマスター
スライス方式を採る場合には、任意の大きさのPLA(
i7%現することが出来るという利点も有る。
゛第1図は本発明の一実施例で(a)は平面図、由)は
等価回路であり、第2図は本実施例と同様な構成のPL
Aの回路例全示し、第3図は従来のPL、Aのマトリク
ス配置を示し、第4図、第5図、第6図及び第7図は本
発明のPLAi使用して様々な規模のPLAを実現した
場合のマ) IJクス配置を示す。 1.2. 11.12・・・・・・ポリシリゲート7極
、3・・・・・・共通ソース電極、4,5・・・・・・
〜1O8FE’l’のドレイン7極、13・・・・・・
電源部子、14.15・・・・・・負荷となるMOSF
ETのドレイン電極、21゜31・・・・・・PLAの
入力線、22.32・・・・・・ANDマトリクス、2
3,33・・・・・・ANDマトリクス用の負荷列、2
4.34・・・・・・積項線、25.35・・・・・・
OR+マトリクス、26.36・・・・・・ORマトリ
クスの負荷列、27.37・・・・・・出力線、t、
L、zt、zt・・・・・・PLAへの入力数、m、
M、 ml、 m雪・・・・・・積項数、 n、 N
、 J、 fJ ・・・・・・出力数。 代理人 弁理士 内 原 背 17・(! 第 71!IC) 第 3I!r
等価回路であり、第2図は本実施例と同様な構成のPL
Aの回路例全示し、第3図は従来のPL、Aのマトリク
ス配置を示し、第4図、第5図、第6図及び第7図は本
発明のPLAi使用して様々な規模のPLAを実現した
場合のマ) IJクス配置を示す。 1.2. 11.12・・・・・・ポリシリゲート7極
、3・・・・・・共通ソース電極、4,5・・・・・・
〜1O8FE’l’のドレイン7極、13・・・・・・
電源部子、14.15・・・・・・負荷となるMOSF
ETのドレイン電極、21゜31・・・・・・PLAの
入力線、22.32・・・・・・ANDマトリクス、2
3,33・・・・・・ANDマトリクス用の負荷列、2
4.34・・・・・・積項線、25.35・・・・・・
OR+マトリクス、26.36・・・・・・ORマトリ
クスの負荷列、27.37・・・・・・出力線、t、
L、zt、zt・・・・・・PLAへの入力数、m、
M、 ml、 m雪・・・・・・積項数、 n、 N
、 J、 fJ ・・・・・・出力数。 代理人 弁理士 内 原 背 17・(! 第 71!IC) 第 3I!r
Claims (2)
- (1)それぞれのゲート電極が共通接続されかつ直線状
に配置された複数のMOSFETから成り前記直線と直
交する方向に複数個並べられたMOSFET群と、 前記直線状に配置された複数の負荷素子から成り各MO
SFET群のドレイン電極を前記並びの方向に結合する
信号線上に接続可納な負荷素子群と、 前記信号線が形成される層と異なる層内に前記直線方向
に形成されそれぞれが前記信号線の一つと接続可能な金
属配線 とでそれぞれが構成される少なくとも2個のブロックか
ら成り、前記ゲート電極を入力としたアンド論理を構成
するための第1のブロック群の前記各金属配線をオア論
理を構成するための第2のブロック群の前記ゲート電極
に接続し、該第2のブロック群の前記金属配線を出力と
するようにしたことを特徴とするプログラマブルロジッ
クアレイ。 - (2)前記MOSFETは複数に分割された平行するポ
リシリコン線を各々のゲート電極とし、ソース電極を共
通接地したものであることを特徴とする特許請求の範囲
第(1)項記載のプログラマブルロジックアレイ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61071753A JPH0680731B2 (ja) | 1986-03-28 | 1986-03-28 | プログラマブルロジツクアレイ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61071753A JPH0680731B2 (ja) | 1986-03-28 | 1986-03-28 | プログラマブルロジツクアレイ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62226642A true JPS62226642A (ja) | 1987-10-05 |
JPH0680731B2 JPH0680731B2 (ja) | 1994-10-12 |
Family
ID=13469607
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61071753A Expired - Fee Related JPH0680731B2 (ja) | 1986-03-28 | 1986-03-28 | プログラマブルロジツクアレイ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0680731B2 (ja) |
-
1986
- 1986-03-28 JP JP61071753A patent/JPH0680731B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0680731B2 (ja) | 1994-10-12 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |