JPS61268040A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61268040A JPS61268040A JP60110710A JP11071085A JPS61268040A JP S61268040 A JPS61268040 A JP S61268040A JP 60110710 A JP60110710 A JP 60110710A JP 11071085 A JP11071085 A JP 11071085A JP S61268040 A JPS61268040 A JP S61268040A
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- JP
- Japan
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- cells
- contacts
- internal
- wirings
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract 4
- 238000009792 diffusion process Methods 0.000 claims abstract description 14
- 238000010586 diagram Methods 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 235000010575 Pueraria lobata Nutrition 0.000 description 1
- 241000219781 Pueraria montana var. lobata Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマスタースライス方式ＬＳＩにおけるセルの構
成に関する。
成に関する。
従来、マスタースライス方式ＬＳＩの内部セルの構成は
例えば第４図に示す如く 一つのＰチャンネル（以下Ｐ
ｃｈと記す）拡散領域２１′と一つのＮチャンネル（以
下Ｎｃｈと記す）拡散領域で構成されていた。図におい
て１１．１２はそれぞれＰｃｈ、Ｎｃｈトランジスタの
ゲートポリシリ領域である。
例えば第４図に示す如く 一つのＰチャンネル（以下Ｐ
ｃｈと記す）拡散領域２１′と一つのＮチャンネル（以
下Ｎｃｈと記す）拡散領域で構成されていた。図におい
て１１．１２はそれぞれＰｃｈ、Ｎｃｈトランジスタの
ゲートポリシリ領域である。
第５図は、第４図に示す内部セルの等両回路を示す図で
ある。このような内部セルークを用いて構成できる論理
回路は、ただ一つの２人力ＮＡＮＤ又は２人力ＮＯＲゲ
ートである０ 第６図はＡ、Ｂを共通入力とする２人力ＮＡＮＤ・ＮＯ
Ｒゲートの論理図である。第７図は第６図に示す論理回
路をトランジスタ回路で示したものである。これによシ
明らかなように第６図に示す回路を第４図に示す如きセ
ルを用いて構成するためには二つのセルが必要であるこ
とが知れる。
ある。このような内部セルークを用いて構成できる論理
回路は、ただ一つの２人力ＮＡＮＤ又は２人力ＮＯＲゲ
ートである０ 第６図はＡ、Ｂを共通入力とする２人力ＮＡＮＤ・ＮＯ
Ｒゲートの論理図である。第７図は第６図に示す論理回
路をトランジスタ回路で示したものである。これによシ
明らかなように第６図に示す回路を第４図に示す如きセ
ルを用いて構成するためには二つのセルが必要であるこ
とが知れる。
従来の内部セル構成は上述の如き２人カゲートを構成す
るためには二つのセルを必要とする欠点を有している。
るためには二つのセルを必要とする欠点を有している。
本発明は前述の如きマスタースライス方式Ｌ８Ｉにおけ
る内部セルの新しい構成方法を提案せんとするものであ
る。
る内部セルの新しい構成方法を提案せんとするものであ
る。
本発明のマスタースライスＬ８ＩＫおける内部セル構成
はＰｃｈおよびＮｃｈ ）ランジスタを構成する拡散領
域を複数の領域に分割することによシ達成するものであ
る。
はＰｃｈおよびＮｃｈ ）ランジスタを構成する拡散領
域を複数の領域に分割することによシ達成するものであ
る。
以下、図面を参照して本発明につき説明する。
第１図は本発明の一実施例の内部セルの構成を示す図で
ある。図において１１・１２はそれぞれＰｃｈ ＠Ｎｃ
ｈ ）ランジスタのゲートポリシリ領域、２１・２２は
Ｐｃｈトランジスタの拡散領域、３１・３２はＮｃｈ
）ランジスタの拡散領域である。
ある。図において１１・１２はそれぞれＰｃｈ ＠Ｎｃ
ｈ ）ランジスタのゲートポリシリ領域、２１・２２は
Ｐｃｈトランジスタの拡散領域、３１・３２はＮｃｈ
）ランジスタの拡散領域である。
第２図は第１図に示す内部セルの等価回路を示す図であ
る。
る。
、′ｓ３図は第６図に示す論理回路を第１図に示す内部
セルで構成した一例を示す図である。図において、破線
はそれぞれＶＤＤ配線・ＧＮＤ配線、Ｘはそれぞれ拡散
領域とｖＤＤ配線・ＧＮＤ配線とのコンタクト、０はコ
ンタクトを表わしている。コンタクト間を図の如く結線
することにより、第６図に示す論理回路が一つの内部セ
ルで実現できることが知れる。
セルで構成した一例を示す図である。図において、破線
はそれぞれＶＤＤ配線・ＧＮＤ配線、Ｘはそれぞれ拡散
領域とｖＤＤ配線・ＧＮＤ配線とのコンタクト、０はコ
ンタクトを表わしている。コンタクト間を図の如く結線
することにより、第６図に示す論理回路が一つの内部セ
ルで実現できることが知れる。
Ａ−Ｂ、０．・０．はそれぞれ第６図に示す論理回路の
入力端子、出力端子を表わしている。
入力端子、出力端子を表わしている。
以上の実施例ではＰｃｈ ＠Ｎｃｈ ）ランジスタの拡
散領域を二つに分割した例について示したが、同様の手
法により三分割あるいはそれ以上に分割することも可能
であることは容易に知れるところである。
散領域を二つに分割した例について示したが、同様の手
法により三分割あるいはそれ以上に分割することも可能
であることは容易に知れるところである。
以上述べた如く、本発明によれば内部セルの拡散領域を
複数に分割することにより、セル当りの実質的な搭載ゲ
ート数を増大させることができ、マスタースライス方式
ＬＳＩの集積度の向上がはかれる。
複数に分割することにより、セル当りの実質的な搭載ゲ
ート数を増大させることができ、マスタースライス方式
ＬＳＩの集積度の向上がはかれる。
第１図は本発明の一実施例の内部セルを示す構成図、第
２図は第１図に示す内部セルの等価回路を示す図、第３
図は第１図の内部セルを用いて論理回路を構成した一実
施例を示す図、第４図は従来の内部セルの一例を示す構
成図、第５図は第４図に示す内部セルの等価回路を示す
図、第６図は論理回路の一例を示す図、第７図は＠６図
に示す論理回路の等価回路を示す図である。 １１・１２・・・・・・ゲートポリシリ領域、２１・２
２・・・・・・Ｐｃｈ）ランジスタ拡散領域、３１・３
２・・曲Ｎｃｈ ） 、ｙンジスタ拡散領域。 代理人 弁理士 内 原 晋１パ へＡ
Ｂ ８３図 葛４図
２図は第１図に示す内部セルの等価回路を示す図、第３
図は第１図の内部セルを用いて論理回路を構成した一実
施例を示す図、第４図は従来の内部セルの一例を示す構
成図、第５図は第４図に示す内部セルの等価回路を示す
図、第６図は論理回路の一例を示す図、第７図は＠６図
に示す論理回路の等価回路を示す図である。 １１・１２・・・・・・ゲートポリシリ領域、２１・２
２・・・・・・Ｐｃｈ）ランジスタ拡散領域、３１・３
２・・曲Ｎｃｈ ） 、ｙンジスタ拡散領域。 代理人 弁理士 内 原 晋１パ へＡ
Ｂ ８３図 葛４図
Claims (1)
- セルがアレイ状に配列されてなるマスタースライス方
式の半導体装置において、内部セルはゲート電極を共通
とし、複数の拡散領域から成る第一導電型ＭＯＳトラン
ジスタ群および第２導電型ＭＯＳトランジスタ群により
構成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60110710A JPS61268040A (ja) | 1985-05-23 | 1985-05-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60110710A JPS61268040A (ja) | 1985-05-23 | 1985-05-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61268040A true JPS61268040A (ja) | 1986-11-27 |
Family
ID=14542496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60110710A Pending JPS61268040A (ja) | 1985-05-23 | 1985-05-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61268040A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5083178A (en) * | 1989-08-25 | 1992-01-21 | Sony Corporation | Semiconductor cmos gate array |
-
1985
- 1985-05-23 JP JP60110710A patent/JPS61268040A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5083178A (en) * | 1989-08-25 | 1992-01-21 | Sony Corporation | Semiconductor cmos gate array |
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