JPS6080251A - ゲ−トアレイ大規模集積回路装置 - Google Patents
ゲ−トアレイ大規模集積回路装置Info
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- JPS6080251A JPS6080251A JP18769283A JP18769283A JPS6080251A JP S6080251 A JPS6080251 A JP S6080251A JP 18769283 A JP18769283 A JP 18769283A JP 18769283 A JP18769283 A JP 18769283A JP S6080251 A JPS6080251 A JP S6080251A
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- gate electrodes
- gate electrode
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- 238000003491 array Methods 0.000 claims description 2
- 238000002955 isolation Methods 0.000 abstract description 13
- 230000010354 integration Effects 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 2
- 108091006146 Channels Proteins 0.000 description 12
- 238000010586 diagram Methods 0.000 description 5
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- 239000004065 semiconductor Substances 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
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- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明はゲートアレイ大規模集積回路装置に関する。
技術の背景
ゲートアレイは半導体チップのバルク内に予め同一構成
のゲートの基本パターンを多数アレイ状に形成しておき
、後の配線パターン次第で所望のゲート回路群が簡単に
得られるものであり、大規模回路装置（以下単にＬＳＩ
とも称す）に多用されるパターン形態である。
のゲートの基本パターンを多数アレイ状に形成しておき
、後の配線パターン次第で所望のゲート回路群が簡単に
得られるものであり、大規模回路装置（以下単にＬＳＩ
とも称す）に多用されるパターン形態である。
従来技術と問題点
Ｎ−ａｈ（チャネル）およびＰ−ａｈ（チャネル）Ｍ＝
１：５−ＦＥＴで構成される０Ｍ４ンＳ論理ゲート、又
ハエンハンスメントおよヒテプレッンヨンＭＬ’Ｓ・Ｆ
ＥＴ で構成されるＥ （ｅｎｈａｎｃｅｍｅｎｔ）／
Ｄ（ｄｅｐｌｅｔｉｏｎ ）形論理ゲートを基本単位と
したＭΦＳゲートアレイＬＳＩでは、基本セルと呼ばれ
る論理ゲートの群がアレイ状に配列されている。
１：５−ＦＥＴで構成される０Ｍ４ンＳ論理ゲート、又
ハエンハンスメントおよヒテプレッンヨンＭＬ’Ｓ・Ｆ
ＥＴ で構成されるＥ （ｅｎｈａｎｃｅｍｅｎｔ）／
Ｄ（ｄｅｐｌｅｔｉｏｎ ）形論理ゲートを基本単位と
したＭΦＳゲートアレイＬＳＩでは、基本セルと呼ばれ
る論理ゲートの群がアレイ状に配列されている。
第１図は一般的なゲートアレイＬＳＩの全体パターンを
示す平面図である。本図において、ゲートアレイＬＳＩ
ｌ０は、半導体チップのベースをなす基板１１からなり
、その中央部に、複数本相互に配列された帯状のセルア
レイ１２が設けられ、又。
示す平面図である。本図において、ゲートアレイＬＳＩ
ｌ０は、半導体チップのベースをなす基板１１からなり
、その中央部に、複数本相互に配列された帯状のセルア
レイ１２が設けられ、又。
その中央部を包囲する周辺部にはＩ （ｉｎｐｕｔ）
１０（ｏｕｔｐｕｔ）ゲート１３が設けられている。い
ずれも既に拡散等の工程は終了しているが、未配線であ
る。配線はその後回路が決定した段階で行う（前述）。
１０（ｏｕｔｐｕｔ）ゲート１３が設けられている。い
ずれも既に拡散等の工程は終了しているが、未配線であ
る。配線はその後回路が決定した段階で行う（前述）。
第２図は従来の基本セルを拡大して示す平面図であり、
第１図のセルアレイ１２内より任意の隣接する２つの基
本セルを取り出して示す。つまり。
第１図のセルアレイ１２内より任意の隣接する２つの基
本セルを取り出して示す。つまり。
各セルアレイ１２は、基本セル２０を多数個、セルアレ
イの長さ方向に規則正しく並べたものからなる。各基本
セル２０は、長さ方向に相互に平行して配設され且つセ
ルアレイ１２をその幅方向に部分するＰ−ｃｈ領領域Ｆ
］とＮ−ａｈ領域■からなる。
イの長さ方向に規則正しく並べたものからなる。各基本
セル２０は、長さ方向に相互に平行して配設され且つセ
ルアレイ１２をその幅方向に部分するＰ−ｃｈ領領域Ｆ
］とＮ−ａｈ領域■からなる。
これら領域［Ｆ］および■にまたがりＰ−ａｈとＮ−ａ
ｈに共用の共用ゲート電極２１および２２がある。
ｈに共用の共用ゲート電極２１および２２がある。
各共用ゲート電極の直下にはチャネルが形成される。Ｐ
−ａｈ側の該チャネルは、ソース又はドレインとなるＰ
膨拡散領域２３Ｐ、２４Ｐおよび２５Ｐの間に位置する
。又、Ｎ−ａｈ側の前記チャネルは。
−ａｈ側の該チャネルは、ソース又はドレインとなるＰ
膨拡散領域２３Ｐ、２４Ｐおよび２５Ｐの間に位置する
。又、Ｎ−ａｈ側の前記チャネルは。
ソース又はドレインとなるＮ膨拡散領域２３Ｎ。
２４Ｎおよび２５Ｎの間に位置する。かくして。
２つの直列接続逼れたＰ −ａｈ Ｍ ＩＳ−ＦＥＴ、
すなわちＱＰＩとＱＰ２が上記構成要素２１． ２２゜
２３Ｐ、２４Ｐ （ソースとドレインを２つのＰ−ａｈ
Ｍｌｌ・５−ＦＥＴで共用）および２５Ｐによって構成
される。同様に、２つの直列接続されたＮ−ｃｈＭ；１
１８− ＦＥＴ 、すなわちＱＮＩとＱＮ２が上記構成
要素２１，２２．２３Ｎ、２４Ｎ （ソースとドレイン
を２つのＮ−ｃｈＭ・１．５−ＦＥＴで共用）および２
５Ｎによって構成される。
すなわちＱＰＩとＱＰ２が上記構成要素２１． ２２゜
２３Ｐ、２４Ｐ （ソースとドレインを２つのＰ−ａｈ
Ｍｌｌ・５−ＦＥＴで共用）および２５Ｐによって構成
される。同様に、２つの直列接続されたＮ−ｃｈＭ；１
１８− ＦＥＴ 、すなわちＱＮＩとＱＮ２が上記構成
要素２１，２２．２３Ｎ、２４Ｎ （ソースとドレイン
を２つのＮ−ｃｈＭ・１．５−ＦＥＴで共用）および２
５Ｎによって構成される。
第３図は１つの基本セル２０を用いてＮＡＮＤゲートを
構成した場合の等価回路図であり２本図に付された参照
番号は、第２図の対応する参照番号の構成要素をもって
形成される部分を示す。これは２人力ＩＮＩおよびＩＮ
２を受信して出力ＯＵＴを得るものであり、必要な配線
は、電源■ＤＤおよび領域２３Ｐ、２５Ｐを接続する線
と。
構成した場合の等価回路図であり２本図に付された参照
番号は、第２図の対応する参照番号の構成要素をもって
形成される部分を示す。これは２人力ＩＮＩおよびＩＮ
２を受信して出力ＯＵＴを得るものであり、必要な配線
は、電源■ＤＤおよび領域２３Ｐ、２５Ｐを接続する線
と。
電源■８８および領域２３Ｎを接続する線と、領域２４
Ｐと領域２５Ｎとを結んで出力ＯＵＴに導く線である。
Ｐと領域２５Ｎとを結んで出力ＯＵＴに導く線である。
このような基本セル２０を多数備えるゲートアレイＬＳ
Ｉは広く使用されているが、集積度の増大という点から
限界にある。これが問題点である。
Ｉは広く使用されているが、集積度の増大という点から
限界にある。これが問題点である。
この問題点をよ、隣接する基本セル相互間のアイソレー
ション（第２図の２６）が不可避であると共に、該アイ
ソレーション２６がフィールド酸化膜等の絶縁層によっ
て形成されることに起因する。
ション（第２図の２６）が不可避であると共に、該アイ
ソレーション２６がフィールド酸化膜等の絶縁層によっ
て形成されることに起因する。
発明の目的
上記問題点に鑑み本発明は、従来よりも集積度の増大が
図れるゲートアレイ大規模集積回路装置を提案すること
を目的とするものである。
図れるゲートアレイ大規模集積回路装置を提案すること
を目的とするものである。
発明の構成
上記目的を達成するために本発明は、Ｐ−ｃｈ領領域お
いて複数個のＰ膨拡散領域と複数個のゲート電極を交互
に連続してセルアレイの長さ方向に配設し、又、Ｎ−ａ
ｈ領領域おいて複数個のＮ膨拡散領域と複数個のゲート
電極を交互に連続して前記長さ方向に配設し、前記ゲー
ト電極は、前記Ｐ−ａｈおよびＮ−ａｈ領領域共用で前
記セルアレイの幅方向に伸びる共用電極と、前記Ｐ−ａ
ｈ領域およびＮ−ａｈ領領域分離して対をなして設けら
れるＰ−ａｈゲート電極およびＮ−ｃｂゲート電極の２
種からなり、該Ｐ−ｃｈおよびＮ−ａｈ電極の対は、前
記共用ゲート電極が一定個数連続する毎に一対挿入され
ることを特徴とするものである。
いて複数個のＰ膨拡散領域と複数個のゲート電極を交互
に連続してセルアレイの長さ方向に配設し、又、Ｎ−ａ
ｈ領領域おいて複数個のＮ膨拡散領域と複数個のゲート
電極を交互に連続して前記長さ方向に配設し、前記ゲー
ト電極は、前記Ｐ−ａｈおよびＮ−ａｈ領領域共用で前
記セルアレイの幅方向に伸びる共用電極と、前記Ｐ−ａ
ｈ領域およびＮ−ａｈ領領域分離して対をなして設けら
れるＰ−ａｈゲート電極およびＮ−ｃｂゲート電極の２
種からなり、該Ｐ−ｃｈおよびＮ−ａｈ電極の対は、前
記共用ゲート電極が一定個数連続する毎に一対挿入され
ることを特徴とするものである。
発明の実施例
以下図面を参照して説明する。
第４図は各セルアレイを構成する２本発明に基づく基本
セルの列を拡大して示す平面図である。
セルの列を拡大して示す平面図である。
本図において、Ｐ膨拡散領域２３Ｐ、２４Ｐ、２５Ｐお
よびＮ膨拡散領域２３Ｎ、２４Ｎ、２５Ｎは、ゲート電
極と交互に連続してセルアレイ１２の長さ方向に配診さ
れる。従って、第２図のアイソレーション２６は無くな
る。アイソレーション２６を無くすために２本光明に特
徴的な構成は、前記ゲート電極が共用ゲート電極４１お
よび４２（第２図の２１および２２に同じ）と、Ｐ−ａ
ｈ領領域Ｆ］およびＮ”ｃｈ領域■毎に分離して設けら
れ且つ相互に対をなして、セルアレイ１２０幅方向に伸
びるＰ−ｃｈ（チャネル）ゲート電極４３ＰおよびＮ−
ａｈ （チャネル）ゲート電極４３Ｎとからなることで
ある。このような構成からすると、従来のような基本セ
ル（第２図の２０）という概念は明確でなくなるが、敢
えて基本セルという言葉を使用するならば、２つの共用
ゲート電極４１，４２．Ｐ−ｃｈおよびＮ−ｃｈゲート
電極４３Ｐ、４３Ｎと。
よびＮ膨拡散領域２３Ｎ、２４Ｎ、２５Ｎは、ゲート電
極と交互に連続してセルアレイ１２の長さ方向に配診さ
れる。従って、第２図のアイソレーション２６は無くな
る。アイソレーション２６を無くすために２本光明に特
徴的な構成は、前記ゲート電極が共用ゲート電極４１お
よび４２（第２図の２１および２２に同じ）と、Ｐ−ａ
ｈ領領域Ｆ］およびＮ”ｃｈ領域■毎に分離して設けら
れ且つ相互に対をなして、セルアレイ１２０幅方向に伸
びるＰ−ｃｈ（チャネル）ゲート電極４３ＰおよびＮ−
ａｈ （チャネル）ゲート電極４３Ｎとからなることで
ある。このような構成からすると、従来のような基本セ
ル（第２図の２０）という概念は明確でなくなるが、敢
えて基本セルという言葉を使用するならば、２つの共用
ゲート電極４１，４２．Ｐ−ｃｈおよびＮ−ｃｈゲート
電極４３Ｐ、４３Ｎと。
Ｐ形およびＮ膨拡散領域２３Ｐ〜２５Ｐ、２３Ｎ〜２５
Ｎとからなる部分を基本セルと呼ぶことができ、これを
参照番号４０で示す。
Ｎとからなる部分を基本セルと呼ぶことができ、これを
参照番号４０で示す。
このような基本セル４０によると、第２図に示したフィ
ールド酸化膜によるアイソレーション２６は不要となり
、単に、ｖＤＤ電源線をＰ−ａｈゲート電極４３Ｐ、
ｖ８８電源線をＮ−ｃｈゲート電極４３ＮＩＣそれぞれ
接続すれば良い。これら、ｖＤＤおよびｖｓｓの印加に
より、電極４３Ｐおよび４３Ｎの真下に形成される各チ
ャネルがカットオフするからであり、実質的にアイソレ
ーションを設けたことと等価になる。もし、このような
アイソレーションを不要とする場合には、これら電極４
３Ｐおよび４３Ｎを短絡して、共用ゲート電極となし、
ここに新たにＰ−ａｈおよびＮ−ａｈ Ｍ臂ｌ５−ＦＥ
Ｔを作るようにしても良い。
ールド酸化膜によるアイソレーション２６は不要となり
、単に、ｖＤＤ電源線をＰ−ａｈゲート電極４３Ｐ、
ｖ８８電源線をＮ−ｃｈゲート電極４３ＮＩＣそれぞれ
接続すれば良い。これら、ｖＤＤおよびｖｓｓの印加に
より、電極４３Ｐおよび４３Ｎの真下に形成される各チ
ャネルがカットオフするからであり、実質的にアイソレ
ーションを設けたことと等価になる。もし、このような
アイソレーションを不要とする場合には、これら電極４
３Ｐおよび４３Ｎを短絡して、共用ゲート電極となし、
ここに新たにＰ−ａｈおよびＮ−ａｈ Ｍ臂ｌ５−ＦＥ
Ｔを作るようにしても良い。
第５図は第４図に示すセルアレイの部分の等価回路図で
ある。図中、左側がＰ−ｃｈ領領域Ｆ］、 右側がＮ−
ａｈ領領域相］であり、 第４図と対応する部分には同
一の参照番号又は記号を付して示す。Ｐ−ａｈおよびＮ
−ａｈゲート′屯他極４３Ｐよび４３ＮにそれぞれｖＤ
Ｄおよびｖ８８を印加すれば、隣接する基本セル４０と
の間にアイソレーションが形成される。
ある。図中、左側がＰ−ｃｈ領領域Ｆ］、 右側がＮ−
ａｈ領領域相］であり、 第４図と対応する部分には同
一の参照番号又は記号を付して示す。Ｐ−ａｈおよびＮ
−ａｈゲート′屯他極４３Ｐよび４３ＮにそれぞれｖＤ
Ｄおよびｖ８８を印加すれば、隣接する基本セル４０と
の間にアイソレーションが形成される。
第６図は第４図に示すセルアレイ内にＮＡＮＤゲートを
形成する場合の具体的な配線パターン例を示す平面図で
ある。なお、ｖｓｓ、 ｖＤＤの電源配線、信号配線等
はバルク上の酸化膜の上に行われる。ＮＡＮＤゲートの
等価回路は既に第３図に示しており、第３図中の配線６
１と第６図中の配線パターン６１とが対応する。又、ゲ
ート電極４３Ｐおよび４３Ｎへ配線６２Ｐおよび６２Ｎ
により、アイソレーションが得られる。
形成する場合の具体的な配線パターン例を示す平面図で
ある。なお、ｖｓｓ、 ｖＤＤの電源配線、信号配線等
はバルク上の酸化膜の上に行われる。ＮＡＮＤゲートの
等価回路は既に第３図に示しており、第３図中の配線６
１と第６図中の配線パターン６１とが対応する。又、ゲ
ート電極４３Ｐおよび４３Ｎへ配線６２Ｐおよび６２Ｎ
により、アイソレーションが得られる。
第７Ａ図は任意の論理ゲートの一例を示すシンボル図で
ある。これは全くの一例であり、ＮＡＮＤゲートとＯＲ
ゲートからなる３人力の論理ゲートである。
ある。これは全くの一例であり、ＮＡＮＤゲートとＯＲ
ゲートからなる３人力の論理ゲートである。
第７Ｂ図は第７Ａ図の論理ゲートを組立てる配線パター
ンの第１ｆｌｌを示す平面図である。この第１例でｕ、
Ｐ−ｃｈおよびＮ−ｃｈゲート電極４３Ｐ。
ンの第１ｆｌｌを示す平面図である。この第１例でｕ、
Ｐ−ｃｈおよびＮ−ｃｈゲート電極４３Ｐ。
４３Ｎにおいてアイソレーションを置いた場合である。
第７Ｃ図は第７Ａ図の論理ゲートを組立てる配線パター
ンの第２例を示す平面図であり、この第２例では、Ｐ−
ａｈおよびＮ−ａｈゲート電極４３Ｐ、４３Ｎをアイソ
レーションを用いず、積極的にＰ−ａｈおよびＮ−ａｈ
ＭＬ！ｙＦＥＴとして用いたものであり、当然第１例
の場合よりも少ないスペースで同一の論理ゲートが組め
る。なお、既述の構成要素と同一のものには同一の参照
番号又は記号を付して示す。
ンの第２例を示す平面図であり、この第２例では、Ｐ−
ａｈおよびＮ−ａｈゲート電極４３Ｐ、４３Ｎをアイソ
レーションを用いず、積極的にＰ−ａｈおよびＮ−ａｈ
ＭＬ！ｙＦＥＴとして用いたものであり、当然第１例
の場合よりも少ないスペースで同一の論理ゲートが組め
る。なお、既述の構成要素と同一のものには同一の参照
番号又は記号を付して示す。
発明の詳細
な説明したように本発明によれば従来のフィールド酸化
膜によるアイソレーション２６を排除し、より高集積化
に適したゲートアレイＬＳＩ が実現される。
膜によるアイソレーション２６を排除し、より高集積化
に適したゲートアレイＬＳＩ が実現される。
第１図は一般的なゲートアレイＬＳＩの全体パターンを
示す平面図、第２図は従来の基本セルを拡大して示す平
面図、第３図は１つの基本セル２０を用いてＮＡＮＤゲ
ートを構成した場合の等価回路図、第４図は各セルアレ
イを構成する２本発明に基づく基本セルの列を拡大して
示す平面図、第５図は第４図に示すセルアレイの部分の
等価回路図、第６図は第４因に示すセルアレイ内にＮＡ
ＮＤゲートを形成する場合の具体的な配線パターン例を
示す平面臼、第７Ａ図は任意の論理ゲートの一例を示す
シンボル図、第７Ｂ図は第７Ａ図の論理ゲートを組立て
る配線パターンの第１例を示す平面図、第７Ｃ図は第７
Ａ図の論理ゲートを組立てる配線パターンの第２例を示
す平面図である。 １０・・・ゲートアレイ大規模集積回路装置。 １２・・・セルアレイ。 ２１、２２．４１．４２・・・共用ゲート電極。 ２３Ｐ、 ２４Ｐ、 ２５Ｐ・・・Ｐ膨拡散領域。 ２３Ｎ、 ２４Ｎ、 ２５Ｎ・・・Ｎ膨拡散領域。 ４０・・・基本セル。 ４３Ｐ・・・Ｐ形チャネルゲート電極。 ４３Ｎ・・Ｎ形チャネルゲートｉ！極。 ［Ｆ］・・・Ｐチャネル領域、 ■・・・Ｎチャネル領
域。 ＱＰＩ、ＱＰ２・・・ＰチャネルＭ、ＬｆＳ・ｌ；’Ｅ
Ｔ。 ＱＮＩ、ＱＮ２・・・Ｎチャネル間１β・ＦＥＴ。 第１図 ３ 第２図 第３図 亭４図 第５図 ↑ １２ 第７Ａ図 第７Ｂ図 ２ 第７Ｃ図
示す平面図、第２図は従来の基本セルを拡大して示す平
面図、第３図は１つの基本セル２０を用いてＮＡＮＤゲ
ートを構成した場合の等価回路図、第４図は各セルアレ
イを構成する２本発明に基づく基本セルの列を拡大して
示す平面図、第５図は第４図に示すセルアレイの部分の
等価回路図、第６図は第４因に示すセルアレイ内にＮＡ
ＮＤゲートを形成する場合の具体的な配線パターン例を
示す平面臼、第７Ａ図は任意の論理ゲートの一例を示す
シンボル図、第７Ｂ図は第７Ａ図の論理ゲートを組立て
る配線パターンの第１例を示す平面図、第７Ｃ図は第７
Ａ図の論理ゲートを組立てる配線パターンの第２例を示
す平面図である。 １０・・・ゲートアレイ大規模集積回路装置。 １２・・・セルアレイ。 ２１、２２．４１．４２・・・共用ゲート電極。 ２３Ｐ、 ２４Ｐ、 ２５Ｐ・・・Ｐ膨拡散領域。 ２３Ｎ、 ２４Ｎ、 ２５Ｎ・・・Ｎ膨拡散領域。 ４０・・・基本セル。 ４３Ｐ・・・Ｐ形チャネルゲート電極。 ４３Ｎ・・Ｎ形チャネルゲートｉ！極。 ［Ｆ］・・・Ｐチャネル領域、 ■・・・Ｎチャネル領
域。 ＱＰＩ、ＱＰ２・・・ＰチャネルＭ、ＬｆＳ・ｌ；’Ｅ
Ｔ。 ＱＮＩ、ＱＮ２・・・Ｎチャネル間１β・ＦＥＴ。 第１図 ３ 第２図 第３図 亭４図 第５図 ↑ １２ 第７Ａ図 第７Ｂ図 ２ 第７Ｃ図
Claims (1)
- 【特許請求の範囲】 １、各々が帯状をなすセルアレイを複数列相互に平行し
て配會γした構成を有し、各前記セルアレイは、該セル
アレイの長さ方向にそれぞれ伸びるＰチャネル領域とＮ
チャネル領域とに二分され。 該Ｐチャネル領域は、それぞれが該セルアレイの幅方向
に伸び且つＰチャネルＭＩＳ−ＦＥＴのソース又はドレ
インをなす複数個のＰ膨拡散領域とそれぞれが該幅方向
に伸びる複数−個のゲート電極とを交互に連続して前記
長さ方向に配列してなり。 又、前記ＮチーＹネル領域は、それぞれが前記幅方向に
伸び且つＮチャネルＭＩＳ−ＦＥ’ｉ’のソース又はド
レインをなす複数個のＮ膨拡散領域とそれぞれが該幅方
向に伸びる複数個のゲート電極とを交互に連続して前記
長さ方向に配列してなり、前記ゲート電極は、前記Ｐチ
ャネル領域と前記Ｎチャネル領域にまたがってこれらに
共用される共用ゲート電極と、該Ｐチャネル領域および
該Ｎチャネル領域毎に分離して設けられ且つ相互に対を
なすＰチャネルゲート電極およびＮチャネルゲート電電
極が一定個数連続する毎に一対挿入されることを特徴と
するゲートアレイ大規模集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18769283A JPS6080251A (ja) | 1983-10-08 | 1983-10-08 | ゲ−トアレイ大規模集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18769283A JPS6080251A (ja) | 1983-10-08 | 1983-10-08 | ゲ−トアレイ大規模集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6080251A true JPS6080251A (ja) | 1985-05-08 |
Family
ID=16210474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18769283A Pending JPS6080251A (ja) | 1983-10-08 | 1983-10-08 | ゲ−トアレイ大規模集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6080251A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4644187A (en) * | 1983-12-17 | 1987-02-17 | Kabushiki Kaisha Toshiba | Gate array basic cell |
| US4779231A (en) * | 1985-12-06 | 1988-10-18 | Siemens Aktiengesellschaft | Gate array arrangement in complementary metal-oxide-semiconductor technology |
| US5136356A (en) * | 1989-04-19 | 1992-08-04 | Seiko Epson Corporation | Semiconductor device |
| EP0609096A1 (en) * | 1993-01-29 | 1994-08-03 | STMicroelectronics, Inc. | Double buffer base gate array cell |
-
1983
- 1983-10-08 JP JP18769283A patent/JPS6080251A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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