JPS628538A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS628538A JPS628538A JP60146518A JP14651885A JPS628538A JP S628538 A JPS628538 A JP S628538A JP 60146518 A JP60146518 A JP 60146518A JP 14651885 A JP14651885 A JP 14651885A JP S628538 A JPS628538 A JP S628538A
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- integrated circuit
- semiconductor integrated
- circuit device
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、半導体集積回路装置に関するものであり、特
に、配線パターンの変更により種々の論理機能を実現で
きる半導体集積回路装置に適用して有効な技術に関する
ものである。
に、配線パターンの変更により種々の論理機能を実現で
きる半導体集積回路装置に適用して有効な技術に関する
ものである。
［背景技術］
短時間に少量で多品種の設計ができるマスタスライス方
式を採用する半導体集積回路装置が知られている。この
半導体集積回路装置は、基本設計によってなされた基本
セルを行列状に規則的に配置している。論理回路は、基
本セル内及び基本セル間に配線を施すことで構成される
。このように構成される半導体集積回路装置では、基本
セルの配置形態を変更しないで、配線パターンの変更の
みで種々の論理回路を構成できる特徴がある。
式を採用する半導体集積回路装置が知られている。この
半導体集積回路装置は、基本設計によってなされた基本
セルを行列状に規則的に配置している。論理回路は、基
本セル内及び基本セル間に配線を施すことで構成される
。このように構成される半導体集積回路装置では、基本
セルの配置形態を変更しないで、配線パターンの変更の
みで種々の論理回路を構成できる特徴がある。
低消費電力化、高速化を図る最適な基本セルとして１例
えば、ＰチャネルＭ Ｉ ＳＥ ＦＴとｎチャネルＭＩ
ＳＦＥＴが一対に設けられた０ＭＯ８が°採用されてい
る。
えば、ＰチャネルＭ Ｉ ＳＥ ＦＴとｎチャネルＭＩ
ＳＦＥＴが一対に設けられた０ＭＯ８が°採用されてい
る。
しかしながら、かかる技術における検討の結果。
本発明者は、基本セルを０ＭＯ５で構成すると、基本セ
ルサイズの縮小に限界があるので、集積度の向上が図れ
ないという問題点を見出した。すなわち、ｐチャネル及
びｎチャネルＭ Ｉ Ｓ ＦＥＴサイズの縮小が図れて
も、ラッチアップを防止するために、それらの間隔が必
要以上に縮小できない））らである。
ルサイズの縮小に限界があるので、集積度の向上が図れ
ないという問題点を見出した。すなわち、ｐチャネル及
びｎチャネルＭ Ｉ Ｓ ＦＥＴサイズの縮小が図れて
も、ラッチアップを防止するために、それらの間隔が必
要以上に縮小できない））らである。
一″′なお、０ＭＯ８を基本セルとするマスタスライス
方式を採用する半導体集積回路装置については、例えば
、特願昭５８−１９２３５Ｊ１号に記載されている。
方式を採用する半導体集積回路装置については、例えば
、特願昭５８−１９２３５Ｊ１号に記載されている。
［発明の目的］
本発明の目的は、０ＭＯ８を基本セルとするマスタスラ
イス方式を採用する半導体集積回路装置において、ラッ
チアップを防止することが可能な技術を提供することに
ある。
イス方式を採用する半導体集積回路装置において、ラッ
チアップを防止することが可能な技術を提供することに
ある。
本発明の他の目的は、０ＭＯ８を基本セルとするマスタ
スライス方式を採用する半導体集積回路装置において、
その集積度を向上することが可能な技術を提供すること
にある。
スライス方式を採用する半導体集積回路装置において、
その集積度を向上することが可能な技術を提供すること
にある。
本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
［発明の概要］
本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、マスタスライス方式を採用する半導体集積回
路装置において、基本セルを０ＭＯ８で構成し、この基
本セルの異なる導電型のＭＩＳＦＥＴ間に配線領域を設
ける。
路装置において、基本セルを０ＭＯ８で構成し、この基
本セルの異なる導電型のＭＩＳＦＥＴ間に配線領域を設
ける。
これにより、基本セルの異なる導電型のＭＩＳＦＥＴ間
の間隔が充分に確保できるので、ラッチアップを防止で
きる。また、異なる導電型のＭＩＳＦＥＴのサイズを縮
小できるので、ラッチアップを防止しかつ集積度を向上
できる。
の間隔が充分に確保できるので、ラッチアップを防止で
きる。また、異なる導電型のＭＩＳＦＥＴのサイズを縮
小できるので、ラッチアップを防止しかつ集積度を向上
できる。
以下１本発明の構成について、マスタスライス方式を採
用する半導体集積回路装置に本発明を適用した実施例と
ともに説明する。
用する半導体集積回路装置に本発明を適用した実施例と
ともに説明する。
なお、実施例の全回において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。
同一符号を付け、そのくり返しの説明は省略する。
［実施例１コ
本発明の実施例Ｉであるマスタスライス方式を採用する
半導体集積回路装置を第１図の概略構成図で示す。
半導体集積回路装置を第１図の概略構成図で示す。
第１図において、１はマスタスライス方式を採用する半
導体集積回路装置である。２は半導体集積回路袋！！ｌ
の最つども周辺部に設けられた外部端子（ボンディング
パット）、３は半導体集積回路装置１の周辺部に設けら
れた人出力バッファ回路である。
導体集積回路装置である。２は半導体集積回路袋！！ｌ
の最つども周辺部に設けられた外部端子（ボンディング
パット）、３は半導体集積回路装置１の周辺部に設けら
れた人出力バッファ回路である。
４は基本セルであり、半導体集積回路装置ｌの中央部に
規則的に複数設けられている。基本セル４は、ＮＡＮＤ
、ＡＮＤ、Ｆ、Ｆ等の論理回路を構成するようになって
いる。
規則的に複数設けられている。基本セル４は、ＮＡＮＤ
、ＡＮＤ、Ｆ、Ｆ等の論理回路を構成するようになって
いる。
基本セル４は、第２図の要部拡大平面図で示すように、
３人力ＮＡＮＤ回路を構成し得る０ＭＯ８で構成されて
いる。すなわち、基本セル４は、３つのＰチャネルＭＩ
５ＦＥＴＱｐが直列接続されたＭ Ｉ Ｓ ＦＥＴ列
と、３つのｎチャネルＭＩＳＦ Ｅ Ｔ Ｑ ｎが直列
接続されたＭＩＳＦＥＴ列とで構成されている。ｐチャ
ネルＭＩＳＦＥＴＱｐは、Ｐ−型のウェル領域ＩＢ（３
点鎖線で囲まれた領域）に設けられている。ＭＩＳＦＥ
ＴＱｐ、Ｑｎの直列接続は、ソース領域又はドレイン領
域の一方を共有して行われる。
３人力ＮＡＮＤ回路を構成し得る０ＭＯ８で構成されて
いる。すなわち、基本セル４は、３つのＰチャネルＭＩ
５ＦＥＴＱｐが直列接続されたＭ Ｉ Ｓ ＦＥＴ列
と、３つのｎチャネルＭＩＳＦ Ｅ Ｔ Ｑ ｎが直列
接続されたＭＩＳＦＥＴ列とで構成されている。ｐチャ
ネルＭＩＳＦＥＴＱｐは、Ｐ−型のウェル領域ＩＢ（３
点鎖線で囲まれた領域）に設けられている。ＭＩＳＦＥ
ＴＱｐ、Ｑｎの直列接続は、ソース領域又はドレイン領
域の一方を共有して行われる。
実施例Ｉでは、基本セル４は、行方向にＰ型のＭＩＳＦ
ＥＴ列／ｎ型のＭＩＳＦＥＴ列又はｎ型のＭ Ｉ Ｓ
ＦＥＴ列／ｐ型のＭＩＳＦＥＴ列で構成されている。す
なわち、基本セル４のＭＩＳＦＥＴ列は、行方向にＰ型
／ｎ型／ｎ型／Ｐ型と所定数毎に交互に異なる導電型で
配置されている。このように配置されるＭＩＳＦＥＴ列
は、同一導電型のＭ Ｉ Ｓ ＦＥＴ列が対向して構成
されるので。
ＥＴ列／ｎ型のＭＩＳＦＥＴ列又はｎ型のＭ Ｉ Ｓ
ＦＥＴ列／ｐ型のＭＩＳＦＥＴ列で構成されている。す
なわち、基本セル４のＭＩＳＦＥＴ列は、行方向にＰ型
／ｎ型／ｎ型／Ｐ型と所定数毎に交互に異なる導電型で
配置されている。このように配置されるＭＩＳＦＥＴ列
は、同一導電型のＭ Ｉ Ｓ ＦＥＴ列が対向して構成
されるので。
ウェル領域ＩＢが構成し易い特徴がある。
基本セル４には、異なる導電型のＭＩＳＦＥ列の間に配
線領域４Ａ（第２＠に一点＃Ｉ線で囲れた領域）が設け
られている。この配線領域４は、基本セル４内の配線用
又は基本セル４間の。
線領域４Ａ（第２＠に一点＃Ｉ線で囲れた領域）が設け
られている。この配線領域４は、基本セル４内の配線用
又は基本セル４間の。
線用として使用される。
ンジスタの電流増幅率を小さくできるので、ラチアップ
を防止できる。
を防止できる。
また、ラッチアップを防止し、かつ、ＭＩＳＥ Ｔ Ｑ
Ｐ ＃ Ｑ ｎを微細化できるので、半導体集積回路
装置の集積度を向上できる。
Ｐ ＃ Ｑ ｎを微細化できるので、半導体集積回路
装置の集積度を向上できる。
また、異なる導電型のＭＩＳＦＥＴ列間の無１なスペー
スを配線領域４Ａとして使用すること１より、後述する
基本セル列（４Ｂ）間の配線領置（５）の面積を縮小で
きるので、半導体集積口ν装置の集積度を向上できる。
スを配線領域４Ａとして使用すること１より、後述する
基本セル列（４Ｂ）間の配線領置（５）の面積を縮小で
きるので、半導体集積口ν装置の集積度を向上できる。
また、基本セル４内の配線領域４Ａは、基本１ル４の入
出力部を設けることができるので、基２Ｔ セル４間
配線の自由度を増すことができる。
出力部を設けることができるので、基２Ｔ セル４間
配線の自由度を増すことができる。
よ さらに、異なる導電型のＭＩＳＦＥＴ列を分離
Ａ するフィールド絶縁膜の面積（又は離隔寸法〕を
配 配線領域４Ａを設けて充分に大きくすることによ
り、それに対するバーズビークの面積の比率が小くでき
るので、さらに半導体集積回路装置の集積度を向上でき
る。
Ａ するフィールド絶縁膜の面積（又は離隔寸法〕を
配 配線領域４Ａを設けて充分に大きくすることによ
り、それに対するバーズビークの面積の比率が小くでき
るので、さらに半導体集積回路装置の集積度を向上でき
る。
前記基本セル４は１列方向に複数配置されて基ノ 本
セル列４Ｂ（第２図に２点鎖線で囲まれた領域）を構成
している。この基本セル列４Ｂは、配線領Ｆ 域Ｓを
交互に介在させて、行方向に複数配置され直 ている
。配線領域５は、基本セル４間又は基本セル４で構成さ
れる論理回路間の電気的な接続をす太 る配線を配
置できるように構成されている。
セル列４Ｂ（第２図に２点鎖線で囲まれた領域）を構成
している。この基本セル列４Ｂは、配線領Ｆ 域Ｓを
交互に介在させて、行方向に複数配置され直 ている
。配線領域５は、基本セル４間又は基本セル４で構成さ
れる論理回路間の電気的な接続をす太 る配線を配
置できるように構成されている。
こ この第２図に示す基本セル４は、論理回路を構
成 成する配線パターンを施す前工程の状態を示して
ん いる。配線形成工程は１図示しないが１例えば。
成 成する配線パターンを施す前工程の状態を示して
ん いる。配線形成工程は１図示しないが１例えば。
２＠のアルミニウム配線で行われる。第１層目のアルミ
ニウム配線は、主として、基本セル４内配Ｃ線、１を源
電圧配線、基準電圧配線等を構成する。
ニウム配線は、主として、基本セル４内配Ｃ線、１を源
電圧配線、基準電圧配線等を構成する。
第２層目の配線は、主として、基本セル４間又は論理回
路間を接続する配線を構成する。・［実施例■コ 本実施例■は、基本セルのＭＩＳＦＥＴの行方向の配置
を変えて、ＣＭＯ８を構成し易くした本発明の他の実施
例である。
路間を接続する配線を構成する。・［実施例■コ 本実施例■は、基本セルのＭＩＳＦＥＴの行方向の配置
を変えて、ＣＭＯ８を構成し易くした本発明の他の実施
例である。
本発明の実施例■であるマスタスライス方式を採用する
半導体集積回路装置を第３図の要部拡大平面図で示す。
半導体集積回路装置を第３図の要部拡大平面図で示す。
本実施例■の基本セル４は、第３図に示すように１行方
向にＰ型のＭ Ｉ Ｓ ＦＥＴ列／ｎ型のＭＩＳＦＥＴ
列で構成されている。すなわち、基本セル４のＭ Ｉ
Ｓ Ｆ Ｅ Ｔ列は、行方向にＰ型／ｎ型／ｐ型／ｎ型
と交互に異なる導電型で配置されている。このように配
置されるＭＩＳＦＥＴ列は１行方向に隣接するＭ Ｉ
Ｓ ＦＥＴ列が異なる導電型で構成されているので、基
本セル４内又は配線領域５を介して行方向に隣接する基
本セル４間でＣＭｏ５ｔｉ−構成できるようになってい
る。
向にＰ型のＭ Ｉ Ｓ ＦＥＴ列／ｎ型のＭＩＳＦＥＴ
列で構成されている。すなわち、基本セル４のＭ Ｉ
Ｓ Ｆ Ｅ Ｔ列は、行方向にＰ型／ｎ型／ｐ型／ｎ型
と交互に異なる導電型で配置されている。このように配
置されるＭＩＳＦＥＴ列は１行方向に隣接するＭ Ｉ
Ｓ ＦＥＴ列が異なる導電型で構成されているので、基
本セル４内又は配線領域５を介して行方向に隣接する基
本セル４間でＣＭｏ５ｔｉ−構成できるようになってい
る。
なお、前記実施例■及び■は、３人力Ｎ Ａ Ｎ Ｄ回
路を構成し得るＣＭＯ８で基本セル４を構成したが１本
発明は、インバータ回路、２人力ＮＡＮＤ回路、４人力
ＮＡＮＤ＠路等を構成し得るＣＭＯ８で基本セルを構成
してもよい。
路を構成し得るＣＭＯ８で基本セル４を構成したが１本
発明は、インバータ回路、２人力ＮＡＮＤ回路、４人力
ＮＡＮＤ＠路等を構成し得るＣＭＯ８で基本セルを構成
してもよい。
また、前記実施例夏及び■は、基本セル４内の配線領域
４Ａの他に基本セル列４Ｂ間に配線領域５を設けたが１
本発明は、前記配線領域５を設けなくともよい。
４Ａの他に基本セル列４Ｂ間に配線領域５を設けたが１
本発明は、前記配線領域５を設けなくともよい。
［効果］
以上説明したように１本願において開示された新規な技
術によれば、以下に述べる効果を得ることができる。
術によれば、以下に述べる効果を得ることができる。
（１）マスタスライス方式を採用する半導体集積回路装
置において、基本セルをＣＭＯ３で構成し、この基本セ
ルの異なる導電型のＭＩＳＦＥＴ間に配線領域を設けた
ことにより、基本セルの異なる導電型のＭ Ｉ Ｓ Ｆ
ＥＴ間のｆｆｌ？隔が充分に確保できるので、ラッチア
ップを防止できる。
置において、基本セルをＣＭＯ３で構成し、この基本セ
ルの異なる導電型のＭＩＳＦＥＴ間に配線領域を設けた
ことにより、基本セルの異なる導電型のＭ Ｉ Ｓ Ｆ
ＥＴ間のｆｆｌ？隔が充分に確保できるので、ラッチア
ップを防止できる。
（２）前記（１）により、ラッチアップを防止し、かつ
、ＭＩ ５ＦＥＴＱｐ、Ｑｎの微細化ができるので、半
導体集積回路装置の集積度を向上できる。
、ＭＩ ５ＦＥＴＱｐ、Ｑｎの微細化ができるので、半
導体集積回路装置の集積度を向上できる。
（３）前記（１）により、異なる導電型のＭＩＳＦＥＴ
間の無駄なスペＶスが配線領域として使用できるので、
半導体集積回路装置の集積度を向上できる。
間の無駄なスペＶスが配線領域として使用できるので、
半導体集積回路装置の集積度を向上できる。
（４）前記（１）乃至（３）により、半導体集積回路装
置のラッチアップを防止し、かつ、集積度゛、ヲ向上す
ることができる。
置のラッチアップを防止し、かつ、集積度゛、ヲ向上す
ることができる。
以上１本発明者によってなされた発明を、前記実施例に
もとずき具体的に説明したが、本発明は。
もとずき具体的に説明したが、本発明は。
前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において、種々変形し得ることは勿論である
。
しない範囲において、種々変形し得ることは勿論である
。
例えば１本発明は、ＲＯＭ、ＲＡＭ等を有するマスクス
ライス方式を採用する半導体集積回路装置に適用しても
よい。 ゛
ライス方式を採用する半導体集積回路装置に適用しても
よい。 ゛
第１図は、本発明の実施例Ｉであるマスタスライス方式
を採用する半導体集積回路装置の概略構成図、 第２図は、第１図の要部拡大平面図、 第３図は、本発明の実施例■であるマスタスライス方式
を採用する半導体集積回路装置の要部拡大平面図である
。 図中、１・・・半導体集積回路装置、ＩＡ・・・半導体
基板、ＩＢ・・・ウェル領域、４・・・基本セル、４Ａ
。
を採用する半導体集積回路装置の概略構成図、 第２図は、第１図の要部拡大平面図、 第３図は、本発明の実施例■であるマスタスライス方式
を採用する半導体集積回路装置の要部拡大平面図である
。 図中、１・・・半導体集積回路装置、ＩＡ・・・半導体
基板、ＩＢ・・・ウェル領域、４・・・基本セル、４Ａ
。
Claims (1)
- 【特許請求の範囲】 １、基本セルが列方向に複数配置されてなる基本セル列
を行方向に複数配置し、前記基本セル内及び基本セル間
に施す配線パターンの変更により種種の論理機能を実現
できる半導体集積回路装置であって、前記基本セルを異
なる導電型の一対のＭＩＳＦＥＴで構成し、この基本セ
ルの一対のＭＩＳＦＥＴ間に配線領域を構成してなるこ
とを特徴とする半導体集積回路装置。 ２、前記基本セル列間には、配線領域が設けられてなる
ことを特徴とする特許請求の範囲第１項に記載の半導体
集積回路装置。 ３、前記基本セルのＭＩＳＦＥＴは、行方向に交互に異
なる導電型で配置されてなることを特徴とする特許請求
の範囲第１項に記載の半導体集積回路装置。 ４、前記基本セルのＭＩＳＦＥＴは、行方向に所定数毎
で交互に異なる導電型で配置されてなることを特徴とす
る特許請求の範囲第１項に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60146518A JPS628538A (ja) | 1985-07-05 | 1985-07-05 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60146518A JPS628538A (ja) | 1985-07-05 | 1985-07-05 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS628538A true JPS628538A (ja) | 1987-01-16 |
Family
ID=15409459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60146518A Pending JPS628538A (ja) | 1985-07-05 | 1985-07-05 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS628538A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63229733A (ja) * | 1987-03-18 | 1988-09-26 | Mitsubishi Electric Corp | マスタ−スライスｌｓｉ |
| US5111271A (en) * | 1989-06-26 | 1992-05-05 | Kabushiki Kaisha Toshiba | Semiconductor device using standard cell system |
-
1985
- 1985-07-05 JP JP60146518A patent/JPS628538A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63229733A (ja) * | 1987-03-18 | 1988-09-26 | Mitsubishi Electric Corp | マスタ−スライスｌｓｉ |
| US5111271A (en) * | 1989-06-26 | 1992-05-05 | Kabushiki Kaisha Toshiba | Semiconductor device using standard cell system |
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