JPH07105479B2 - ゲ−トアレイマスタスライス集積回路装置におけるクリツプ方法 - Google Patents
ゲ−トアレイマスタスライス集積回路装置におけるクリツプ方法Info
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- JPH07105479B2 JPH07105479B2 JP59220450A JP22045084A JPH07105479B2 JP H07105479 B2 JPH07105479 B2 JP H07105479B2 JP 59220450 A JP59220450 A JP 59220450A JP 22045084 A JP22045084 A JP 22045084A JP H07105479 B2 JPH07105479 B2 JP H07105479B2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- H01L27/11807—CMOS gate arrays
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はゲートアレイマスタスライス集積回路装置にお
けるクリップ方法に関する。
けるクリップ方法に関する。
一般に、複雑な集積論理回路のような大規模集積回路
（以下、論理LSI）は顧客の要求に応じて製造されるた
めに、多品種少量生産されている。このような多品種少
量生産の論理LISを迅速且つ低コストで製造する方法と
してマスタスライス方式が提案されている。
（以下、論理LSI）は顧客の要求に応じて製造されるた
めに、多品種少量生産されている。このような多品種少
量生産の論理LISを迅速且つ低コストで製造する方法と
してマスタスライス方式が提案されている。
マスタスライス方式とは、多数の基本セルを規則的に予
め配置製造しておき、顧客の要求あるいは開発品種に応
じたユニットセル用の配線パターンマスクを製造してこ
れらの基本セル内の配線および基本セル間の配線のみを
個別的に後に製造するものである。従って、製造もしく
は開発期間は短縮され、また、基本セルの配置構造は各
論理LSIに共通であるので製造もしくは開発コストも低
減される。なお、基本セルの配置構造は半導体基板内の
不純物拡散領域と必要最小限の基本セル内の配線を決定
するので、バルク構造とも呼ばれる。
め配置製造しておき、顧客の要求あるいは開発品種に応
じたユニットセル用の配線パターンマスクを製造してこ
れらの基本セル内の配線および基本セル間の配線のみを
個別的に後に製造するものである。従って、製造もしく
は開発期間は短縮され、また、基本セルの配置構造は各
論理LSIに共通であるので製造もしくは開発コストも低
減される。なお、基本セルの配置構造は半導体基板内の
不純物拡散領域と必要最小限の基本セル内の配線を決定
するので、バルク構造とも呼ばれる。
従来の技術および発明が解決しようとする問題点 第２図は相補形MIS（CMIS）ゲートアレイに用いられる
基本セルの一例を示す等価回路を示し、第３図にその平
面図、第４図、第５図に第３図のIV−IV線断面図、Ｖ−
Ｖ線断面図をそれぞれ示す。第２図に示すように、この
基本セルは、ソース（もしくはドレイン）を共有した１
対のＰチャネルトランジスタPp1,Pp2と、ソース（もし
くはドレイン）を共有した１対のＮチャネルトランジス
タQn1,Qn2とからなり、これらの異なる導電形のトラン
ジスタ対Qp1,Qn1およびQp2,Qn2のゲート同志が共通接続
されている。第３図〜第５図を参照して製造方法につい
て説明すると、上記基本セルはN-シリコン基板１にＮチ
ャネルトランジスタQn1,Qn2形成領域としてのP-ウエル
２を形成し、次いで、アイソレーションとしてのフィー
ルド酸化膜３を形成する。次に、各トランジスタ用のゲ
ート酸化膜４を形成し、さらにN-シリコン基板１内にＰ
チャネルトランジスタQp1,Qp2用のP+不純物拡散層５を
形成し、他方、P-ウエル内にＮチャネルトランジスタ用
のN+不純物拡散層６を形成し、最後に各トランジスタQ
p1,Qn1のゲートおよび各トランジスタQp2,Qn2のゲート
を共通接続したポリシリコン層７を形成してバルク構造
形成としての前工程を終了する。つまり、この後の工程
は顧客の要求あるいは開発品種に応じたユニットセル用
およびユニットセル間の配線マスクによって行われる。
基本セルの一例を示す等価回路を示し、第３図にその平
面図、第４図、第５図に第３図のIV−IV線断面図、Ｖ−
Ｖ線断面図をそれぞれ示す。第２図に示すように、この
基本セルは、ソース（もしくはドレイン）を共有した１
対のＰチャネルトランジスタPp1,Pp2と、ソース（もし
くはドレイン）を共有した１対のＮチャネルトランジス
タQn1,Qn2とからなり、これらの異なる導電形のトラン
ジスタ対Qp1,Qn1およびQp2,Qn2のゲート同志が共通接続
されている。第３図〜第５図を参照して製造方法につい
て説明すると、上記基本セルはN-シリコン基板１にＮチ
ャネルトランジスタQn1,Qn2形成領域としてのP-ウエル
２を形成し、次いで、アイソレーションとしてのフィー
ルド酸化膜３を形成する。次に、各トランジスタ用のゲ
ート酸化膜４を形成し、さらにN-シリコン基板１内にＰ
チャネルトランジスタQp1,Qp2用のP+不純物拡散層５を
形成し、他方、P-ウエル内にＮチャネルトランジスタ用
のN+不純物拡散層６を形成し、最後に各トランジスタQ
p1,Qn1のゲートおよび各トランジスタQp2,Qn2のゲート
を共通接続したポリシリコン層７を形成してバルク構造
形成としての前工程を終了する。つまり、この後の工程
は顧客の要求あるいは開発品種に応じたユニットセル用
およびユニットセル間の配線マスクによって行われる。
通常、ユニットセルたとえば４入力ナンド回路,4入力ノ
ア回路,6入力ナンド回路,6入力ナンド回路等毎に基本セ
ルは分割されるが、３入力ナンド回路は４入力ナンド回
路と同一領域に割当てられ、３入力ノア回路は４入力ノ
ア回路と同一領域に割当てられ、同様に、５入力ナンド
回路は６入力ナンド回路と同一領域に割当てられ、５入
力ノア回路は６入力ノア回路と同一領域に割当てられ
る。
ア回路,6入力ナンド回路,6入力ナンド回路等毎に基本セ
ルは分割されるが、３入力ナンド回路は４入力ナンド回
路と同一領域に割当てられ、３入力ノア回路は４入力ノ
ア回路と同一領域に割当てられ、同様に、５入力ナンド
回路は６入力ナンド回路と同一領域に割当てられ、５入
力ノア回路は６入力ノア回路と同一領域に割当てられ
る。
たとえば、４入力ナンド回路は第６図（Ａ）に示すよう
に、４つのＰチャネルトランジスタQp1〜Qp4および４つ
のＮチャネルトランジスタQn1〜Qn4を用い、トランジス
タQp1,Qn1の共通ゲートを入力端子IN1とし、トランジス
タQp2,Qn2の共通ゲートを入力端子IN2とし、トランジス
タQp3,Qn3の共通ゲートを入力端子IN3とし、トランジス
タQp4,Qn4の共通ゲートを入力端子IN4としている。そし
て、出力OUTはトランジスタQn4のドレインからコンタク
トCONT1を介して、もしくはトランジスタQp3,Qp4の共通
ソースからコンタクトCONT2を介してユニットセル用ア
ルミニウム配線によって取出される。第６図（Ｂ）は第
６図（Ａ）の等価回路を示す。
に、４つのＰチャネルトランジスタQp1〜Qp4および４つ
のＮチャネルトランジスタQn1〜Qn4を用い、トランジス
タQp1,Qn1の共通ゲートを入力端子IN1とし、トランジス
タQp2,Qn2の共通ゲートを入力端子IN2とし、トランジス
タQp3,Qn3の共通ゲートを入力端子IN3とし、トランジス
タQp4,Qn4の共通ゲートを入力端子IN4としている。そし
て、出力OUTはトランジスタQn4のドレインからコンタク
トCONT1を介して、もしくはトランジスタQp3,Qp4の共通
ソースからコンタクトCONT2を介してユニットセル用ア
ルミニウム配線によって取出される。第６図（Ｂ）は第
６図（Ａ）の等価回路を示す。
第６図（Ａ）に示すような４入力ナンド回路用ユニット
セルを３入力ナンド回路に適用するためには１つの入力
端子たとえばIN4を電源線LA2（VCC）に接続すればよ
い。これにより、第７図に示す論理回路を得ることがで
きる。
セルを３入力ナンド回路に適用するためには１つの入力
端子たとえばIN4を電源線LA2（VCC）に接続すればよ
い。これにより、第７図に示す論理回路を得ることがで
きる。
同様に、４入力ノア回路用ユニットセルを３入力ノア回
路に適用するには、１つの入力端子を電源線LA1（VSS）
に接続すればよい。
路に適用するには、１つの入力端子を電源線LA1（VSS）
に接続すればよい。
上述のごとく、入力端子の１つを電源線に接続すること
を“クリップ”と呼び、本発明はこのようなクリップ方
法を改善しようとするものである。
を“クリップ”と呼び、本発明はこのようなクリップ方
法を改善しようとするものである。
CMISゲートアレイとして第９図に示すものは既に提案さ
れている。第９図においては、１列型基本セルアレイBC
1の間に２列型基本セルアレイBC2を設けてある。これら
の基本セルアレイ間には縦方向配線チャネル領域CHが設
けられている。２列型基本セルアレイBC2においては、
その拡大図を第10図に示すごとく、基本セル内部に発生
するCMOS特有のラッチアップ現象を防止するために、Ｐ
チャネルトランジスタが形成されたＮ形基板にN+不純物
拡散領域R1,R4を形成し、ユニットセル用電源配線層L
A1,LA4（VCC）にコンタクトを付して接続させ、他方、
Ｎチャネルトランジスタが形成されたＰウェルにP+不純
物拡散領域R2,R3を形成し、第10図に示すごとく、ユニ
ットセル用電源配線層LA2,LA3（VSS）にコンタクトを介
して接続させている。
れている。第９図においては、１列型基本セルアレイBC
1の間に２列型基本セルアレイBC2を設けてある。これら
の基本セルアレイ間には縦方向配線チャネル領域CHが設
けられている。２列型基本セルアレイBC2においては、
その拡大図を第10図に示すごとく、基本セル内部に発生
するCMOS特有のラッチアップ現象を防止するために、Ｐ
チャネルトランジスタが形成されたＮ形基板にN+不純物
拡散領域R1,R4を形成し、ユニットセル用電源配線層L
A1,LA4（VCC）にコンタクトを付して接続させ、他方、
Ｎチャネルトランジスタが形成されたＰウェルにP+不純
物拡散領域R2,R3を形成し、第10図に示すごとく、ユニ
ットセル用電源配線層LA2,LA3（VSS）にコンタクトを介
して接続させている。
また、第９図においては、第10図に示す縦方向電源配線
層LA1,LA2,LA3,LA4に加えて、電源配線のインピーダン
スを下げるために、第11図に示すような横方向電源配線
層LBも配設され得る。なお、第11図において横方向電源
配線層LB（VSS）は同一電源から由来する縦方向配線層
（この場合、LA2,LA3）とその交点においてコンタクト
を介して接続されるが、このときには、配線層LA2,LA3
は不純物拡散領域R2,R3とは接続されない。つまり、こ
れは断線防止から２重コンタクトを禁止しているからで
ある。
層LA1,LA2,LA3,LA4に加えて、電源配線のインピーダン
スを下げるために、第11図に示すような横方向電源配線
層LBも配設され得る。なお、第11図において横方向電源
配線層LB（VSS）は同一電源から由来する縦方向配線層
（この場合、LA2,LA3）とその交点においてコンタクト
を介して接続されるが、このときには、配線層LA2,LA3
は不純物拡散領域R2,R3とは接続されない。つまり、こ
れは断線防止から２重コンタクトを禁止しているからで
ある。
従来、上述のラッチアップ現象防止用の不純物拡散領域
を有し、且つ横方向電源配線層を有する２列型CMOSゲー
トアレイにおける上述のクリップ方法は未だ提案されて
いない。つまり、２列型基本セルにおいては、ラッチア
ップを防止するために、Ｐ形−Ｎ形−Ｎ形−Ｐ形あるい
はＮ形−Ｐ形−Ｐ形−Ｎ形の順にトランジスタが横方向
に形成されており、従って、外側の電源電位と内側の電
源電位とは異なり、従って、内側においてクリップしな
ければならないと要求がある。
を有し、且つ横方向電源配線層を有する２列型CMOSゲー
トアレイにおける上述のクリップ方法は未だ提案されて
いない。つまり、２列型基本セルにおいては、ラッチア
ップを防止するために、Ｐ形−Ｎ形−Ｎ形−Ｐ形あるい
はＮ形−Ｐ形−Ｐ形−Ｎ形の順にトランジスタが横方向
に形成されており、従って、外側の電源電位と内側の電
源電位とは異なり、従って、内側においてクリップしな
ければならないと要求がある。
問題点を解決するための手段 本発明の目的は、ラッチアップ現象防止用の不純物拡散
領域を有し、且つ横方向配線層を有する２列型CMOSゲー
トアレイにおけるクリップ方法を提供することにあり、
その手段は、クリップすべき基本セルの内側ゲートに隣
接する横方向配線チャネル領域に所望の電位の電源線が
配設されている場合、この電源線に前記ゲートを接続
し、他方、上記隣接する横方向配線チャネル領域に所望
の電位の電源線が配線されていない場合、このチャネル
領域のラッチアップ防止用不純物拡散領域に前記ゲート
を接続することにより達成される。
領域を有し、且つ横方向配線層を有する２列型CMOSゲー
トアレイにおけるクリップ方法を提供することにあり、
その手段は、クリップすべき基本セルの内側ゲートに隣
接する横方向配線チャネル領域に所望の電位の電源線が
配設されている場合、この電源線に前記ゲートを接続
し、他方、上記隣接する横方向配線チャネル領域に所望
の電位の電源線が配線されていない場合、このチャネル
領域のラッチアップ防止用不純物拡散領域に前記ゲート
を接続することにより達成される。
作用 上述の方法により、内側ゲートに隣接する横方向配線チ
ャネル領域に配設された電源線（第２層）は縦方向に配
設された同種の電源線（第１層）とコンタクトを介して
接続されているので、ゲートは第２層の電源線に接続さ
れると、第１層の電源線に接続されたことになる。ま
た、ゲートに隣接する横方向配線チャネル領域に配設さ
れた第２層の電源線が縦方向に配設された第１層の電源
線と異種の場合、第１層はラッチアップ防止用の不純物
拡散領域にコンタクトを介して接続されているので、ゲ
ートはラッチアップ防止用の不純物拡散領域に接続され
ると、やはり、第１層の電源線に接続されたことにな
る。
ャネル領域に配設された電源線（第２層）は縦方向に配
設された同種の電源線（第１層）とコンタクトを介して
接続されているので、ゲートは第２層の電源線に接続さ
れると、第１層の電源線に接続されたことになる。ま
た、ゲートに隣接する横方向配線チャネル領域に配設さ
れた第２層の電源線が縦方向に配設された第１層の電源
線と異種の場合、第１層はラッチアップ防止用の不純物
拡散領域にコンタクトを介して接続されているので、ゲ
ートはラッチアップ防止用の不純物拡散領域に接続され
ると、やはり、第１層の電源線に接続されたことにな
る。
実施例 第12図は横方向配線チャネル領域に電源線がない場合に
あってゲートの内側をVCCにクリップする場合を説明す
るための平面図、第13図は第12図のXIII−XIII線断面図
である。この場合、P+不純物拡散領域R2は電源線LA2（V
SS）とコンタクトCONT3を介して接続される。従って、
ゲートＧをVCCにクリップする場合、電源線LA2と同一層
である層LA5によってゲートＧをP+不純物拡散領域R2に
コンタクトCONT4を介して接続する。これにより、ゲー
トＧは電源VSSに接続される。
あってゲートの内側をVCCにクリップする場合を説明す
るための平面図、第13図は第12図のXIII−XIII線断面図
である。この場合、P+不純物拡散領域R2は電源線LA2（V
SS）とコンタクトCONT3を介して接続される。従って、
ゲートＧをVCCにクリップする場合、電源線LA2と同一層
である層LA5によってゲートＧをP+不純物拡散領域R2に
コンタクトCONT4を介して接続する。これにより、ゲー
トＧは電源VSSに接続される。
また、第12図において、ゲートＧをVCCにクリップする
場合には１列型と同様にしてゲートＧの左外端をN+不純
物拡散領域R2に接続させる。
場合には１列型と同様にしてゲートＧの左外端をN+不純
物拡散領域R2に接続させる。
第14図は横方向配線チャネル領域に電源線がある場合に
あってゲートの内側をVSSにクリップするための平面
図、第１図はＩ−Ｉ線断面図である。この場合、電源線
LA1はP+不純物拡散領域R1にコンタクトCONT5を介して接
続されるが、電源線LA2はP+不純物拡散領域R2に接続さ
れず、横方向電源線LBにコンタクトCONT6を介して接続
される。つまり、電源線LA2がP+不純物拡散領域R2に接
続されないのは、断線防止のために二重コンタクトを禁
止しているためである。この場合、P+不純物拡散領域R2
は高抵抗の基板１を介して隣接するP+不純物拡散領域に
接続されているのでVSSに保持される。従って、ゲート
Ｇを電源線LA2に接続された横方向の電源線LBにコンタ
クトCONT7を介して接続させることによりクリップす
る。
あってゲートの内側をVSSにクリップするための平面
図、第１図はＩ−Ｉ線断面図である。この場合、電源線
LA1はP+不純物拡散領域R1にコンタクトCONT5を介して接
続されるが、電源線LA2はP+不純物拡散領域R2に接続さ
れず、横方向電源線LBにコンタクトCONT6を介して接続
される。つまり、電源線LA2がP+不純物拡散領域R2に接
続されないのは、断線防止のために二重コンタクトを禁
止しているためである。この場合、P+不純物拡散領域R2
は高抵抗の基板１を介して隣接するP+不純物拡散領域に
接続されているのでVSSに保持される。従って、ゲート
Ｇを電源線LA2に接続された横方向の電源線LBにコンタ
クトCONT7を介して接続させることによりクリップす
る。
また、第14図においてゲートＧをVCCにクリップする場
合には、１列型と同様にゲートＧの左外端をN+不純物拡
散領域R1に接続させる。
合には、１列型と同様にゲートＧの左外端をN+不純物拡
散領域R1に接続させる。
このように、ゲートの内側をVSSにクリップする場合に
あって、隣接する横方向配線チャネルにVSS用電源線が
ある場合には、該電源線にゲートを接続し、逆にない場
合には、この配線チャネルにあるラッチアップ防止用の
不純物拡散領域にゲートを接続する。同様にゲートをV
CCにクリップする場合に、隣接する横方向配線チャネル
にVCC用電源線がある場合には、該電源線にゲートを接
続し、逆にない場合には、この配線チャネルにあるラッ
チアップ防止用の不純物拡散領域にゲートを接続する。
あって、隣接する横方向配線チャネルにVSS用電源線が
ある場合には、該電源線にゲートを接続し、逆にない場
合には、この配線チャネルにあるラッチアップ防止用の
不純物拡散領域にゲートを接続する。同様にゲートをV
CCにクリップする場合に、隣接する横方向配線チャネル
にVCC用電源線がある場合には、該電源線にゲートを接
続し、逆にない場合には、この配線チャネルにあるラッ
チアップ防止用の不純物拡散領域にゲートを接続する。
なお、上述の実施例においては、基本セル内のトランジ
スタの配列は、Ｎチャネル−Ｐチャネル−Ｐチャネル−
Ｎチャネルであるが、Ｐチャネル−Ｎチャネル−Ｎチャ
ネル−Ｐチャネルであっても本発明のクリップ方法は適
用できることは言うまでもない。
スタの配列は、Ｎチャネル−Ｐチャネル−Ｐチャネル−
Ｎチャネルであるが、Ｐチャネル−Ｎチャネル−Ｎチャ
ネル−Ｐチャネルであっても本発明のクリップ方法は適
用できることは言うまでもない。
上述のごとく、２列型基本セルアレイにおいては、ゲー
トの内側からクリップする必要がある。従って、ゲート
の内側の配線は、ユニットセル設計の際にはクリップ専
用域をゲート内側に予め設けておくことによって行うの
が好ましい。
トの内側からクリップする必要がある。従って、ゲート
の内側の配線は、ユニットセル設計の際にはクリップ専
用域をゲート内側に予め設けておくことによって行うの
が好ましい。
発明の効果 以上説明したように本発明によれば、２列型CMOSゲート
アレイにおけるクリップ方法が達成できる。
アレイにおけるクリップ方法が達成できる。
第１図は本発明に係るゲートアレイマスタスライス集積
回路装置におけるクリップ方法を説明するための断面
図、第２図は相補形MISゲートアレイに用いられる基本
セルの一例を示す等価回路図、第３図は第２図の平面
図、第４図および第５図はそれぞれ第３図のIV−IV線断
面図およびＶ−Ｖ線断面図、第６図（Ａ）は４入力ナン
ド回路ユニットセル用CMISゲートアレイの一例を示す平
面図、第６図（Ｂ）は第６図（Ａ）の等価回路図、第７
図，第８図はクリップを説明する論理回路図、第９図は
本発明に係るクリップ方法が適用されるゲートアレイマ
スタスライス集積回路装置の全体図、第10図，第11図は
第９図の部分拡大図、第12図は本発明に係るクリップ方
法を示す一例を説明する平面図、第13図は第12図のXIII
−XIII線断面図、第14図は本発明に係るクリップ方法を
示す他の例を説明する平面図である。 1:基板、2:Pウエル、4:ゲート（入力端子）、5:P+チャ
ネル不純物拡散領域、6:N+チャネル不純物拡散領域、LA
1,LA2,LA3,LA4,LA5:縦方向配線層、LB:横方向配線層、R
1,R2:ラッチアップ防止用不純物拡散領域。
回路装置におけるクリップ方法を説明するための断面
図、第２図は相補形MISゲートアレイに用いられる基本
セルの一例を示す等価回路図、第３図は第２図の平面
図、第４図および第５図はそれぞれ第３図のIV−IV線断
面図およびＶ−Ｖ線断面図、第６図（Ａ）は４入力ナン
ド回路ユニットセル用CMISゲートアレイの一例を示す平
面図、第６図（Ｂ）は第６図（Ａ）の等価回路図、第７
図，第８図はクリップを説明する論理回路図、第９図は
本発明に係るクリップ方法が適用されるゲートアレイマ
スタスライス集積回路装置の全体図、第10図，第11図は
第９図の部分拡大図、第12図は本発明に係るクリップ方
法を示す一例を説明する平面図、第13図は第12図のXIII
−XIII線断面図、第14図は本発明に係るクリップ方法を
示す他の例を説明する平面図である。 1:基板、2:Pウエル、4:ゲート（入力端子）、5:P+チャ
ネル不純物拡散領域、6:N+チャネル不純物拡散領域、LA
1,LA2,LA3,LA4,LA5:縦方向配線層、LB:横方向配線層、R
1,R2:ラッチアップ防止用不純物拡散領域。
Claims (1)
- 【請求項１】導電型チャネルMISトランジスタと反対導
電型MISトランジスタとを少なくとも１対含むCMIS基本
セルが２個ずつ近接され且つ対称に配列され、該２個ず
つのCMIS基本セルの横方向配線チャネル領域にラッチア
ップ防止用の不純物拡散領域を形成したゲートアレイマ
スタスライス集積回路装置において、前記２個ずつの基
本セルのゲートの内側を所望の電位にクリップする場合
であって、該ゲートに隣接する横方向配線チャネル領域
に前記所望の電位の電源線が配設されている場合、前記
電源線に前記ゲートを接続することによりクリップし、
他方、該ゲートに隣接する横方向配線チャネル領域に前
記所望の電位の電源線が配設されていない場合、該隣接
する横方向配線チャネル領域に形成されたラッチアップ
防止用の不純物拡散領域に前記ゲートを接続することに
よりクリップすることを特徴とするケートアレイマスタ
スライス集積回路装置におけるクリップ方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59220450A JPH07105479B2 (ja) | 1984-10-22 | 1984-10-22 | ゲ−トアレイマスタスライス集積回路装置におけるクリツプ方法 |
| EP85307023A EP0177336B1 (en) | 1984-10-03 | 1985-10-01 | Gate array integrated device |
| DE8585307023T DE3586385T2 (de) | 1984-10-03 | 1985-10-01 | Integrierte gate-matrixstruktur. |
| US06/782,923 US4661815A (en) | 1984-10-03 | 1985-10-02 | Gate array integrated device having mixed single column type and matrix type arrays |
| KR858507267A KR900005150B1 (en) | 1984-10-03 | 1985-10-02 | Gate array integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59220450A JPH07105479B2 (ja) | 1984-10-22 | 1984-10-22 | ゲ−トアレイマスタスライス集積回路装置におけるクリツプ方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6199349A JPS6199349A (ja) | 1986-05-17 |
| JPH07105479B2 true JPH07105479B2 (ja) | 1995-11-13 |
Family
ID=16751305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59220450A Expired - Fee Related JPH07105479B2 (ja) | 1984-10-03 | 1984-10-22 | ゲ−トアレイマスタスライス集積回路装置におけるクリツプ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105479B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4517413B2 (ja) * | 1999-01-13 | 2010-08-04 | ソニー株式会社 | 半導体装置 |
-
1984
- 1984-10-22 JP JP59220450A patent/JPH07105479B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6199349A (ja) | 1986-05-17 |
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