JPH0828481B2 - ゲ−トアレイマスタスライス集積回路装置 - Google Patents
ゲ−トアレイマスタスライス集積回路装置Info
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- JPH0828481B2 JPH0828481B2 JP59206144A JP20614484A JPH0828481B2 JP H0828481 B2 JPH0828481 B2 JP H0828481B2 JP 59206144 A JP59206144 A JP 59206144A JP 20614484 A JP20614484 A JP 20614484A JP H0828481 B2 JPH0828481 B2 JP H0828481B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はゲートアレイマスタスライス集積回路装置に
関する。
関する。
一般に、複雑な集積論理回路のような大規模集積回路
（以下、論理LSI）は顧客の要求に応じて製造されるた
めに、多品種少量生産されている。このような多品種少
量生産の論理LSIを迅速且つ低コストで製造する方法と
してマスタスライス方式が提案されている。
（以下、論理LSI）は顧客の要求に応じて製造されるた
めに、多品種少量生産されている。このような多品種少
量生産の論理LSIを迅速且つ低コストで製造する方法と
してマスタスライス方式が提案されている。
マスタスライス方式とは、多数の基本セルを規則的に
予め製造しておき、顧客の要求あるいは開発品種に応じ
たユニットセル用の配線パターンマスクを製造してこれ
らの基本セル内の配線および基本セル間の配線のみを個
別的に後に製造するものである。従って、製造もしくは
開発期間は短縮され、また、基本セル構造は各論理LSI
に共通であるので製造もしくは開発コストも低減され
る。なお、基本セル構造は半導体基板内の不純物拡散領
域と必要最小限の基本セル内の配線とによって決定され
るので、バルク構造とも呼ばれる。
予め製造しておき、顧客の要求あるいは開発品種に応じ
たユニットセル用の配線パターンマスクを製造してこれ
らの基本セル内の配線および基本セル間の配線のみを個
別的に後に製造するものである。従って、製造もしくは
開発期間は短縮され、また、基本セル構造は各論理LSI
に共通であるので製造もしくは開発コストも低減され
る。なお、基本セル構造は半導体基板内の不純物拡散領
域と必要最小限の基本セル内の配線とによって決定され
るので、バルク構造とも呼ばれる。
本発明は上述の基本セルをアレイ状に配置したゲート
アレイマスタスライス論理LSIにおけるバルク構造の改
良を行うものである。
アレイマスタスライス論理LSIにおけるバルク構造の改
良を行うものである。
従来の技術 第２図は相補形MIS（CMIS）ゲートアレイに用いられ
る基本セルの一例を示す等価回路を示し、第３図にその
平面図、第４図、第５図に第３図のIV-IV線断面図、Ｖ
−Ｖ線断面図をそれぞれ示す。第２図に示すように、こ
の基本セルは、ソース（もしくはドレイン）を共有した
１対のＰチャネルトランジスタQp1,Qp2と、ソース（も
しくはドレイン）を共有した１対のＮチャネルトランジ
スタQn1,Qn2とからなり、これらの異なる導電形のトラ
ンジスタ対Qp1,Qn1、およびQp2,Qn2のゲート同志が共通
接続されている。第３図〜第５図を参照して製造方法に
ついて説明すると、上記基本セルはN-シリコン基板１に
ＮチャネルトランジスタQn1,Qn2形成領域としてのP-ウ
エル２を形成し、次いで、アイソレーションとしてのフ
ィールド酸化膜３を形成する。次に、各トランジスタ用
のゲート酸化膜４を形成し、さらに、N-シリコン基板１
内にＰチャネルトランジスタQp1,Qp2用のP+不純物拡散
層５を形成し、他方、P-ウエル内にＮチャネルトランジ
スタ用のN+不純物拡散層６を形成し、最後に、各トラン
ジスタQp1,Qn1のゲートおよび各トランジスタQp2,Qn2の
ゲートを共通接続したポリシリコン層７を形成してバル
ク構造形成としての前工程を終了する。つまり、この後
の工程は顧客の要求あるいは開発品種に応じたユニット
セル用マスクによって行われる。
る基本セルの一例を示す等価回路を示し、第３図にその
平面図、第４図、第５図に第３図のIV-IV線断面図、Ｖ
−Ｖ線断面図をそれぞれ示す。第２図に示すように、こ
の基本セルは、ソース（もしくはドレイン）を共有した
１対のＰチャネルトランジスタQp1,Qp2と、ソース（も
しくはドレイン）を共有した１対のＮチャネルトランジ
スタQn1,Qn2とからなり、これらの異なる導電形のトラ
ンジスタ対Qp1,Qn1、およびQp2,Qn2のゲート同志が共通
接続されている。第３図〜第５図を参照して製造方法に
ついて説明すると、上記基本セルはN-シリコン基板１に
ＮチャネルトランジスタQn1,Qn2形成領域としてのP-ウ
エル２を形成し、次いで、アイソレーションとしてのフ
ィールド酸化膜３を形成する。次に、各トランジスタ用
のゲート酸化膜４を形成し、さらに、N-シリコン基板１
内にＰチャネルトランジスタQp1,Qp2用のP+不純物拡散
層５を形成し、他方、P-ウエル内にＮチャネルトランジ
スタ用のN+不純物拡散層６を形成し、最後に、各トラン
ジスタQp1,Qn1のゲートおよび各トランジスタQp2,Qn2の
ゲートを共通接続したポリシリコン層７を形成してバル
ク構造形成としての前工程を終了する。つまり、この後
の工程は顧客の要求あるいは開発品種に応じたユニット
セル用マスクによって行われる。
従来の基本セルは、第６図に示すごとく、チップの中
央部にアレイ状に配列されている。つまり、各アレイBC
1は１列の基本セルからなっており、その間には配線チ
ャネル領域CHが設けられている。なお、第６図におい
て、I/Oは外部との接続のための入出力回路、Ｐはパッ
ドである。
央部にアレイ状に配列されている。つまり、各アレイBC
1は１列の基本セルからなっており、その間には配線チ
ャネル領域CHが設けられている。なお、第６図におい
て、I/Oは外部との接続のための入出力回路、Ｐはパッ
ドである。
上述の１列型基本セルアレイBC1にユニットセルを構
成した一例を第７図に示すと、基本セルアレイBC1に平
行な実線で示す配線LAは第１層のアルミニウム層で形成
され、基本セルアレイBC1に垂直な点線で示す配線LBは
第２層のアルミニウム層で形成する。このような配線L
A,LBによってユニットセル内およびユニットセル間の配
線がなされる。
成した一例を第７図に示すと、基本セルアレイBC1に平
行な実線で示す配線LAは第１層のアルミニウム層で形成
され、基本セルアレイBC1に垂直な点線で示す配線LBは
第２層のアルミニウム層で形成する。このような配線L
A,LBによってユニットセル内およびユニットセル間の配
線がなされる。
発明が解決しようとする問題点 しかしながら、上述の１列型基本セルアレイBC1にユ
ニットセルを構成すると、１ユニットセルの縦長が大き
くなり、従って、上述の配線LA,LBも長くなり、信号伝
達速度等の特性の劣化を招き、また、配線LA,LBが長く
なる結果、基本セルアレイ間の配線チャネル領域CHを大
きくしなけれはせならず、集積度の点で不利であるとい
う問題点があった。
ニットセルを構成すると、１ユニットセルの縦長が大き
くなり、従って、上述の配線LA,LBも長くなり、信号伝
達速度等の特性の劣化を招き、また、配線LA,LBが長く
なる結果、基本セルアレイ間の配線チャネル領域CHを大
きくしなけれはせならず、集積度の点で不利であるとい
う問題点があった。
なお、上述の問題点を解決するために基本セルアレイ
を２列の基本セルにより構成することも一案であり、こ
れにより、同一のユニットセルを構成する場合はその縦
長を小さくし、従って、上述の配線LA,LBを短かくして
信号伝達速度等の特性を向上でき、しかも基本セルアレ
イ間の配線チャネル領域も小さくして集積度を向上でき
る。しかしながら、第８図に示すように、単純に基本セ
ルアレイをすべてこのような２列型基本セルアレイによ
り構成すると、２列型基本セルアレイにおいては、ユニ
ットセルのための配線はいずれか一方側しかできないこ
とがあり、このため、２列型基本セルアレイたとえばBC
2-2の一方側たとえば配線チャネル領域CH1に配線余裕が
なく、たとえ反対側の配線チャネル領域CH2に配線余裕
があっても、２列型基本セルアレイBC2-2のユニットセ
ル用配線が不可能なことがあり、この結果、未配線が発
生する。
を２列の基本セルにより構成することも一案であり、こ
れにより、同一のユニットセルを構成する場合はその縦
長を小さくし、従って、上述の配線LA,LBを短かくして
信号伝達速度等の特性を向上でき、しかも基本セルアレ
イ間の配線チャネル領域も小さくして集積度を向上でき
る。しかしながら、第８図に示すように、単純に基本セ
ルアレイをすべてこのような２列型基本セルアレイによ
り構成すると、２列型基本セルアレイにおいては、ユニ
ットセルのための配線はいずれか一方側しかできないこ
とがあり、このため、２列型基本セルアレイたとえばBC
2-2の一方側たとえば配線チャネル領域CH1に配線余裕が
なく、たとえ反対側の配線チャネル領域CH2に配線余裕
があっても、２列型基本セルアレイBC2-2のユニットセ
ル用配線が不可能なことがあり、この結果、未配線が発
生する。
問題点を解決するための手段 本発明の目的は、上述の従来形の問題点に鑑み、ユニ
ットセル用配線がいずれ側でも可能な１列型基本セルア
レイとユニットセル用配線に制約のある２列型基本セル
アレイとを混在させることにより、配線チャネル領域の
配線冗長度を保持しつつ、信号伝達速度等の特性を向上
させ、しかも基本セルアレイ間の配線チャネル領域も小
さくして集積度を向上せしめることにある。
ットセル用配線がいずれ側でも可能な１列型基本セルア
レイとユニットセル用配線に制約のある２列型基本セル
アレイとを混在させることにより、配線チャネル領域の
配線冗長度を保持しつつ、信号伝達速度等の特性を向上
させ、しかも基本セルアレイ間の配線チャネル領域も小
さくして集積度を向上せしめることにある。
実施例 第１図は本発明に係るゲートアレイマスタスライス集
積回路装置の一実施例を示す平面図である。第１図にお
いては、１列型基本セルアレイBC1の間に第９図に示す
２列型基本セルアレイBC2を設けてある。第９図に示す
ように、２列型基本セルアレイBC2の外側には配線チャ
ネル領域CHが設けられているが、２列型基本セルアレイ
BC2内の各１列型基本セルアレイBC1-1,BC1-2間には配線
チャネル領域は存在せず、しかも、１列型基本セルアレ
イBC1-1,BC1-2は左右対称に配列されている。
積回路装置の一実施例を示す平面図である。第１図にお
いては、１列型基本セルアレイBC1の間に第９図に示す
２列型基本セルアレイBC2を設けてある。第９図に示す
ように、２列型基本セルアレイBC2の外側には配線チャ
ネル領域CHが設けられているが、２列型基本セルアレイ
BC2内の各１列型基本セルアレイBC1-1,BC1-2間には配線
チャネル領域は存在せず、しかも、１列型基本セルアレ
イBC1-1,BC1-2は左右対称に配列されている。
第10図は第１図の２列型基本セルアレイにあるユニッ
トセル用の配線を施した一例を示す平面図であり、第11
図は第１図の１列型基本セルアレイBC1に同一のユニッ
トセル用の配線を施した平面図である。第10図と第11図
と比較して分るように、第10図においては、使用された
基本セル段数は４であるのに対し、第11図においては、
使用された基本セル段数は２倍の８であり、従って、基
本セルアレイ内部の第１層アルミニウム（実線で示し、
そのコンタクトを一重丸で示す）の配線は第11図に比較
して第10図の場合の方が総じて短かい。また、他のユニ
ットセルとの接続のための第２層アルミニウム（点線で
示し、そのコンタクトを二重丸で示す）の配線LB1〜LB5
の間隔も短かい。この結果、他のユニットセルとの接続
のための配線チャネル領域CHを通過する配線数が少なく
でき、しかも配線長も短かくできる。
トセル用の配線を施した一例を示す平面図であり、第11
図は第１図の１列型基本セルアレイBC1に同一のユニッ
トセル用の配線を施した平面図である。第10図と第11図
と比較して分るように、第10図においては、使用された
基本セル段数は４であるのに対し、第11図においては、
使用された基本セル段数は２倍の８であり、従って、基
本セルアレイ内部の第１層アルミニウム（実線で示し、
そのコンタクトを一重丸で示す）の配線は第11図に比較
して第10図の場合の方が総じて短かい。また、他のユニ
ットセルとの接続のための第２層アルミニウム（点線で
示し、そのコンタクトを二重丸で示す）の配線LB1〜LB5
の間隔も短かい。この結果、他のユニットセルとの接続
のための配線チャネル領域CHを通過する配線数が少なく
でき、しかも配線長も短かくできる。
第10図において、ユニットセル用配線LB1〜LB5のう
ち、LB1,LB2,LB3は基本セルアレイBC2の一方側のみに位
置しているのに対し、LB4,LB5は両側に位置している。
つまり、LB1〜LB3は一方側での配線チャネル領域の配線
と接続されなければならない。他方、第11図において
は、ユニットセル用配線LB1〜LB5はいずれも基本セルア
レイBC1の両側に位置しており、従って、どちら側の配
線チャネル領域も利用できることを意味している。
ち、LB1,LB2,LB3は基本セルアレイBC2の一方側のみに位
置しているのに対し、LB4,LB5は両側に位置している。
つまり、LB1〜LB3は一方側での配線チャネル領域の配線
と接続されなければならない。他方、第11図において
は、ユニットセル用配線LB1〜LB5はいずれも基本セルア
レイBC1の両側に位置しており、従って、どちら側の配
線チャネル領域も利用できることを意味している。
本発明においては、２列型基本セルアレイBC2の少な
くとも一方側には１列型基本セルアレイBC1を平行に対
向せしめてある。従って、２列型基本セルアレイBC2の
配線チャネル領域の使用制約は１列型基本セルアレイBC
1がいずれの配線チャネル領域も選択可能であるので十
分カバーできる。つまり、２列型基本セルアレイBC2に
対するユニットセル用配線を１列型基本セルアレイBC1
にユニットセル配線より先に決定するようにすれば、未
配線の可能性は少なくなる。
くとも一方側には１列型基本セルアレイBC1を平行に対
向せしめてある。従って、２列型基本セルアレイBC2の
配線チャネル領域の使用制約は１列型基本セルアレイBC
1がいずれの配線チャネル領域も選択可能であるので十
分カバーできる。つまり、２列型基本セルアレイBC2に
対するユニットセル用配線を１列型基本セルアレイBC1
にユニットセル配線より先に決定するようにすれば、未
配線の可能性は少なくなる。
なお、上述の実施例においては、１列型、２列型、１
列型を繰返して配列してあるが、１列型と２列型とが互
いに隣接していれば他の形態にもなし得る。たとえば、
１列型、２列型を繰返したものであってもよい。また、
基本セルとして２つのＰチャネルトランジスタおよび同
数のＮチャネルトランジスタにより構成し各対のＰチャ
ネル/Nチャネルトランジスタのゲートを共通接続したも
のを用いたが、３以上のＰチャネルトランジスタおよび
同数のＮチヤネルトランジスタにより構成し各対のＰチ
ャネル/Nチャネルのトランジスタのゲートを共通接続し
たものであってもよい。２列型の代りに、３列型あるい
は４列型等の多数列型を用いることもできる。
列型を繰返して配列してあるが、１列型と２列型とが互
いに隣接していれば他の形態にもなし得る。たとえば、
１列型、２列型を繰返したものであってもよい。また、
基本セルとして２つのＰチャネルトランジスタおよび同
数のＮチャネルトランジスタにより構成し各対のＰチャ
ネル/Nチャネルトランジスタのゲートを共通接続したも
のを用いたが、３以上のＰチャネルトランジスタおよび
同数のＮチヤネルトランジスタにより構成し各対のＰチ
ャネル/Nチャネルのトランジスタのゲートを共通接続し
たものであってもよい。２列型の代りに、３列型あるい
は４列型等の多数列型を用いることもできる。
発明の効果 以上説明したように本発明によれば、１列型基本セル
アレイと２列型基本セルアレイとを混在せしめたので、
２列型基本セルアレイの配線長、配線数の減少による配
線チャネル領域の減少という集積度向上と共に、２列型
基本セルアレイの使用配線チャネル領域の制約による未
配線も防止できる。
アレイと２列型基本セルアレイとを混在せしめたので、
２列型基本セルアレイの配線長、配線数の減少による配
線チャネル領域の減少という集積度向上と共に、２列型
基本セルアレイの使用配線チャネル領域の制約による未
配線も防止できる。
第１図は本発明に係るゲートアレイマスタスライス集積
回路装置の一実施例を示す平面図、第２図は相補形MIS
ゲートアレイに用いられる基本セルの一例を示す等価回
路図、第３図は第２図の平面図、第４図および第５図は
それぞれ第３図のIV-IV線断面図およびＶ−Ｖ線断面
図、第６図は従来のゲートアレイマスタスライス集積回
路装置の平面図、第７図は第６図の１列型基本セルアレ
イにユニットセル用配線を施した図、第８図は２列型基
本セルアレイにユニットセル用配線を施した図、第９図
は第１図の２列型基本セルアレイの拡大平面図、第10図
は第１図の２列型基本セルアレイBC2にユニットセル用
配線の一例を施こした図、第11図は第１図の１列型基本
セルアレイBC1に第10図のユニットセルと同一の配線を
施した図である。 BC1:1列型基本セルアレイ、BC2:2列型基本セルアレイ、
CH:配線チャネル領域。
回路装置の一実施例を示す平面図、第２図は相補形MIS
ゲートアレイに用いられる基本セルの一例を示す等価回
路図、第３図は第２図の平面図、第４図および第５図は
それぞれ第３図のIV-IV線断面図およびＶ−Ｖ線断面
図、第６図は従来のゲートアレイマスタスライス集積回
路装置の平面図、第７図は第６図の１列型基本セルアレ
イにユニットセル用配線を施した図、第８図は２列型基
本セルアレイにユニットセル用配線を施した図、第９図
は第１図の２列型基本セルアレイの拡大平面図、第10図
は第１図の２列型基本セルアレイBC2にユニットセル用
配線の一例を施こした図、第11図は第１図の１列型基本
セルアレイBC1に第10図のユニットセルと同一の配線を
施した図である。 BC1:1列型基本セルアレイ、BC2:2列型基本セルアレイ、
CH:配線チャネル領域。
Claims (1)
- 【請求項１】列方向に基本セルが１列配列された複数の
１列型基本セルアレイ（BC1）と、 列方向に基本セルが複数列配列された複数の複数列型基
本セルアレイ（BC2）と、 前記１列型基本セルアレイおよび前記複数列型基本セル
アレイの各アレイ間に設けられた配線領域（CH）と を具備し、 すべての前記複数列型基本セルアレイの各々について、
その少なくとも一方側に前記１列型基本セルアレイを平
行に対向せしめたゲートアレイマスタスライス集積回路
装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206144A JPH0828481B2 (ja) | 1984-10-03 | 1984-10-03 | ゲ−トアレイマスタスライス集積回路装置 |
| EP85307023A EP0177336B1 (en) | 1984-10-03 | 1985-10-01 | Gate array integrated device |
| DE8585307023T DE3586385T2 (de) | 1984-10-03 | 1985-10-01 | Integrierte gate-matrixstruktur. |
| KR858507267A KR900005150B1 (en) | 1984-10-03 | 1985-10-02 | Gate array integrated circuit device |
| US06/782,923 US4661815A (en) | 1984-10-03 | 1985-10-02 | Gate array integrated device having mixed single column type and matrix type arrays |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206144A JPH0828481B2 (ja) | 1984-10-03 | 1984-10-03 | ゲ−トアレイマスタスライス集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6184847A JPS6184847A (ja) | 1986-04-30 |
| JPH0828481B2 true JPH0828481B2 (ja) | 1996-03-21 |
Family
ID=16518516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59206144A Expired - Lifetime JPH0828481B2 (ja) | 1984-10-03 | 1984-10-03 | ゲ−トアレイマスタスライス集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828481B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62264641A (ja) * | 1986-05-13 | 1987-11-17 | 株式会社東芝 | ゲ−トアレイ素子の設計方法 |
| EP0288688A3 (en) * | 1987-04-30 | 1990-07-11 | International Business Machines Corporation | Porous circuit macro for semiconductor integrated circuits |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3381270D1 (de) * | 1983-01-12 | 1990-04-05 | Ibm | Halbleitermutterscheibenchip mit mehrfunktionsfetzelle. |
-
1984
- 1984-10-03 JP JP59206144A patent/JPH0828481B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6184847A (ja) | 1986-04-30 |
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