JPS62264641A - ゲ−トアレイ素子の設計方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はゲートアレイ素子の設計方法、特に汎用のゲー
トアレイ上に所定のマクロセルを形成して所定の論理素
子として機能させるゲートアレイ素子の設計方法に関す
る。

（従来の技術） 近年、論理回路の多様化に伴ない、マスタースライス型
のゲートアレイ素子が普及している。これは単位セルを
アレイ状に並べた汎用ゲートアレイをマスターとして量
産しておき、この汎用ゲートアレイ上にユーザの用途に
応じて基本論理機能を有する複数のマクロセルを形成し
、全体としてユーザ所望の論理素子として機能させよう
というものである。

第２図にこのようなゲートアレイ素子の従来の設計方法
の一例を示す。このような設計方法については、例えば
ＩＥＥＥ　ＩｎｔｅｒｎａｔｉｏｎａＩ　５ｏｌｉｄ−
３ｔａｔｅＣｉｒｃｕｉｔｓ　Ｃｏｎｆｅｒｅｎｃｅ（
１９８５）　ｐ１９６あるいはい３４６の論文に詳述さ
れているので、ここでは簡単な原理的説明を行うだけに
する。

第２図において、単位セル１は、ＰチャネルＭＯ３ＦＥ
ＴおよびＮチャネルＨＯ３ＦＥＴから、即ち１組の相補
型トランジスタから構成される。この単位セル１を複数
個列状に配して単位セル列２が構成されており、この単
位セル列２を複数列並設することにより汎用ゲートアレ
イが構成される。この汎用ゲートアレイ上に所望の論理
機能を有するマクロセルを形成して所望のゲートアレイ
素子とするわけであるが、従来はこれを次のようにして
設計していた。まず、第２図に示すように各単位セル列
を単位領域ごとに分ける。この例ではシングルカラム単
位領域８１〜Ｓ４と、ダブルカラム単位領域Ｄ１〜Ｄ３
の７つの単位領域が形成されている。シングルカラム単
位領域８１〜Ｓ４は、それぞれ単位セル列２を１列だけ
用いて成り、ダブルカラム単位領域Ｄ１〜Ｄ３は、それ
ぞれ単位セル列２を２列ずつ用いて成る。必要なマクロ
セルは、これら単位領域内の所定箇所に設けられる。こ
の場合、一般に使用する単位セル数の多い複雑なダブル
カラム用マクロはルはダブルカラム単位領域に、使用す
る単位セル数の少い単純なシングルカラム用マクロセル
はシングルカラム単位領域に、設けるように設計される
。例えば、第２図に示すように、ダブルカラム用マクロ
セルＭ１〜Ｍ４はダブルカラム単位領域Ｄ２に、シング
ルカラム用マクロセルＭ５．Ｍ６はシングルカラム単位
領１ｌｉｔＳ２に配される。

（発明が解決しようとする問題点） しかしながら、従来の設計方法には、設計上の面積効率
およびセルの利用効率が悪いという問題点がある。即ち
、設計の初期段階で第２図に示すようにシングルカラム
単位領域８１〜Ｓ４とダブルカラム単位領域Ｄ１〜Ｄ３
とに分割を行ってしまい、ダブルカラム用マクロセルは
ダブルリカラム単位領ｌｉｄに、シングルカラム用マク
ロセルはシングルカラム単位領域にそれぞれ配すること
を前提とした設計を行っているため、設計上の面積効率
が悪くなるのである。例えば、たまたまダブルカラム単
位領域の一部分に空領域があったとしても、この空領域
にはシングルカラム用マクロセルを配することはできな
いし、逆に隣接する２つのシングルカラム単位領域の一
部分に空領域があったとしても、この空領域にはダブル
カラム用マクロセルを配することはできない。従って空
領域を効率よく利用することができないのである。

また、従来の設計方法では、ダブルカラム単位領域に配
されたマクロセルは、内部の論理回路も出力段を構成す
る論理回路も、ともに並列接続された２個一対の単位セ
ルから構成されている。例えば２人力のＡＮＤゲートを
構成するためのマクロセルは、内部の論理回路に最低限
２８ａの単位セルを、出力段を構成する論理回路に最低
限１個の単位セルを用いればよいが、これをダブルカラ
ム単位領域に構成した場合は、従来の設置４方法ではそ
れぞれ２倍の数のｌｉ位セルを用いて構成することにな
る。駆動能力の向上という点からは、出力段を構成する
論理回路のみを２倍の数の単位セルで構成ずればよい。

従って従来の設計方法では、無駄に単位セルを用いてい
ることになり、セルの利用効率が悪いことになる。

そこで本発明は、設計上の面積効率およびセルの利用効
率を向上させることができるゲートアレイ素子の設計方
法を提供することを目的とする。

〔発明の構成〕

（問題点を解決するための手段および作用）本発明は、
１組の相補型トランジスタを右する単位セルをアレイ状
に＼１ｔｌべ、これらの単位セルを所定数だけ組合せて
基本論理機能を有するマクロセルを形成し、これらのマ
クロセルの集合によって所定の論理素子として様能させ
るゲートアレイ素子の設計方法において、 単位セルを複数個列状に配して単位セル列を形成し、こ
の単位セル列を複数列並設して汎用ゲートアレイを形成
し、複数の単位セル列のうち任意のｎ列（ｎ！、ｔｎ≧
２なる整数）を１単位領域として定義し、形成すべきマ
クロセルごとにその基本論理機能に基づいて列数ｍ（ｍ
は１≦ｍ≦ｎなる整数）を定め、マクロセルを１単位領
域内のｍ列にまたがって配置されている所定数の単位セ
ルの組合せとして形成するようにし、設計上の面積効率
およびセルの利用効率を向上させたものである。

（実施例） 以下本発明を図示する実施例に基づいて説明する。第１
図は本発明に係るゲートアレイ素子の設計方法の一例を
示ず概念図である。第２図に示した例と同様に、単位セ
ル１は、１組の相補型トランジスタから構成され、この
単位セル１を複数個列状に配して単位セル列２が構成さ
れ、更にこの単位セル列２を複数列並設することにより
汎用ゲートアレイが構成される。ここで各単位セル列を
単位領域ごとに分けるのであるが、従来のようにシング
ルカラム単位領域、ダブルカラム単位領域といった区分
は行われない。すべての単位セル列を２列ずつ組にし、
単位領域Ｕ１〜Ｕ５を定義する。必要なマクロセルはこ
の単位領域内の所定箇所に、ダブルカラム用マクロセル
とシングルカラム用マクロセルとを差別することなく設
けられる。

例えば第１図の例ではダブルカラム用マクロセルＭ７．
Ｍ８も、シングルカラム用マクロセルＭ９゜ＭＩＯも、
ともに単位領域Ｕ３内に配され、同じ単位領域内にダブ
ルカラム用マクロセルとシングルカラム用マクロセルと
が混在した形となっている。

以下本発明をより具体的な例に基づいて説明することに
づる。第３図は半導体基板上に形成された実際のゲート
アレイの透視図である。半導体基板内には不純物拡散領
域３が設けられ、この上に絶縁層を介してゲート電極領
域４が形成され、更にこの上に絶縁層を介して電源配線
層が形成される。不純物拡散領域３はソース・ドレイン
領域として用いられる。例えば、ソース・トレイン領域
３１．３２とこれらの間に挟まれたゲート電極領域４１
によってＮチャネルＭＯＳトランジスタＴ１が形成され
、これに隣接するソース・ドレイン領域３３．３４とこ
れらの間に挟まれたゲート電極領域４２によってＰチャ
ネルＭＯＳトランジスタ下２が形成される。電源配線層
■８８は、コンタクトホールを介してソース・ドレイン
領域３１または３２のどちらか一方に接続されく接続さ
れた方がソースとなる）、電源配線層Ｖ。０は、コンタ
クトホールを介してソース・ドレイン領域３３または３
４のどちらか一方に接続される（接続された方がドレイ
ンとなる）。

第４図は、第３図に示ずゲートアレイの回路図を示す。

トランジスタＴ１．第３．第５．・・・。

第２３はＮチ１！ネルトランジスタ、トランジスタＴ２
．Ｔ４．Ｔ６．・・・、第２４はＰチャネルトランジス
タである。１−ランジスタＴ１と第２は１つの単位セル
１を構成し、トランジスタＴ３と第４゜第５と第６．・
・・、第２３と第２４はそれぞれ１つの単位セル１を構
成する。また、１−ランジスタＴ１〜Ｔ１２によって第
１の単位セル列２−１が構成され、トランジスタＴ１３
〜Ｔ２４によって第２の単位セル列２−２が構成される
。更に２つの単位セル列２−１および２−２によって単
位領域Ｕ１が構成される。

さて、このような汎用ゲートアレイを用いて第５図に示
すような基本論理機能を右するマクロセルを形成する場
合を考える。第６図にこのようなマクロセルを形成する
ための具体的な結線図を示す。第５図における入力端子
Ａ−Ｄおよび出力端子Ｚに対応する節点を第６図中に同
符号を付して示ず。内部の論理回路となるＮΔＮＤゲー
ト６は単位セル列２−１内に形成され、出力段を構成す
る論理回路となるインバータ７は単位セル列２−２内に
形成されている。このにうにこのマクロセルはダブルカ
ラム用マクロセルとなっている。

一方、第７図に示すような基本論理機能を有するマクロ
セルをこの汎用ゲートアレイを用いて形成すると第８図
のようになる。内部の論理回路となるＮＡＮＤゲート８
および出力段を構成する論理回路となるインバータ９は
、ともに単位セル列２−２内に形成されている。このよ
うにこのマクロセルはシングルカラム用マクロセルとな
っており、単位セル４３２−２内の空領域には別なシン
グルカラム用マクロセルを配置することが可能である。

以上のように、単位領域Ｕ１には、ダブルカラム用マク
ロセルも、シングルカラム用マクロセルも配置可能であ
る。従来の設計方法のように、シングルカラム単位領域
とダブルカラム単位領域とを区別して設け、これらに各
マクロセルを区別して配する方法に比べれば、本発明に
係る方法は空領域を十分利用することができ、設計上の
面積効率を向上させることができる。

また、上述の実施例に係る設計では、出力段を構成する
論理回路の部分のみ必要な最小単位セル数の整数倍の単
位セルから構成しているため、セルの利用効率も向上し
ている。例えば第６図に示す回路では、内部の論理回路
となるＮＡＮＯゲート６は、必要最小限の４つの単位セ
ルで構成されており、かつ、出力段の論理回路となるイ
ンバータ７は、駆動能力を４倍どするために４個の単位
セルを並列接続、即ち最小構成の４倍の数の単位セルで
構成されている。第８図に示す回路についても同様に出
力段の論理回路となるインバータ９のみが、４倍の数の
単位セルで構成されている。

従って、すべての論理回路を４倍の数の単位セルで構成
していた従来の設計方法に比べてセルの利用効率が向上
することになる。

なお、上述の実施例では、１つの単位領域を２列の単位
セル列で構成した例を示したが、本発明はこのような実
施例のみに限定されるわけではない。即ち、一般にｎ列
（ｎはｎ≧２なる整数）を１単位領域として定義し、形
成すべきマクロセルごとにその基本論理機能に基づいて
列数ｍ（ｍは１≦ｍ≦ｎなる整数）を定め、このマクロ
セルを１単位領域内のｍ列にまたがって配置されている
所定数の単位セルの組合せとして形成するようにすれば
よい。

（発明の効果） 以上のとおり本発明によれば、１単位領域をｎ列（ｎ≧
２）の単位セル列から溝成し、この１単位領域内の任意
のｍ列（１≦ｍ≦ｎ）にまたがって配置されでいる単位
セルの組合せとしてマクロセルを形成するようにしたた
め、設計上の面積効率およびセルの利用効率を向上させ
ることができる。

【図面の簡単な説明】

第１図は本発明に係るゲートアレイ素子の設計方法の一
例を示す概念図、第２図は従来のゲートアレイ素子の設
計方法の一例を示す概念図、第３図は半導体基板上に形
成された実際のゲートアレイの透視図、第４図は第３図
に示すグー１−アレイの回路図、第５図はマクロセルの
基本論理機能の一例を示す論理回路図、第６図は第５図
に示すマクロセルを本発明に係る方法で設計したゲート
アレイの回路図、第７図はマクロセルの基本論理様能の
別な一例を示す論理回路図、第８図は第７図に示すマク
ロセルを本発明に係る方法で設計したゲートアレイの回
路図である。 １・・・単位セル、２．２−１．２−２・・・単位セル
列、３・・・不純物拡散領域、４・・・ゲート電極ダ１
域、５・・・電源配線層、６・・・ＮΔＮＤゲート、７
・・・インバータ、８・・・ＮＡＮＤゲート、９・・・
インバータ、Ｍ１〜Ｍ１０・・・マクロセル、Ｕ１〜Ｕ
５・・・単位領域、Ｄ１〜Ｄ３・・・ダブルカラム単位
領域、８１〜Ｓ４・・・シングルカラム単位領域、Ｔ１
〜Ｔ２４・・・ＭＯＳ　ｔ−ランジスタ。 出願人代理人　　佐　　藤　　−雄 図面の第６（内存に変更なし） も　１　尺 も２　図 ろ　５　ｚ Ｕ； 昆　６　閉

Claims (1)

1. 【特許請求の範囲】 １、１組の相補型トランジスタを有する単位セルをアレ
   イ状に並べ、これらの単位セルを所定数だけ組合せて基
   本論理機能を有するマクロセルを形成し、これらのマク
   ロセルの集合によって所定の論理素子として機能させる
   ゲートアレイ素子の設計方法であって、 前記単位セルを複数個列状に配して単位セル列を形成し
   、この単位セル列を複数列並設して汎用ゲートアレイを
   形成し、前記複数の単位セル列のうち任意のｎ列（ｎは
   ｎ≧２なる整数）を１単位領域として定義し、形成すべ
   きマクロセルごとにその基本論理機能に基づいて列数ｍ
   （ｍは１≦ｍ≦ｎなる整数）を定め、前記マクロセルを
   前記１単位領域内のｍ列にまたがつて配置されている所
   定数の単位セルの組合せとして形成することを特徴とす
   るゲートアレイ素子の設計方法。 ２、ｎ＝２であることを特徴とする特許請求の範囲第１
   項記載のゲートアレイ素子の設計方法。 ３、マクロセルの出力段を構成する論理回路が、この論
   理回路構成に必要な最小単位セル数のｋ倍（ｋはｋ≧２
   なる整数）の数の単位セルから構成され、ｋ個の単位セ
   ルごとに互いに並列接続して成ることを特徴とする特許
   請求の範囲第１項または第２項記載のゲートアレイ素子
   の設計方法。