JP3155239B2 - 伝送ゲートセル - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は，ＬＳＩを設計す
るためのレイアウト設計技術と論理設計技術に属し，そ
の中でもレイアウトにおける構成要素および論理設計に
おける構成要素となるセルに関連し，とくにＣＭＯＳ伝
送ゲートを用いたパストランジスタ論理に関連するセル
であってかつＬＳＩチップ面積を減少させるのに効果の
ある小面積の伝送ゲートセルに関するものである。

【０００２】

【従来の技術】ＬＳＩに用いる論理回路の一種であるパ
ストランジスタ論理は，ＭＯＳトランジスタを入力信号
の選択スイッチとして用いることで論理を構成するもの
であり，とくにＮ型ＭＯＳトランジスタを選択スイッチ
に用いる場合には，もっとも普及しているＣＭＯＳ論理
に比べて少数のトランジスタで同機能の論理を実現で
き，チップ面積や消費電力，さらには動作速度において
も優れる論理回路として注目されている。その特徴や回
路例については，「低電力ＬＳＩの技術白書（日経マイ
クロデバイス編，日経ＢＰ社）（文献１とする）」の９
８から１０４ページに多数の記述がある。

【０００３】文献１の１０４ページには，Ｎ型ＭＯＳト
ランジスタを入力信号の選択スイッチとして用いる３種
類のセルを組み合わせることで，従来のＣＭＯＳ論理に
比べて面積を０．５５倍，遅延時間を０．７４倍，消費
電力を０．６３倍に削減した事例が紹介されている。ま
た，「１９９７ ＳＹＭＰＯＳＩＵＭ ＯＮ ＶＬＳＩ
ＣＩＲＣＵＩＴＳ， ＤＩＧＥＳＴ ＯＦ ＴＥＣＨ
ＮＩＣＡＬ ＰＡＰＥＲＳ（日本応用物理学会／ＩＥＥ
Ｅ固体回路分科会）（文献２とする）」の３１から３２
ページにも，Ｎ型ＭＯＳトランジスタを入力信号の選択
スイッチとして用いた事例が紹介されており，ＣＭＯＳ
論理に対する優位性が示されている。

【０００４】しかしながらＮ型ＭＯＳトランジスタのみ
を入力信号の選択スイッチとして用いる場合には，選択
スイッチの出力点における電圧振幅がＮ型ＭＯＳトラン
ジスタのしきい値電圧分だけ低下することが知られてお
り，このことが，低い電源電圧で動作させるときの動作
余裕の減少と動作速度低下の要因となっている。電圧振
幅の低下については，文献１の１０１ページ最左カラム
に説明があり，また低電圧での動作余裕が大きい回路方
式としてＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジ
スタの両方を用いるパストランジスタ論理の事例が同文
献１０１ページ最右カラムに示されている。

【０００５】つぎにＢＤＤを用いたパストランジスタ論
理の設計手法について説明する。二分決定グラフＢＤＤ
は，論理関数をコンパクトに表現するグラフ表現の一種
である。論理関数をＢＤＤに変換し，それをパストラン
ジスタ論理の回路表現に置き換える一般的手法は，文献
１の１０２ページから１０３ページに説明されている。
また，ＢＤＤのノード１個をＮ型ＭＯＳトランジスタを
用いた２入力１出力セレクタに置き換える手法が，文献
２の３２ページ図４に示されている。具体例を用いてさ
らに説明を行なう。

【０００６】図３７に論理関数Ｆ１の論理式と対応する
ＢＤＤを示す。三つのＢＤＤのうち最左のものがもっと
も普通な表現形式であり，それを矢印にしたがって等価
な別の表現に書き換えることができる。最右のＢＤＤを
パストランジスタ論理の回路設計に用いる。図３７中の
丸印をＢＤＤのノードと呼び，ノード同士をつなぐ線を
エッジと呼ぶ。各ノードは，論理変数名でラベル付けさ
れている。文献２の図４に示された方法にしたがうと，
ＢＤＤのノード１個をＮ型ＭＯＳトランジスタを用いた
２入力１出力セレクタで置き換える。ここで，Ｎ型ＭＯ
Ｓトランジスタを用いた２入力１出力セレクタとは，図
３４のＮ型ＭＯＳトランジスタによる２入力１出力選択
スイッチ３４１と図３２の選択信号生成回路３６０の同
一名端子同士を接続したものである。図３７中の最右の
ＢＤＤにおける各ノードをそれぞれ上記の方法により置
き換えて得られた回路が図７１である。

【０００７】図７１の回路はＮ型ＭＯＳトランジスタを
用いたパストランジスタ論理であるため，先に述べたよ
うに低電圧動作においては動作余裕が少なく速度も遅
い。この問題は，Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳ
トランジスタの両方を用いて回路を組むことで解消され
る。図６９は，図７１と機能的に等価な回路をＰ型ＭＯ
ＳトランジスタとＮ型ＭＯＳトランジスタの両方を用い
て構成したものである。この回路は，図３７の最右のＢ
ＤＤにおける各ノードを図４３のＣＭＯＳ伝送ゲートに
よる２入力１出力セレクタ３１０で置き換えることで得
られる。図３７のＢＤＤの各ノードに記入されていた論
理変数Ｂ，Ｃ，Ｄは，図６９では，２入力１出力セレク
タの各選択入力に与えられている。ただし選択入力と
は，図４３におけるＳ入力である。図４３におけるＡ，
Ｂ入力はパス入力と呼ぶ。図６９におけるパス入力の与
え方について説明する。図３７のＢＤＤのエッジに現れ
る論理変数はそのまま図６９のパス入力に与え，図３７
の論理１は図６９ではＶＤＤすなわち論理１を表す信号
入力に置き換える。論理ゼロの場合にはＧＮＤに置き換
える。図３８には，もう一つの例として，論理関数Ｆ２
の論理式と対応するＢＤＤを示す。図３８の最右のＢＤ
Ｄに対して前記と同様の置き換えを行なって得られる回
路が図７０である。図７０および図７１の回路ともに，
その構成要素として図４３の２入力１出力セレクタ３１
０が多用されているため，回路全体の良いレイアウト設
計を行なうためには，２入力１出力セレクタ３１０のレ
イアウト設計が重要となる。

【０００８】つぎに，図４３のＣＭＯＳ伝送ゲートによ
る２入力１出力セレクタ３１０のレイアウトに関する従
来技術を述べる。図４３の２入力１出力セレクタ３１０
は，図３２の選択信号生成回路３６０と図３３の２入力
１出力選択スイッチ３４０を接続した回路構成を持つ。
図７２は，２入力１出力セレクタ３１０を従来技術に基
づいてレイアウトした図面の全体であり，図７３は図７
２からウェルと拡散領域のみを取り出した図であり，図
７４は図７２からウェルとメタル第一層配線のみを取り
出した図であり，図７５は図７２からウェルとメタル第
二層配線のみを取り出した図である。ウェル１９の内側
にＰ型ＭＯＳトランジスタ形成用拡散領域６１１，６１
２を配置し，ウェル１９の外側にＮ型ＭＯＳトランジス
タ形成用拡散領域６１３，６１４を配置している。ゲー
トポリシリコン配線６１５，６１６と拡散領域６１１と
の交点にＰ型ＭＯＳトランジスタ６０１，６０２が形成
され，ゲートポリシリコン配線６１５，６１６と拡散領
域６１３との交点にＮ型ＭＯＳトランジスタ６０３，６
０４が形成される。ＭＯＳトランジスタ６０１〜６０４
が図３３の２入力１出力選択スイッチ３４０を構成して
いる。また拡散領域６１２上のＰ型ＭＯＳトランジスタ
６０５と拡散領域６１４上のＮ型ＭＯＳトランジスタ６
０６が図３２の選択信号生成回路３６０のインバータを
構成している。図７４の斜線部分はメタル第一層配線で
あり，ＶＤＤ配線６２１とＧＮＤ配線６２２はとくに幅
が広い。四角で表されているのが拡散層とメタル第一層
を接続する拡散コンタクト６２３であり，同じく四角で
表されゲートポリシリコン配線上に存在するのがポリシ
リコンコンタクト６２４である。図７５の斜線部分はメ
タル第二層配線を表し，塗りつぶしの四角がメタル第一
層とメタル第二層を接続するビアホール６２５である。
以上のように，ＣＭＯＳ伝送ゲートによる２入力１出力
セレクタ３１０は，従来技術によりレイアウト設計が可
能である。

【０００９】

【発明が解決しようとする課題】前述のように，図６９
のＣＭＯＳ伝送ゲートによるパストランジスタ論理回路
は，図７１の回路に比べて低電圧動作時の動作余裕が大
きく動作速度も早い利点がある。しかしながら，両図を
比べて明らかなように，図６９の回路は図７１に比べて
多くのトランジスタを使用しており，ＬＳＩを構成する
ときのチップ面積の増加要因となる。チップ面積の増加
は，製造コストや消費電力の増大を招くためにできる限
り避けなければならない。そこで本発明では，ＣＭＯＳ
伝送ゲートに基づくパストランジスタ論理の回路設計上
の工夫によりトランジスタ数を幾分減少させ，かつレイ
アウト設計上の工夫により大幅にレイアウト面積を減少
させ，それによってＣＭＯＳ伝送ゲートに基づくパスト
ランジスタ論理を使用する時のチップ面積増加の問題を
取り除こうとするものである。

【００１０】

【課題を解決するための手段】前記課題を解決するため
の手段は，レイアウト設計に関連する手段と回路設計に
関連する手段からなる。「請求項１〜５」に対応する手
段はレイアウト設計に関連し，「請求項６」に対応する
手段は回路設計に関連し，「請求項７」に対応する手段
はレイアウト設計と回路設計の両方に関連する。

【００１１】「請求項６」に対応する回路設計に関連し
た手段について述べる。「請求項６」に対応する手段
は，論理関数のＢＤＤ表現をパストランジスタ論理回路
に置き換える際に，トランジスタ数の少ない回路に置き
換えることを目的としている。従来技術ではＢＤＤのノ
ード１個を２入力１出力セレクタ３１に置き換えていた
が，本発明では同一論理変数名でラベル付けされた２個
のＢＤＤノードをグループとして取り出しては２回路２
入力１出力セレクタ３２に置き換え，これを可能な限り
続ける。つぎに残りのノードのうち出力ノードを出力緩
衝増幅器付２入力１出力セレクタ３３で置き換え，他の
ノードを２入力１出力セレクタ３１で置き換える。以上
の置き換え操作により，２回路２入力１出力セレクタ３
２を可能な限り多く含むパストランジスタ論理回路が得
られる。

【００１２】この置き換えで２回路２入力１出力セレク
タ３２を用いることの利点は次のとおりである。２回路
２入力１出力セレクタ３２においては，ＢＤＤのノード
２個に対して１個の選択信号生成回路３６を使用する
が，従来技術で用いられた２入力１出力セレクタ３１で
は，ＢＤＤのノード１個に対して１個の選択信号生成回
路３６を使用する。選択信号生成回路３６には，普通は
ＣＭＯＳインバータを用いる。したがって，同一論理変
数名でラベル付けされた２個のＢＤＤノードを２個の２
入力１出力セレクタ３１に置き換える代わりに１個の２
回路２入力１出力セレクタ３２へ置き換える方がＣＭＯ
Ｓインバータの個数が減少し，全体としてのトランジス
タ数削減に有効である。ここで論理設計の観点からは，
２回路２入力１出力セレクタ３２の代わりに３回路以上
の２入力１出力セレクタ，すなわち３個以上の２入力１
出力選択スイッチ３４に対して共通の選択信号生成回路
３６を設けたセレクタを用いることができれば，ＣＭＯ
Ｓインバータの削減にはより効果的なように考えられ
る。同一の論理変数名でラベル付けされたＢＤＤノード
が３個以上存在する場合に，実際に３回路以上の２入力
１出力セレクタを設計して置き換えを行なうことは可能
である。しかしながらレイアウト設計の観点からは，後
に述べるように，２回路２入力１出力セレクタ３２がレ
イアウト面積削減において圧倒的な利点を有することが
明らかとなった。したがって論理設計の段階でＢＤＤ表
現からできる限り多くの２回路２入力１出力セレクタ３
２への置き換えを行なうことが，レイアウト面積削減に
有効であって，「請求項６」に対応する手段はこれを実
現するものである。

【００１３】つぎに「請求項４」に対応するレイアウト
設計に関連した手段について述べる。「請求項４」に対
応する手段は，ＣＭＯＳ伝送ゲートに基づく２回路２入
力１出力セレクタ３２０を小面積のセルとして実現する
ことを目的としている。パストランジスタ論理は，出力
部分に出力緩衝増幅器３６を備えるのが普通であり，出
力駆動能力の確保は該出力緩衝増幅器３６で行なえばよ
いため，論理演算の役割を担うパストランジスタ回路に
ついては小さいトランジスタを用いて高い性能を得易い
特徴がある。ここで論理演算の役割を担うパストランジ
スタ回路とは，図４３の２入力１出力セレクタ３１０や
図９の２回路２入力１出力セレクタ３２０などである。
本発明では，２回路２入力１出力セレクタ３２０に使用
するトランジスタのサイズを小さくし，それらを形成す
るための６個の拡散領域をセルの高さ方向に積み上げる
構成をとることでセル面積の削減を図り，さらに拡散領
域上のトランジスタの並びを工夫することで拡散領域同
士を結ぶメタル配線の接続を簡素化しそれによりセル面
積を小さく保ったままメタル配線接続を可能にしたもの
である。以下に「請求項４」に対応する手段についてさ
らに詳細に述べる。

【００１４】Ｐ型ＭＯＳトランジスタを形成するための
ウェル１９をセルレイアウト図面上の上方に配置すると
き，ウェル１９の内部にＰ型ＭＯＳトランジスタ形成用
の第一の拡散領域１１と第二の拡散領域１２と第五の拡
散領域１５を設け，ウェル１９の外側下方にＮ型ＭＯＳ
トランジスタ形成用の第三の拡散領域１３と第四の拡散
領域１４と第六の拡散領域１６を設け，かつ第一の拡散
領域１１を第五の拡散領域１５の下方に，第二の拡散領
域１２を第一の拡散領域１１の下方に，第四の拡散領域
１４を第三の拡散領域１３の下方に，第六の拡散領域１
６を第四の拡散領域１４の下方に配置する。

【００１５】つぎに第一の拡散領域１１上に互いに隣接
する２個のＰ型ＭＯＳトランジスタ１，２を設け，第二
の拡散領域１２上に互いに隣接する２個のＰ型ＭＯＳト
ランジスタ３，４を設け，第五の拡散領域１５上にＰ型
ＭＯＳトランジスタ９を設け，さらに第三の拡散領域１
３上に互いに隣接する２個のＮ型ＭＯＳトランジスタ
５，６を設け，第四の拡散領域１４上に互いに隣接する
２個のＮ型ＭＯＳトランジスタ７，８を設け，第六の拡
散領域１６上にＮ型ＭＯＳトランジスタ１０を設ける。
このとき，Ｐ型ＭＯＳトランジスタ１の下方にＰ型ＭＯ
Ｓトランジスタ３を配置し，Ｐ型ＭＯＳトランジスタ３
の下方にＮ型ＭＯＳトランジスタ５を配置し，Ｎ型ＭＯ
Ｓトランジスタ５の下方にＮ型ＭＯＳトランジスタ７を
配置する。さらにＰ型ＭＯＳトランジスタ２の下方にＰ
型ＭＯＳトランジスタ４を配置し，Ｐ型ＭＯＳトランジ
スタ４の下方にＮ型ＭＯＳトランジスタ６を配置し，Ｎ
型ＭＯＳトランジスタ６の下方にＮ型ＭＯＳトランジス
タ８を配置する。

【００１６】これらのＭＯＳトランジスタのうち９，
１，３，６，８，１０が第一のゲートポリシリコン配線
１７を共有するように構成し，またＭＯＳトランジスタ
２，４，５，７が第二のゲートポリシリコン配線１８を
共有するように構成する。

【００１７】つぎにＰ型ＭＯＳトランジスタ１のソース
ドレイン領域とＮ型ＭＯＳトランジスタ７のソースドレ
イン領域のうち互いに上下の位置関係にある領域同士を
結線することで第一のＣＭＯＳ伝送ゲート２１を構成
し，Ｐ型ＭＯＳトランジスタ２のソースドレイン領域と
Ｎ型ＭＯＳトランジスタ８のソースドレイン領域のうち
互いに上下の位置関係にある領域同士を結線することで
第二のＣＭＯＳ伝送ゲート２２を構成し，Ｐ型ＭＯＳト
ランジスタ３のソースドレイン領域とＮ型ＭＯＳトラン
ジスタ５のソースドレイン領域のうち互いに上下の位置
関係にある領域同士を結線することで第三のＣＭＯＳ伝
送ゲート２３を構成し，Ｐ型ＭＯＳトランジスタ４のソ
ースドレイン領域とＮ型ＭＯＳトランジスタ６のソース
ドレイン領域のうち互いに上下の位置関係にある領域同
士を結線することで第四のＣＭＯＳ伝送ゲート２４を構
成する。さらにＰ型ＭＯＳトランジスタ９とＮ型ＭＯＳ
トランジスタ１０によりＣＭＯＳインバータゲート２９
を構成し，かつＣＭＯＳインバータゲート２９の出力を
第二のゲートポリシリコン配線１８と接続する。

【００１８】以上により，第一のＣＭＯＳ伝送ゲート２
１と第二のＣＭＯＳ伝送ゲート２２が第一の２入力１出
力選択スイッチ２５を構成し，第三のＣＭＯＳ伝送ゲー
ト２３と第四のＣＭＯＳ伝送ゲート２４が第二の２入力
１出力選択スイッチ２６を構成し，それらに選択信号を
供給するＣＭＯＳインバータゲート２９とあわせて，全
体でＣＭＯＳ伝送ゲートによる２回路２入力１出力セレ
クタ３２０を構成する。

【００１９】本手段によりいかに前記課題を解決するか
について説明する。まず，パストランジスタ論理におい
ては小さいトランジスタを用いても良好な性能を得易い
特徴を生かして，拡散領域の面積を縮小し形状を工夫し
てセル面積の低減を図った。図２は，本発明に基づく拡
散領域の配置形状とゲートポリシリコン配線の形状を示
したものである。図面の上下方向に，６個の拡散領域１
５，１１，１２，１３，１４，１６が並置され，それら
を串差しにするようにゲートポリシリコン配線１７，１
８が走っている。図２を従来技術によるレイアウト例の
図７２，図７３と比較してみよう。図７２，図７３にお
ける拡散領域６１２，６１１は図２の拡散領域１５，１
１と機能上対応している。図２では拡散領域の面積が格
段に縮小され，拡散領域の並びが図面の上下方向に変更
されていることが分かる。図２の例では，拡散領域の面
積は拡散コンタクトを打てる最小限に設定されていて，
これ以上の面積縮小は困難である。図２のように小さい
拡散領域を密に配置すると，拡散領域相互を結ぶ配線が
通せなくなることが多いが，本発明では，上下方向に並
置された拡散領域１１〜１４上のＭＯＳトランジスタに
おけるソースドレイン領域のうち，互いに上下の位置関
係にある領域同士を接続し合うだけで済むようにトラン
ジスタの配置を工夫したため，セル面積を増加させずに
拡散領域間の配線が可能となっている。図面の上下方向
に更に多くの拡散領域を積み上げたとしても，拡散領域
間の相互配線が不可能であり，そのような拡散領域の配
置は事実上不可能である。すなわち，３回路以上の２入
力１出力セレクタのセルを図２と同様の構造で作ること
は困難であって，２回路２入力１出力セレクタ３２０を
図２のようにレイアウトするのが，面積あたりのトラン
ジスタ密度を最大にできる方法であることが分かった。

【００２０】つぎに「請求項５」に対応する手段につい
て述べる。「請求項１〜４」記載の伝送ゲートセルのい
ずれかに該当するセルを１個以上と，「請求項１〜４」
に該当しないＣＭＯＳセル１個以上を用意し，それらを
隣同士の隙間がないように一列に配置し，セル間に必要
とされる配線を施す。これにより，「請求項１〜４」に
記載の伝送ゲートセルを構成要素としさらにＣＭＯＳセ
ルを加えることで，より高機能のセルを得る。

【００２１】つぎに「請求項７」に対応する手段につい
て述べる。論理関数のＢＤＤ表現を「請求項６」の論理
回路構成方式にしたがって三種類のセル，すなわち２回
路２入力１出力セレクタ３２０，２入力１出力セレクタ
３１０，出力緩衝増幅器付２入力１出力セレクタ３３０
に置き換えることでパストランジスタ論理回路が得られ
るが，このとき２回路２入力１出力セレクタ３２０を
「請求項３」または「請求項４」に記載の伝送ゲートセ
ルで構成し，２入力１出力セレクタ３１０および出力緩
衝増幅器付２入力１出力セレクタ３３０のセルを前記
「請求項３」または「請求項４」に記載の伝送ゲートセ
ルと同じセル高さ（セルの上下方向の長さ）となるよう
に構成しておく。得られたパストランジスタ論理回路の
接続構成にしたがい，前記三種類のセルを相互のセル間
配線がなるべく短くなるような配置順にて横一列に並
べ，セル間配線を施すことで，前記論理関数に対応した
新たなセルを得る。

【００２２】

【発明の実施の形態】以下，本発明の実施の形態につい
て説明する。「請求項１」に記載の伝送ゲートセルは，
図１０に示す２回路２入力１出力選択スイッチを構成す
るセルであり，「請求項４」に記載の伝送ゲートセルか
ら図９中のＣＭＯＳインバータゲート２９を取り除いた
構成を持つものである。ＣＭＯＳインバータゲート２９
は別のセルとして実現し外付けする場合を想定してい
る。「請求項１」に対応する実施の形態を図５から図８
に示す。図５から図８はセルのレイアウト図面であり，
図５はセルのレイアウト図全体を示し，図６はウェルと
拡散領域とゲートポリシリコン配線を示し，図７は図５
におけるアルミ第一層配線のみを示し，図８は同じくア
ルミ第二層配線のみを示す。

【００２３】まず図６にしたがって説明する。Ｐ型ＭＯ
Ｓトランジスタを形成するためのウェル１９の内部にＰ
型ＭＯＳトランジスタ形成用の第一の拡散領域１１と第
二の拡散領域１２を設ける。このときレイアウト図面上
でウェル１９を上に配置した時，第二の拡散領域１２が
第一の拡散領域１１の下方に来るように配置する。つぎ
にウェル１９の外部であってかつレイアウト図面上にお
けるウェル１９の下方に，Ｎ型ＭＯＳトランジスタ形成
用の第三の拡散領域１３と第四の拡散領域１４を設け
る。このときレイアウト図面上で第四の拡散領域１４が
第三の拡散領域１３の下方に来るよう配置する。

【００２４】つぎに第一の拡散領域１１上に互いに隣接
する２個のＰ型ＭＯＳトランジスタ１，２を設け，第二
の拡散領域１２上に互いに隣接する２個のＰ型ＭＯＳト
ランジスタ３，４を設け，第三の拡散領域１３上に互い
に隣接する２個のＮ型ＭＯＳトランジスタ５，６を設
け，第四の拡散領域１４上に互いに隣接する２個のＮ型
ＭＯＳトランジスタ７，８を設ける。このときＰ型ＭＯ
Ｓトランジスタ１の下方にＰ型ＭＯＳトランジスタ３を
配置し，Ｐ型ＭＯＳトランジスタ３の下方にＮ型ＭＯＳ
トランジスタ５を配置し，Ｎ型ＭＯＳトランジスタ５の
下方にＮ型ＭＯＳトランジスタ７を配置する。またＰ型
ＭＯＳトランジスタ２の下方にＰ型ＭＯＳトランジスタ
４を配置し，Ｐ型ＭＯＳトランジスタ４の下方にＮ型Ｍ
ＯＳトランジスタ６を配置し，Ｎ型ＭＯＳトランジスタ
６の下方にＮ型ＭＯＳトランジスタ８を配置する。

【００２５】さらにＰ型ＭＯＳトランジスタ１のゲート
入力とＰ型ＭＯＳトランジスタ３のゲート入力とＮ型Ｍ
ＯＳトランジスタ６のゲート入力とＮ型ＭＯＳトランジ
スタ８のゲート入力の間に第一のゲート間相互結線を設
け，Ｐ型ＭＯＳトランジスタ２のゲート入力とＰ型ＭＯ
Ｓトランジスタ４のゲート入力とＮ型ＭＯＳトランジス
タ５のゲート入力とＮ型ＭＯＳトランジスタ７のゲート
入力の間に第二のゲート間相互結線を設ける。これらの
ゲート間相互結線にはポリシリコン配線を用いることが
できる。

【００２６】さらに図６と図１０を用いて説明する。Ｐ
型ＭＯＳトランジスタ１のソースドレイン領域とＮ型Ｍ
ＯＳトランジスタ７のソースドレイン領域のうち互いに
上下の位置関係にある領域同士を結線することで第一の
ＣＭＯＳ伝送ゲート２１を構成し，Ｐ型ＭＯＳトランジ
スタ２のソースドレイン領域とＮ型ＭＯＳトランジスタ
８のソースドレイン領域のうち互いに上下の位置関係に
ある領域同士を結線することで第二のＣＭＯＳ伝送ゲー
ト２２を構成し，Ｐ型ＭＯＳトランジスタ３のソースド
レイン領域とＮ型ＭＯＳトランジスタ５のソースドレイ
ン領域のうち互いに上下の位置関係にある領域同士を結
線することで第三のＣＭＯＳ伝送ゲート２３を構成し，
Ｐ型ＭＯＳトランジスタ４のソースドレイン領域とＮ型
ＭＯＳトランジスタ６のソースドレイン領域のうち互い
に上下の位置関係にある領域同士を結線することで第四
のＣＭＯＳ伝送ゲート２４を構成する。これらの結線に
は，図７および図８に示すメタル第一層配線およびメタ
ル第二層配線を用いることができる。

【００２７】以上の接続により，第一のＣＭＯＳ伝送ゲ
ート２１と第二のＣＭＯＳ伝送ゲート２２が第一の２入
力１出力選択スイッチ２５を構成し，第三のＣＭＯＳ伝
送ゲート２３と第四のＣＭＯＳ伝送ゲート２４が第二の
２入力１出力選択スイッチ２６を構成し，さらに前記第
一のゲート間相互結線が第一の２入力１出力選択スイッ
チ２５および第二の２入力１出力選択スイッチ２６に共
通する第一の選択入力線２７を構成し，前記第二のゲー
ト間相互結線が第一の２入力１出力選択スイッチ２５お
よび第二の２入力１出力選択スイッチ２６に共通する第
二の選択入力線２８を構成し，これらにより図１０に示
す２回路２入力１出力選択スイッチの伝送ゲートセルを
得る。メタル配線を施した後のセル全体のレイアウト図
を図５に示す。図１０の回路図における信号端子名と同
一のものを図５，図７，図８に記入し，回路図とレイア
ウト図の対応関係を示した。

【００２８】つぎに「請求項２」に対応する実施の形態
を図６および図１０を用いて説明する。ＭＯＳトランジ
スタ１，３，６，８が第一のゲートポリシリコン配線１
７を共有するように構成することで，ＭＯＳトランジス
タ１，３，６，８のゲート入力を結ぶ第一のゲート間相
互結線を実現し，かつ該第一のゲート間相互結線により
第一の選択入力線２７を構成する。またＭＯＳトランジ
スタ２，４，５，７が第二のゲートポリシリコン配線１
８を共有するように構成することで，ＭＯＳトランジス
タ２，４，５，７のゲート入力を結ぶ第二のゲート間相
互結線を実現し，かつ該第二のゲート間相互結線により
第二の選択入力線２８を構成する。以上に記述した部分
以外の構成については「請求項１」に記載のセル構成を
踏襲することで，図１０に示す２回路２入力１出力選択
スイッチの伝送ゲートセルを得る。「請求項２」に記載
の伝送ゲートセルは，「請求項１」に記載のセル構成を
より具体化したものである。

【００２９】つぎに「請求項３」に対応する実施の形態
を図１から図４を用いて説明する。「請求項３」に記載
のセルは，図９の２回路２入力１出力セレクタ３２０を
実現するものであり，「請求項２」に記載のセルに，Ｃ
ＭＯＳインバータゲート２９をを加えた構成を持つ。図
１から図４はセルのレイアウト図面であり，図１はセル
のレイアウト図全体を示し，図２はウェルと拡散領域と
ゲートポリシリコン配線を示し，図３は図１におけるア
ルミ第一層配線のみを示し，図４は同じくアルミ第二層
配線のみを示す。

【００３０】まず図２にしたがって説明する。Ｐ型ＭＯ
Ｓトランジスタを形成するためのウェル１９の内部にＰ
型ＭＯＳトランジスタ形成用の第一の拡散領域１１と第
二の拡散領域１２と第五の拡散領域１５を設ける。この
ときレイアウト図面上でウェル１９を上に配置した時，
第二の拡散領域１２が第一の拡散領域１１の下方に来る
ように配置する。つぎにウェル１９の外部であってかつ
レイアウト図面上におけるウェル１９の下方に，Ｎ型Ｍ
ＯＳトランジスタ形成用の第三の拡散領域１３と第四の
拡散領域１４と第六の拡散領域１６を設ける。このとき
レイアウト図面上で第四の拡散領域１４が第三の拡散領
域１３の下方に来るよう配置する。

【００３１】つぎに第一の拡散領域１１上に互いに隣接
する２個のＰ型ＭＯＳトランジスタ１，２を設け，第二
の拡散領域１２上に互いに隣接する２個のＰ型ＭＯＳト
ランジスタ３，４を設け，第三の拡散領域１３上に互い
に隣接する２個のＮ型ＭＯＳトランジスタ５，６を設
け，第四の拡散領域１４上に互いに隣接する２個のＮ型
ＭＯＳトランジスタ７，８を設ける。さらに第五の拡散
領域上１５上にＰ型ＭＯＳトランジスタ９を設け，第六
の拡散領域１６上にＮ型ＭＯＳトランジスタ１０を設け
る。このときＰ型ＭＯＳトランジスタ１の下方にＰ型Ｍ
ＯＳトランジスタ３を配置し，Ｐ型ＭＯＳトランジスタ
３の下方にＮ型ＭＯＳトランジスタ５を配置し，Ｎ型Ｍ
ＯＳトランジスタ５の下方にＮ型ＭＯＳトランジスタ７
を配置する。またＰ型ＭＯＳトランジスタ２の下方にＰ
型ＭＯＳトランジスタ４を配置し，Ｐ型ＭＯＳトランジ
スタ４の下方にＮ型ＭＯＳトランジスタ６を配置し，Ｎ
型ＭＯＳトランジスタ６の下方にＮ型ＭＯＳトランジス
タ８を配置する。

【００３２】さらにＭＯＳトランジスタ９，１，３，
６，８，１０が第一のゲートポリシリコン配線１７を共
有するように構成し，かつ第一のゲートポリシリコン配
線１７によって図９中の第一の選択入力線２７を構成す
る。またＭＯＳトランジスタ２，４，５，７が第二のゲ
ートポリシリコン配線１８を共有するように構成し，か
つ第二のゲートポリシリコン配線１８によって図９中の
第二の選択入力線２８を構成する。

【００３３】さらに図６と図９を用いて説明する。Ｐ型
ＭＯＳトランジスタ１のソースドレイン領域とＮ型ＭＯ
Ｓトランジスタ７のソースドレイン領域のうち互いに上
下の位置関係にある領域同士を結線することで第一のＣ
ＭＯＳ伝送ゲート２１を構成し，Ｐ型ＭＯＳトランジス
タ２のソースドレイン領域とＮ型ＭＯＳトランジスタ８
のソースドレイン領域のうち互いに上下の位置関係にあ
る領域同士を結線することで第二のＣＭＯＳ伝送ゲート
２２を構成し，Ｐ型ＭＯＳトランジスタ３のソースドレ
イン領域とＮ型ＭＯＳトランジスタ５のソースドレイン
領域のうち互いに上下の位置関係にある領域同士を結線
することで第三のＣＭＯＳ伝送ゲート２３を構成し，Ｐ
型ＭＯＳトランジスタ４のソースドレイン領域とＮ型Ｍ
ＯＳトランジスタ６のソースドレイン領域のうち互いに
上下の位置関係にある領域同士を結線することで第四の
ＣＭＯＳ伝送ゲート２４を構成する。これらの結線に
は，図３および図４に示すメタル第一層配線およびメタ
ル第二層配線を用いることができる。さらにＰ型ＭＯＳ
トランジスタ９とＮ型ＭＯＳトランジスタ１０によりＣ
ＭＯＳインバータゲート２９を構成し，ＣＭＯＳインバ
ータゲート２９の出力を第二の選択入力線２８に接続す
る。

【００３４】以上の接続により，第一のＣＭＯＳ伝送ゲ
ート２１と第二のＣＭＯＳ伝送ゲート２２が第一の２入
力１出力選択スイッチ２５を構成し，第三のＣＭＯＳ伝
送ゲート２３と第四のＣＭＯＳ伝送ゲート２４が第二の
２入力１出力選択スイッチ２６を構成し，これらの２入
力１出力選択スイッチ２５，２６とＣＭＯＳインバータ
ゲート２９により図９に示す２回路２入力１出力セレク
タの伝送ゲートセルを構成する。メタル配線を施した後
のセル全体のレイアウト図を図１に示す。「請求項３」
に記載のセルでは，拡散領域１５と１１との位置関係お
よび拡散領域１５と１２との位置関係には触れておら
ず，また拡散領域１６と１４との位置関係および拡散領
域１６と１３との位置関係には触れていない。このた
め，拡散領域１５をウェル１９内の異なる位置に配置し
拡散領域１６をウェル１９外の異なる位置に配置した図
２３から図２６に示す実施の形態も取り得る。図２３か
ら図２６はセルのレイアウト図面であり，図２３はセル
のレイアウト図全体を示し，図２４はウェルと拡散領域
とゲートポリシリコン配線を示し，図２５は図２３にお
けるアルミ第一層配線のみを示し，図２６は同じくアル
ミ第二層配線のみを示す。図２３から図２６に対して
も，これまでに述べてきた「請求項３」に対応する実施
の形態の説明がまったく同様にあてはまる。

【００３５】つぎに「請求項４」に対応する実施の形態
について説明する。「請求項４」に記載の伝送ゲートセ
ルは，「請求項３」に記載の伝送ゲートセルにおける拡
散領域１５の位置を拡散領域１１の上方に指定し，拡散
領域１６の位置を拡散領域１４の下方に指定したもので
あって，その他の構成は「請求項３」に記載の伝送ゲー
トセルと変わらない。「請求項４」に対応する実施の形
態は，図１から図４に示すとおりである。

【００３６】つぎに「請求項５」に対応する実施の形態
について図５９から図６３を用いて説明する。図５９に
は複数のセルのレイアウト図が併記してある。セル７６
からセル７８はいずれも，「請求項１〜４」のいずれか
に対応する伝送ゲートセルであり，セル７５は本発明に
は該当しないＣＭＯＳセルである。図５９では，セル７
６からセル７８はいずれも「請求項４」に対応した２回
路２入力１出力セレクタ３２０を構成する伝送ゲートセ
ルを例示している。セル７５は出力緩衝増幅器付２入力
１出力セレクタ３３０である。つぎに，これらのセルを
隣同士の隙間がないように一列に配置する。このとき，
これらのセルを用いてなるべく短い配線で所望の論理機
能を実現できるようにセルの配置順序を決めることが望
ましい。図６０は，図５９に示した４個のセルを隙間が
ないように一列に配置し，さらにセル間の配線を施して
図５２の回路を実現したものである。図５２の回路は，
図４１に示す論理関数Ｆ３に対応したものであり，２回
路２入力１出力セレクタ３２０を構成要素として含みな
がら，より高度な論理機能を実現するものである。

【００３７】つぎに「請求項６」に対応する実施の形態
について図２９から図４０を用いて説明する。図２９に
記載の２入力１出力選択スイッチ３４と選択信号生成回
路３６から構成される２入力１出力セレクタ３１を第一
のセルとし，図３０に記載の２入力１出力選択スイッチ
３４を２個と選択信号生成回路３６から構成される２回
路２入力１出力セレクタ３２を第二のセルとし，図３１
に記載の２入力１出力選択スイッチ３４と選択信号生成
回路３６と出力緩衝増幅器３６から構成される出力緩衝
増幅器付２入力１出力セレクタ３３を第三のセルとす
る。

【００３８】このとき２入力１出力選択スイッチ３４を
２個のＣＭＯＳ伝送ゲートからなる２入力１出力選択ス
イッチ３４０として構成するかまたは，２入力１出力選
択スイッチ３４を２個のＮＭＯＳ伝送ゲートからなる２
入力１出力選択スイッチ３４１として構成する。また選
択信号生成回路３６０を選択信号ＳＩから正極性選択信
号ＳＰと負極性選択信号ＳＮを生成する回路として構成
する。さらに該出力緩衝増幅器３７をＣＭＯＳインバー
タからなる出力緩衝増幅器３７０として構成するかまた
は，ＣＭＯＳインバータとプルアップ用Ｐ型ＭＯＳトラ
ンジスタからなる出力緩衝増幅器３７１として構成す
る。

【００３９】ここで設計対象となる論理関数のＢＤＤ表
現が与えられ該ＢＤＤ表現の中に同一論理変数名でラベ
ル付けされた２個以上のノードが存在する場合に，該Ｂ
ＤＤ表現中の同一論理変数名でラベル付けされたノード
のうちからノード２個を取り出してグループ化し，グル
ープ化が未実施のノード２個を取り出してグループ化す
る操作を可能な限り繰り返す。そののち該グループの各
々を各１個の前記第二のセルで置き換え，該ＢＤＤ表現
の出力ノードを前記第三のセルで置き換え，該ＢＤＤ表
現中の残りのノードを前記第一のセルで置き換えること
により，前記設計対象となる論理関数の論理機能を備え
た論理回路を得る。例えば対象となる論理関数のＢＤＤ
が図３８最右のＢＤＤとして与えられるとき，図３８最
右ＢＤＤ中で同一論理変数名でラベル付けされた２個以
上のノードを探すと，Ｄのノードが２個あることが分か
るので，これをグループとして前記第二のセルで置き換
える。これは，図４０におけるセル３２への置き換えで
ある。同一論理変数名でラベル付けされたノードがさら
に多数ある場合は，２個をグループにして同じ操作を繰
り返す。つぎに図３８最右ＢＤＤの出力ノードＡを出力
部のインバータゲートを含めて前記第三のセルで置き換
える。これは図４０ではセル３３への置き換えである。
最後に図３８最右ＢＤＤ中の残りのノードＢを前記第一
のセルで置き換える。これは図４０ではセル３１への置
き換えである。以上により図３８に例示した論理関数の
論理機能を備えた論理回路を得る。「請求項６」に記載
の論理回路構成方式は以上の方法による。

【００４０】つぎに「請求項７」に対応する実施の形態
を述べる。設計対象となる論理関数のＢＤＤ表現が例え
ば図３８のように与えられたとき，「請求項６」に記載
の論理回路構成方式により，該論理関数の機能を備えた
図５０の論理回路を構成することができる。このとき，
「請求項６」における第二のセルとしての２回路２入力
１出力セレクタ３２をＣＭＯＳ伝送ゲートによる２回路
２入力１出力セレクタ３２０で構成し，それを「請求項
３」または「請求項４」に記載の伝送ゲートセルで実現
する。これには例えば図１１のセルが使える。また「請
求項６」における第一のセルとしての２入力１出力セレ
クタ３１をＣＭＯＳ伝送ゲートによる２入力１出力セレ
クタ３１０で構成し，これに対応するレイアウト済のセ
ルとして例えば図４４のセルを用意する。つぎに「請求
項６」における第三のセルとしての出力緩衝増幅器付２
入力１出力セレクタ３３をＣＭＯＳ伝送ゲートによる出
力緩衝増幅器付２入力１出力セレクタ３３０で構成し，
これに対応するレイアウト済のセルとして例えば図４７
のセルを用意する。以上に述べた三種類のセル（例とし
て図１１，図４４，および図４７）を前記論理回路の構
成に必要とされる個数用意し，それらを「請求項５」に
記載のセルの構成方法と同様に隙間がないように一列に
配置し，さらにセル間の配線を施して目的とする新たな
セルを得る。

【００４１】

【実施例】以下，本発明の実施例について詳細に説明す
る。

【００４２】まず「請求項２」対応する実施例について
説明する。「請求項２」に対応する実施例はすべて，図
１０に示す２回路２入力１出力選択スイッチの回路を伝
送ゲートセルとして実現したものである。図５から図８
はセルのレイアウト図面であり，図５はセルのレイアウ
ト図全体を示し，図６はウェルと拡散領域とゲートポリ
シリコン配線を示し，図７は図５におけるアルミ第一層
配線のみを示し，図８は同じくアルミ第二層配線のみを
示す。

【００４３】まず図６にしたがって説明する。Ｐ型ＭＯ
Ｓトランジスタを形成するためのウェル１９の内部にＰ
型ＭＯＳトランジスタ形成用の第一の拡散領域１１と第
二の拡散領域１２を設ける。このときレイアウト図面上
でウェル１９を上に配置した時，第二の拡散領域１２が
第一の拡散領域１１の下方に来るように配置する。つぎ
にウェル１９の外部であってかつレイアウト図面上にお
けるウェル１９の下方に，Ｎ型ＭＯＳトランジスタ形成
用の第三の拡散領域１３と第四の拡散領域１４を設け
る。このときレイアウト図面上で第四の拡散領域１４が
第三の拡散領域１３の下方に来るよう配置する。

【００４４】つぎに第一の拡散領域１１上に互いに隣接
する２個のＰ型ＭＯＳトランジスタ１，２を設け，第二
の拡散領域１２上に互いに隣接する２個のＰ型ＭＯＳト
ランジスタ３，４を設け，第三の拡散領域１３上に互い
に隣接する２個のＮ型ＭＯＳトランジスタ５，６を設
け，第四の拡散領域１４上に互いに隣接する２個のＮ型
ＭＯＳトランジスタ７，８を設ける。このときＰ型ＭＯ
Ｓトランジスタ１の下方にＰ型ＭＯＳトランジスタ３を
配置し，Ｐ型ＭＯＳトランジスタ３の下方にＮ型ＭＯＳ
トランジスタ５を配置し，Ｎ型ＭＯＳトランジスタ５の
下方にＮ型ＭＯＳトランジスタ７を配置する。またＰ型
ＭＯＳトランジスタ２の下方にＰ型ＭＯＳトランジスタ
４を配置し，Ｐ型ＭＯＳトランジスタ４の下方にＮ型Ｍ
ＯＳトランジスタ６を配置し，Ｎ型ＭＯＳトランジスタ
６の下方にＮ型ＭＯＳトランジスタ８を配置する。

【００４５】さらにＰ型ＭＯＳトランジスタ１のゲート
入力とＰ型ＭＯＳトランジスタ３のゲート入力とＮ型Ｍ
ＯＳトランジスタ６のゲート入力とＮ型ＭＯＳトランジ
スタ８のゲート入力の間に第一のゲート間相互結線を設
ける。これを実現するためにＭＯＳトランジスタ１，
３，６，８が第一のゲートポリシリコン配線１７を共有
するように構成する。該第一のゲート間相互結線は図９
における第一の選択入力線２７を構成する。またＰ型Ｍ
ＯＳトランジスタ２のゲート入力とＰ型ＭＯＳトランジ
スタ４のゲート入力とＮ型ＭＯＳトランジスタ５のゲー
ト入力とＮ型ＭＯＳトランジスタ７のゲート入力の間に
第二のゲート間相互結線を設ける。これを実現するため
にＭＯＳトランジスタ２，４，５，７が第二のゲートポ
リシリコン配線１８を共有するように構成する。該第二
のゲート間相互結線は図９における第二の選択入力線２
８を構成する。

【００４６】さらに図６〜８と図１０を用いて説明す
る。Ｐ型ＭＯＳトランジスタ１のソースドレイン領域と
Ｎ型ＭＯＳトランジスタ７のソースドレイン領域のうち
互いに上下の位置関係にある領域同士を結線することで
第一のＣＭＯＳ伝送ゲート２１を構成する。これを実現
するために図８に示したメタル第二層配線５６，５７を
用いている。つぎにＰ型ＭＯＳトランジスタ２のソース
ドレイン領域とＮ型ＭＯＳトランジスタ８のソースドレ
イン領域のうち互いに上下の位置関係にある領域同士を
結線することで第二のＣＭＯＳ伝送ゲート２２を構成す
る。これを実現するために図８に示したメタル第二層配
線５９，５７を用いている。メタル第二層配線５７は，
ＭＯＳトランジスタ１，７のソースドレイン領域の結線
にも使われているが，これはＭＯＳトランジスタ１と２
が隣合っていて片側のソースドレイン領域を共有するた
めである。ＭＯＳトランジスタ７と８についても同じこ
とが言える。つぎにＰ型ＭＯＳトランジスタ３のソース
ドレイン領域とＮ型ＭＯＳトランジスタ５のソースドレ
イン領域のうち互いに上下の位置関係にある領域同士を
結線することで第三のＣＭＯＳ伝送ゲート２３を構成す
る。これを実現するために図７に示したメタル第一層配
線５３，５４を用いている。つぎにＰ型ＭＯＳトランジ
スタ４のソースドレイン領域とＮ型ＭＯＳトランジスタ
６のソースドレイン領域のうち互いに上下の位置関係に
ある領域同士を結線することで第四のＣＭＯＳ伝送ゲー
ト２４を構成する。これを実現するために図８に示した
メタル第二層配線５８と図７に示したメタル第一層配線
５４を用いている。メタル第一層配線５４の重複は先の
説明と同様の理由による。

【００４７】以上の接続によりすでに，図１０に示す二
回路二入力一出力選択スイッチの構成は完了しているの
であるが，これまでの説明と図１０との対応を明らかに
するために説明を補足する。すなわち，第一のＣＭＯＳ
伝送ゲート２１と第二のＣＭＯＳ伝送ゲート２２が第一
の２入力１出力選択スイッチ２５を構成しており，その
入力Ａ１，Ｂ１と出力Ｙ１の信号取り出し位置は図８に
同名の記号で示してある。また第三のＣＭＯＳ伝送ゲー
ト２３と第四のＣＭＯＳ伝送ゲート２４が第二の２入力
１出力選択スイッチ２６を構成しており，その入力Ａ
２，Ｂ２と出力Ｙ２の信号取り出し位置は図７および図
８に同名の記号で示してある。さらに前記第一のゲート
ポリシリコン配線１７が，第一の２入力１出力選択スイ
ッチ２５および第二の２入力１出力選択スイッチ２６に
共通する第一の選択入力線２７を構成しており，また前
記第二のゲートポリシリコン配線１８が，第一の２入力
１出力選択スイッチ２５および第二の２入力１出力選択
スイッチ２６に共通する第二の選択入力線２８を構成し
ている。選択入力線２７，２８への信号入力ＳＰ，ＳＮ
を与える場所は，図５に同名の記号で示してある。以上
により，図１０に示す２回路２入力１出力選択スイッチ
を実現する伝送ゲートセルを得ることができ，そのセル
全体を表すレイアウト図を図５に示す。

【００４８】つぎに「請求項４」に対応する実施例につ
いて説明する。「請求項４」に対応する実施例はすべ
て，図９に示す２回路２入力１出力セレクタの回路を伝
送ゲートセルとして実現したものである。まず，「請求
項４」に対応する第一の実施例について図１から図４を
用いて説明する。図１から図４はセルのレイアウト図面
であり，図１はセルのレイアウト図全体を示し，図２は
ウェルと拡散領域とゲートポリシリコン配線を示し，図
３は図１におけるアルミ第一層配線のみを示し，図４は
同じくアルミ第二層配線のみを示す。

【００４９】まず図２にしたがって説明する。Ｐ型ＭＯ
Ｓトランジスタを形成するためのウェル１９の内部にＰ
型ＭＯＳトランジスタ形成用の第一の拡散領域１１と第
二の拡散領域１２と第五の拡散領域１５を設ける。この
ときレイアウト図面上でウェル１９を上に配置した時，
第一の拡散領域１１が第五の拡散領域１５の下方に来る
ように配置する。さらに第二の拡散領域１２が第一の拡
散領域１１の下方に来るように配置する。つぎにウェル
１９の外部であってかつレイアウト図面上におけるウェ
ル１９の下方に，Ｎ型ＭＯＳトランジスタ形成用の第三
の拡散領域１３と第四の拡散領域１４と第六の拡散領域
１６を設ける。このときレイアウト図面上で第四の拡散
領域１４が第三の拡散領域１３の下方に来るよう配置す
る。さらに第六の拡散領域１６が第四の拡散領域１４の
下方に来るよう配置する。

【００５０】つぎに第一の拡散領域１１上に互いに隣接
する２個のＰ型ＭＯＳトランジスタ１，２を設け，第二
の拡散領域１２上に互いに隣接する２個のＰ型ＭＯＳト
ランジスタ３，４を設け，第三の拡散領域１３上に互い
に隣接する２個のＮ型ＭＯＳトランジスタ５，６を設
け，第四の拡散領域１４上に互いに隣接する２個のＮ型
ＭＯＳトランジスタ７，８を設ける。さらに第五の拡散
領域上１５上にＰ型ＭＯＳトランジスタ９を設け，第六
の拡散領域１６上にＮ型ＭＯＳトランジスタ１０を設け
る。このときＰ型ＭＯＳトランジスタ９の下方にＰ型Ｍ
ＯＳトランジスタ１を配置し，Ｐ型ＭＯＳトランジスタ
１の下方にＰ型ＭＯＳトランジスタ３を配置し，Ｐ型Ｍ
ＯＳトランジスタ３の下方にＮ型ＭＯＳトランジスタ５
を配置し，Ｎ型ＭＯＳトランジスタ５の下方にＮ型ＭＯ
Ｓトランジスタ７を配置する。またＰ型ＭＯＳトランジ
スタ２の下方にＰ型ＭＯＳトランジスタ４を配置し，Ｐ
型ＭＯＳトランジスタ４の下方にＮ型ＭＯＳトランジス
タ６を配置し，Ｎ型ＭＯＳトランジスタ６の下方にＮ型
ＭＯＳトランジスタ８を配置し，Ｎ型ＭＯＳトランジス
タ８の下方にＮ型ＭＯＳトランジスタ１０を配置する。

【００５１】さらにＭＯＳトランジスタ９，１，３，
６，８，１０が第一のゲートポリシリコン配線１７を共
有するように構成し，かつ第一のゲートポリシリコン配
線１７によって図９中の第一の選択入力線２７を構成す
る。またＭＯＳトランジスタ２，４，５，７が第二のゲ
ートポリシリコン配線１８を共有するように構成し，か
つ第二のゲートポリシリコン配線１８によって図９中の
第二の選択入力線２８を構成する。

【００５２】さらに図２〜４と図９を用いて説明する。
Ｐ型ＭＯＳトランジスタ１のソースドレイン領域とＮ型
ＭＯＳトランジスタ７のソースドレイン領域のうち互い
に上下の位置関係にある領域同士を結線することで第一
のＣＭＯＳ伝送ゲート２１を構成する。これを実現する
ために図４に示したメタル第二層配線５６，５７を用い
ている。つぎにＰ型ＭＯＳトランジスタ２のソースドレ
イン領域とＮ型ＭＯＳトランジスタ８のソースドレイン
領域のうち互いに上下の位置関係にある領域同士を結線
することで第二のＣＭＯＳ伝送ゲート２２を構成する。
これを実現するために図４に示したメタル第二層配線５
９，５７を用いている。メタル第二層配線５７は，ＭＯ
Ｓトランジスタ１，７のソースドレイン領域の結線にも
使われているが，これはＭＯＳトランジスタ１と２が隣
合っていて片側のソースドレイン領域を共有するためで
ある。ＭＯＳトランジスタ７と８についても同じことが
言える。つぎにＰ型ＭＯＳトランジスタ３のソースドレ
イン領域とＮ型ＭＯＳトランジスタ５のソースドレイン
領域のうち互いに上下の位置関係にある領域同士を結線
することで第三のＣＭＯＳ伝送ゲート２３を構成する。
これを実現するために図３に示したメタル第一層配線５
３，５４を用いている。つぎにＰ型ＭＯＳトランジスタ
４のソースドレイン領域とＮ型ＭＯＳトランジスタ６の
ソースドレイン領域のうち互いに上下の位置関係にある
領域同士を結線することで第四のＣＭＯＳ伝送ゲート２
４を構成する。これを実現するために図４に示したメタ
ル第二層配線５８と図３に示したメタル第一層配線５４
を用いている。メタル第一層配線５４の重複は先の説明
と同様の理由による。さらにＰ型ＭＯＳトランジスタ９
とＮ型ＭＯＳトランジスタ１０によりＣＭＯＳインバー
タゲート２９を構成し，ＣＭＯＳインバータゲート２９
の出力を第二の選択入力線２８に接続する。本実施例で
は，第二の選択入力線２８を構成する第二のゲートポリ
シリコン配線１８をＣＭＯＳインバータゲート２９の出
力配線に兼用している。

【００５３】以上の接続によりすでに，図９に示す二回
路二入力一出力セレクタの構成は完了しているのである
が，これまでの説明と図９との対応を明らかにするため
に説明を補足する。すなわち，第一のＣＭＯＳ伝送ゲー
ト２１と第二のＣＭＯＳ伝送ゲート２２が第一の２入力
１出力選択スイッチ２５を構成しており，その入力Ａ
１，Ｂ１と出力Ｙ１の信号接続位置は図４に同名の記号
で示してある。また第三のＣＭＯＳ伝送ゲート２３と第
四のＣＭＯＳ伝送ゲート２４が第二の２入力１出力選択
スイッチ２６を構成しており，その入力Ａ２，Ｂ２と出
力Ｙ２の信号接続位置は図３および図４に同名の記号で
示してある。さらに前記第一のゲートポリシリコン配線
１７が，第一の２入力１出力選択スイッチ２５および第
二の２入力１出力選択スイッチ２６に共通する第一の選
択入力線２７を構成し同時に２回路２入力１出力セレク
タ３２０全体への選択入力Ｓを与えるべき選択入力線３
０を兼ねている。また前記第二のゲートポリシリコン配
線１８が，第一の２入力１出力選択スイッチ２５および
第二の２入力１出力選択スイッチ２６に共通する第二の
選択入力線２８を構成するとともにＣＭＯＳインバータ
ゲート２９の出力配線を兼ねている。選択入力Ｓの信号
接続位置は，図１に同名の記号で示してある。以上によ
り，図９に示す２回路２入力１出力セレクタを実現する
伝送ゲートセルを得ることができ，そのセル全体を表す
レイアウト図を図１に示す。

【００５４】つぎに「請求項４」に対応する第二の実施
例について図１１から図１４を用いて説明する。図１１
から図１４はセルのレイアウト図面であり，図１１はセ
ルのレイアウト図全体を示し，図１２はウェルと拡散領
域とゲートポリシリコン配線を示し，図１３は図１１に
おけるアルミ第一層配線のみを示し，図１４は同じくア
ルミ第二層配線のみを示す。

【００５５】このセルは，「請求項４」に対応する第一
の実施例の図１〜４と比べて以下の点が異なっている。
拡散領域１５，１６の位置が違うこと，ＭＯＳトランジ
スタ１〜８の並びが左右逆であること，ゲートポリシリ
コン配線１７，１８の形状が異なることについては，図
２と図１２の比較により分かる。またメタル第一層配線
およびメタル第２層配線の違いは図３，４と図１３，１
４の比較により分かる。しかしながら，メタル層の説明
を除いて，「請求項４」に対応する第二の実施例の説明
は第一の実施例の説明中の図１〜４を図１１〜１４に読
み替えることで同じ説明ががまったくそのまま当てはま
る。このため再度の説明は省略する。本実施例のように
形状だけが異なって機能が先の実施例と同じセルを用意
する理由は，「請求項５」に記載のセルを構成する場合
に複数のセルを一列に並べるとき，メタル層配線やゲー
トポリシリコン配線の形状の異なる複数種類のセルがあ
らかじめ用意されていると，セル間を結ぶ配線を通し易
いセルが選択でき，「請求項５」に記載のセルのレイア
ウトが容易になるためである。

【００５６】つぎに「請求項４」に対応する第三の実施
例について図１５，１６を用いて説明する。図１５，１
６はセルのレイアウト図面であり，図１５はセルのレイ
アウト図全体を示し，図１６はウェルと拡散領域とゲー
トポリシリコン配線のみを示す。このセルは，「請求項
４」に対応する第一の実施例と比べて，ゲートポリシリ
コン配線１７の形状だけが異なっている。その違いは，
図１，２と図１５，１６を比べることで分かる。その他
の構成については第一の実施例の説明がそのまま当ては
まるため，再度の説明は省略する。本実施例のように形
状だけが異なって機能が先の実施例と同じセルを用意す
る理由も，第二の実施例の項で述べたとおりである。

【００５７】つぎに「請求項４」に対応する第四，第五
の実施例について説明する。図１７は第四の実施例を表
すセルのレイアウト図であり，図１８は第五の実施例を
表すセルのレイアウト図である。図１７，１８は図１５
に比べて配線の形状が異なり，図１５ではメタル第二層
配線を用いていたところを図１７ではポリシリコン配線
６１を用いるところが顕著な違いである。ポリシリコン
配線を活用することでメタル第二層配線の使用率が下が
り，セル間配線を通し易くなる利点がある。図１８につ
いても同様である。その他の構成については第三の実施
例とまったく同じであるため説明は省略する。

【００５８】つぎに「請求項４」に対応する第六，第
七，第八の実施例について説明する。図１９，２０は第
六の実施例に関するセルのレイアウト図面であり，図１
９はセルのレイアウト図全体を示し，図２０はウェルと
拡散領域とゲートポリシリコン配線のみを示す。このセ
ルは，「請求項４」に対応する第三の実施例と比べて，
拡散層の位置，トランジスタの並び，ゲートポリシリコ
ン配線の形状，メタル配線の形状が異なるが，セルの構
成については同様の説明があてはまる。図２１は第七の
実施例に関するレイアウト図であり，図２２は第八の実
施例に関するレイアウト図である。図１９と比べて配線
の形状のみが異なるが，その他の構成については同じ説
明があてはまる。以上のように同機能で形状が少しずつ
異なるセルを用意することで，「請求項５」および「請
求項７」に記載のセルを構成する場合のレイアウト設
計，とくにセル間を接続するメタル配線形状の設計が容
易となる。

【００５９】つぎに「請求項３」に対応する第一の実施
例について図２３から図２６を用いて説明する。「請求
項３」に対応する実施例はすべて，図９に示す２回路２
入力１出力セレクタの回路を伝送ゲートセルとして実現
したものである。「請求項４」に対応する実施例との違
いは，拡散領域１５が拡散領域１１の上方ではなく横に
あること，拡散領域１６が拡散領域１４の下方ではなく
横にあることである。この違いにより拡散領域の形状，
ゲートポリシリコン配線の形状，メタル配線の形状が
「請求項４」に対応する第一の実施例と異なってくる。
しかしながら，前記の拡散領域の位置に関する事項とメ
タル配線の違いを除くと，本「請求項３」に対応する実
施例の説明は「請求項４」第一の実施例の説明における
図１〜４を図２３〜２６に読み替えるだけでまったく同
様の説明があてはまる。このため再度の説明は省略す
る。図２３〜２６に示したセルの利点は，セル高さ（上
下方向の長さ）が小さいことであり，もともとセル高さ
の小さいＣＭＯＳセルのライブラリがあって，それとの
混在利用をしたい場合に有利となる。

【００６０】つぎに「請求項３」に対応する第二の実施
例について図２７から図２８を用いて説明する。図２７
はセルのレイアウト図全体を示し，図２８はウェルと拡
散領域とゲートポリシリコン配線のみを示す。このセル
は，「請求項３」に対応する第一の実施例の図２３，２
４と比べて，ＭＯＳトランジスタ１〜８の並びが左右逆
であること，ゲートポリシリコン配線１７，１８の形状
が異なることを除くと，他の構成は同様である。したが
って説明は省略する。

【００６１】つぎに「請求項５」に対応する第一の実施
例について，図５２と図５９から図６３を用いて説明す
る。図５２は，セルの機能を表す論理回路図であり，図
５９から図６３はレイアウト図である。図６０から図６
３は，本第一の実施例に対応するレイアウト図である。
図５９には複数のセルのレイアウト図が併記してある
が，これは図５２の回路を構成するための要素となるセ
ルである。セル７６からセル７８はいずれも「請求項
４」に対応した２回路２入力１出力セレクタ３２０を構
成する伝送ゲートセルである。セル７５は出力緩衝増幅
器付２入力１出力セレクタ３３０を実現するセルであ
る。つぎに，図６０に示すようにこれらのセルを隣同士
の隙間がないように一列に配置する。このとき，これら
のセルを用いてなるべく短い配線で図５２の回路機能を
実現できるようにセルの配置順序を決めることが望まし
い。図６０は，図５９に示した４個のセルを隙間がない
ように一列に配置したあと，さらにセル間の配線を施し
て図５２の回路に対応する新たなセルを実現したもので
ある。図５２の回路は，図４１に示す論理関数Ｆ３に対
応したものであり，２回路２入力１出力セレクタ３２０
を構成要素として含みながら，より高度な論理機能を実
現するものであって，本実施例はそれに対応するセルを
実現する。

【００６２】つぎに「請求項５」に対応する第二の実施
例について説明する。図５１は第二の実施例に対応する
回路図であり，図５４から図５８は関連するレイアウト
図である。図５１の回路は，図３８に示す論理関数Ｆ２
の機能を実現する。図５１の破線で囲った各々の回路に
対応するセルが，図５４のセル７１から７４である。セ
ル７１は出力緩衝増幅器付２入力１出力セレクタ３３０
を実現するものであり，セル７２は「請求項４」に記載
の２回路２入力１出力セレクタ３２０を実現するセルで
あり，セル７３は２入力１出力セレクタ３１０を実現す
るセルであり，セル７４はＣＭＯＳインバータである。
これらを隙間なく横一列に配置し，図５１の回路を実現
するためのセル間配線を施して目的とする新たなセルを
実現したものが図５５である。図５５から拡散領域とゲ
ートポリシリコン配線をぬきだしたものが図５６であ
る。図５６には，入力端子，出力端子の接続位置を図５
１の回路図における入力，出力端子表示と同名の記号で
示した。

【００６３】つぎに「請求項５」に対応する第三の実施
例について説明する。図５３は第三の実施例に対応する
回路図であり，図６４から図６７は関連するレイアウト
図である。図５３の回路は，図４２に示す論理関数Ｆ４
の機能を実現する。図５３の破線で囲った各々の回路に
対応するセルが，図６４のセル８１から８４である。セ
ル８１は出力緩衝増幅器付２入力１出力セレクタ３３０
を実現するものであり，セル８２からセル８４は「請求
項４」に記載の２回路２入力１出力セレクタ３２０を実
現するセルである。これらを隙間なく横一列に配置し，
図５３の回路を実現するためのセル間配線を施して目的
とする新たなセルを実現したものが図６５である。図６
５から拡散領域とゲートポリシリコン配線をぬきだした
ものが図６６である。図６６には，入力端子，出力端子
の接続位置を図５３の回路図における入力，出力端子表
示と同名の記号で示した。

【００６４】つぎに「請求項５」に対応する第四の実施
例について説明する。図７７は第四の実施例に対応する
回路図であり，図７８から図８２は関連するレイアウト
図である。図７７の回路はクロックＣＫの立上りで出力
Ｑが変化するＤフリップフロップである。，図４２に示
す論理関数Ｆ４の機能を実現する。図７７の破線で囲っ
た回路に対応するセルが，図７８のセル８７である。セ
ル８５，８６，８８，８９はＣＭＯＳインバータのセル
であるが，ゲート入力端子の位置が通常とは異なってい
る。８７は「請求項４」に記載の２回路２入力１出力セ
レクタ３２０を実現するセルである。これらを隙間なく
横一列に配置し，図７７の回路を実現するためのセル間
配線を施して目的とする新たなセルを実現したものが図
７９である。本発明により図７９のコンパクトなＤフリ
ップフロップのセルが実現できた。図７９から拡散領域
とゲートポリシリコン配線をぬきだしたものが図８０で
あり，メタル配線を抜き出したものが図８１，８２であ
る。図７９には，入力端子，出力端子の接続位置を図７
７の回路図における入力，出力端子表示と同名の記号で
示した。

【００６５】つぎに「請求項６」に対応する第一の実施
例について図２９から図４０を用いて説明する。２入力
１出力選択スイッチ３４と選択信号生成回路３６から構
成される図２９に記載の２入力１出力セレクタ３１を第
一のセルとし，２入力１出力選択スイッチ３４を２個と
選択信号生成回路３６から構成される図３０に記載の２
回路２入力１出力セレクタ３２を第二のセルとし，２入
力１出力選択スイッチ３４と選択信号生成回路３６と出
力緩衝増幅器３６から構成される図３１に記載の出力緩
衝増幅器付２入力１出力セレクタ３３を第三のセルとす
る。図２９から図３１中には回路の略記法を併記してあ
る。

【００６６】このとき２入力１出力選択スイッチ３４を
２個のＣＭＯＳ伝送ゲートからなる図３３記載の２入力
１出力選択スイッチ３４０として構成するかまたは，２
入力１出力選択スイッチ３４を２個のＮＭＯＳ伝送ゲー
トからなる図３４記載の２入力１出力選択スイッチ３４
１として構成する。また選択信号生成回路３６０を選択
信号ＳＩから正極性選択信号ＳＰと負極性選択信号ＳＮ
を生成する図３２記載の回路として構成する。さらに出
力緩衝増幅器３７をＣＭＯＳインバータからなる図３５
記載の出力緩衝増幅器３７０として構成するかまたは，
ＣＭＯＳインバータとプルアップ用Ｐ型ＭＯＳトランジ
スタからなる図３６記載の出力緩衝増幅器３７１として
構成する。

【００６７】ここで設計対象となる論理関数のＢＤＤ表
現が与えられ，該ＢＤＤ表現の中に同一論理変数名でラ
ベル付けされた２個以上のノードが存在する場合に，該
ＢＤＤ表現中の同一論理変数名でラベル付けされたノー
ドのうちからノード２個を取り出してグループ化し，グ
ループ化が未実施のノード２個を取り出してグループ化
する操作を可能な限り繰り返す。そののち該グループの
各々を各１個の前記第二のセルで置き換え，該ＢＤＤ表
現の出力ノードを前記第三のセルで置き換え，該ＢＤＤ
表現中の残りのノードを前記第一のセルで置き換えるこ
とにより，前記設計対象となる論理関数の論理機能を備
えた論理回路を得る。例えば対象となる論理関数のＢＤ
Ｄが図３８最右のＢＤＤとして与えられるとき，図３８
最右ＢＤＤ中で同一論理変数名でラベル付けされた２個
以上のノードを探すと，Ｄのノードが２個あることが分
かるので，これをグループとして前記第二のセルで置き
換える。これは，図４０におけるセル３２への置き換え
である。同一論理変数名でラベル付けされたノードがさ
らに多数ある場合は，２個をグループにして同じ操作を
繰り返す。つぎに図３８最右ＢＤＤの出力ノードＡを出
力部のインバータゲートを含めて前記第三のセルで置き
換える。これは図４０ではセル３３への置き換えであ
る。最後に図３８最右ＢＤＤ中の残りのノードＢを前記
第一のセルで置き換える。これは図４０ではセル３１へ
の置き換えである。以上により図３８に例示した論理関
数の論理機能を備えた論理回路を得る。「請求項６」に
記載の論理回路構成方式は以上の方法による。

【００６８】つぎに「請求項６」に対応する第二の実施
例について説明する。対象となる論理関数のＢＤＤが図
３７最右のＢＤＤとして与えられるとき，図３７最右Ｂ
ＤＤ中で同一論理変数名でラベル付けされた２個以上の
ノードを探すと，ＣおよびＤのノードが２個ずつあるこ
とが分かるので，これを２個のグループとして前記第二
のセルで置き換える。これは，図３９におけるセル３２
への置き換えである。同一論理変数名でラベル付けされ
たノードはもうないので，つぎに図３７最右ＢＤＤの出
力ノードＢを出力部のインバータゲートを含めて前記第
三のセルで置き換える。これは図３９ではセル３３への
置き換えである。以上により図３７に例示した論理関数
の論理機能を備えた論理回路を得る。

【００６９】つぎに「請求項６」に対応する第三の実施
例について説明する。対象となる論理関数のＢＤＤが図
７６のＢＤＤとして与えられるとき，図７６のＢＤＤ中
で同一論理変数名でラベル付けされた２個以上のノード
を探すと，Ｂのノードが２個，Ｃのノードが３個，Ｄの
ノードが４個あることが分かるので，これらを２個ずつ
のグループとして，各々を前記第二のセルで置き換え
る。これは，図７６におけるセル３２への置き換えであ
る。つぎに図７６のＢＤＤの出力ノードＡを出力部のイ
ンバータゲートを含めて前記第三のセルで置き換える。
これは図７６でのセル３３への置き換えである。最後に
図７６のＢＤＤ中の残りの１個のノードＣを前記第一の
セルで置き換える。これは図７６のセル３１への置き換
えである。以上により図７６に例示した論理関数の論理
機能を備えた論理回路を得る。

【００７０】つぎに「請求項７」に対応する実施例を述
べる。設計対象となる論理関数のＢＤＤ表現が例えば図
３８のように与えられたとき，「請求項６」に記載の論
理回路構成方式により，該論理関数の機能を備えた図５
０の論理回路を構成することができる。このとき，「請
求項６」における第二のセルとしての２回路２入力１出
力セレクタ３２をＣＭＯＳ伝送ゲートによる２回路２入
力１出力セレクタ３２０で構成し，それを「請求項３」
または「請求項４」に記載の伝送ゲートセルで実現す
る。これには例えば図１１のセルが使える。また「請求
項６」における第一のセルとしての２入力１出力セレク
タ３１をＣＭＯＳ伝送ゲートによる２入力１出力セレク
タ３１０で構成し，これに対応するレイアウト済のセル
として例えば図４４のセルを用意する。つぎに「請求項
６」における第三のセルとしての出力緩衝増幅器付２入
力１出力セレクタ３３をＣＭＯＳ伝送ゲートによる出力
緩衝増幅器付２入力１出力セレクタ３３０で構成し，こ
れに対応するレイアウト済のセルとして例えば図４７の
セルを用意する。以上に述べた三種類のセル（例として
図１１，図４４，および図４７）を前記論理回路の構成
に必要とされる個数用意し，それらを「請求項５」に記
載のセルの構成方法と同様に隙間がないように一列に配
置し，さらにセル間の配線を施して目的とする新たなセ
ルを得る。こうして得られた新たなセルのレイアウト図
は，図５５から最右のセル（図５４のセル７４）を除い
たものとなる。

【００７１】

【発明の効果】本発明によれば，パストランジスタ論理
を構成するための構成単位となる２回路２入力１出力セ
レクタのセルをＣＭＯＳ伝送ゲートを用いて実現する場
合に，従来の技術に比べて著しく小面積のセルが実現で
きる。小面積のセルを用いてＬＳＩを構成することでＬ
ＳＩのチップ面積が減少し，ＬＳＩ製造コストが低減す
るとともにＬＳＩの消費電力削減の効果が期待できる。

【００７２】別の言葉で説明するならば，低い電源電圧
での動作に適ししたがって低消費電力ＬＳＩの実現を可
能とするＣＭＯＳ伝送ゲートに基づくパストランジスタ
論理を用いる場合に，従来の技術によればセル面積が大
きくなり主に製造コストや消費電力増大の問題を抱えて
いたところが，本発明の実施により小面積のセルが可能
となり，前記問題を解決ないし軽減できる。

【００７３】また本発明によれば，ＣＭＯＳ伝送ゲート
による２回路２入力１出力セレクタを部分構造として含
む高機能なセルの構築が容易なことから，パストランジ
スタ論理の論理設計単位として使える高機能なセルの種
類を容易に拡充できる。必要とされる高機能セルの準備
が容易となることから，パストランジスタ論理の論理設
計における設計効率が向上する。

【図面の簡単な説明】

【図１】伝送ゲートセルのレイアウト図で，本発明の実
施例を表す。

【図２】伝送ゲートセルのレイアウト図の一部で，本発
明の実施例を表す。

【図３】伝送ゲートセルのレイアウト図の一部で，本発
明の実施例を表す。

【図４】伝送ゲートセルのレイアウト図の一部で，本発
明の実施例を表す。

【図５】伝送ゲートセルのレイアウト図で，本発明の実
施例を表す。

【図６】伝送ゲートセルのレイアウト図の一部で，本発
明の実施例を表す。

【図７】伝送ゲートセルのレイアウト図の一部で，本発
明の実施例を表す。

【図８】伝送ゲートセルのレイアウト図の一部で，本発
明の実施例を表す。

【図９】本発明の伝送ゲートセルの機能を表した回路図
である。

【図１０】本発明の伝送ゲートセルの機能を表した回路
図である。

【図１１】伝送ゲートセルのレイアウト図で，本発明の
実施例を表す。

【図１２】伝送ゲートセルのレイアウト図の一部で，本
発明の実施例を表す。

【図１３】伝送ゲートセルのレイアウト図の一部で，本
発明の実施例を表す。

【図１４】伝送ゲートセルのレイアウト図の一部で，本
発明の実施例を表す。

【図１５】伝送ゲートセルのレイアウト図で，本発明の
実施例を表す。

【図１６】伝送ゲートセルのレイアウト図の一部で，本
発明の実施例を表す。

【図１７】伝送ゲートセルのレイアウト図で，本発明の
実施例を表す。

【図１８】伝送ゲートセルのレイアウト図で，本発明の
実施例を表す。

【図１９】伝送ゲートセルのレイアウト図で，本発明の
実施例を表す。

【図２０】伝送ゲートセルのレイアウト図の一部で，本
発明の実施例を表す。

【図２１】伝送ゲートセルのレイアウト図で，本発明の
実施例を表す。

【図２２】伝送ゲートセルのレイアウト図で，本発明の
実施例を表す。

【図２３】伝送ゲートセルのレイアウト図で，本発明の
実施例を表す。

【図２４】伝送ゲートセルのレイアウト図の一部で，本
発明の実施例を表す。

【図２５】伝送ゲートセルのレイアウト図の一部で，本
発明の実施例を表す。

【図２６】伝送ゲートセルのレイアウト図の一部で，本
発明の実施例を表す。

【図２７】伝送ゲートセルのレイアウト図で，本発明の
実施例を表す。

【図２８】伝送ゲートセルのレイアウト図の一部で，本
発明の実施例を表す。

【図２９】従来技術によるセルの機能を表した回路図で
ある。

【図３０】本発明の伝送ゲートセルの機能を表した回路
図である。

【図３１】従来技術によるセルの機能を表した回路図で
ある。

【図３２】本発明の伝送ゲートセルの機能を表した回路
図の一部である。

【図３３】本発明の伝送ゲートセルの機能を表した回路
図の一部である。

【図３４】本発明の伝送ゲートセルの機能を表した回路
図の一部である。

【図３５】本発明の伝送ゲートセルの機能を表した回路
図の一部である。

【図３６】本発明の伝送ゲートセルの機能を表した回路
図の一部である。

【図３７】本発明の伝送ゲートセルに関するＢＤＤであ
る。

【図３８】本発明の伝送ゲートセルに関するＢＤＤであ
る。

【図３９】本発明の伝送ゲートセルに関する構成方法で
ある。

【図４０】本発明の伝送ゲートセルに関する構成方法で
ある。

【図４１】本発明の伝送ゲートセルに関するＢＤＤであ
る。

【図４２】本発明の伝送ゲートセルに関するＢＤＤであ
る。

【図４３】従来技術によるセルの機能を表した回路図で
ある。

【図４４】ＣＭＯＳセルのレイアウト図である。

【図４５】ＣＭＯＳセルのレイアウト図の一部である。

【図４６】従来技術によるセルの機能を表した回路図で
ある。

【図４７】ＣＭＯＳセルのレイアウト図である。

【図４８】ＣＭＯＳセルのレイアウト図の一部である。

【図４９】本発明の伝送ゲートセルに関連する回路図で
ある。

【図５０】本発明の伝送ゲートセルに関連する回路図で
ある。

【図５１】本発明の伝送ゲートセルに関連する回路図で
ある。

【図５２】本発明の伝送ゲートセルに関連する回路図で
ある。

【図５３】本発明の伝送ゲートセルに関連する回路図で
ある。

【図５４】本発明の伝送ゲートセルに関連するレイアウ
ト図である。

【図５５】伝送ゲートセルのレイアウト図で，本発明の
実施例を表す。

【図５６】伝送ゲートセルのレイアウト図の一部で，本
発明の実施例を表す。

【図５７】伝送ゲートセルのレイアウト図の一部で，本
発明の実施例を表す。

【図５８】伝送ゲートセルのレイアウト図の一部で，本
発明の実施例を表す。

【図５９】本発明の伝送ゲートセルに関連するレイアウ
ト図である。

【図６０】伝送ゲートセルのレイアウト図で，本発明の
実施例を表す。

【図６１】伝送ゲートセルのレイアウト図の一部で，本
発明の実施例を表す。

【図６２】伝送ゲートセルのレイアウト図の一部で，本
発明の実施例を表す。

【図６３】伝送ゲートセルのレイアウト図の一部で，本
発明の実施例を表す。

【図６４】本発明の伝送ゲートセルに関連するレイアウ
ト図である。

【図６５】伝送ゲートセルのレイアウト図で，本発明の
実施例を表す。

【図６６】伝送ゲートセルのレイアウト図の一部で，本
発明の実施例を表す。

【図６７】伝送ゲートセルのレイアウト図の一部で，本
発明の実施例を表す。

【図６８】伝送ゲートセルのレイアウト図の一部で，本
発明の実施例を表す。

【図６９】従来技術に関する回路図である。

【図７０】従来技術に関する回路図である。

【図７１】従来技術に関する回路図である。

【図７２】従来技術に関するレイアウト図である。

【図７３】従来技術に関するレイアウト図の一部であ
る。

【図７４】従来技術に関するレイアウト図の一部であ
る。

【図７５】従来技術に関するレイアウト図の一部であ
る。

【図７６】本発明の伝送ゲートセルに関する構成方法で
ある。

【図７７】本発明の伝送ゲートセルに関連する回路図で
ある。

【図７８】本発明の伝送ゲートセルに関連するレイアウ
ト図である。

【図７９】伝送ゲートセルのレイアウト図で，本発明の
実施例を表す。

【図８０】伝送ゲートセルのレイアウト図の一部で，本
発明の実施例を表す。

【図８１】伝送ゲートセルのレイアウト図の一部で，本
発明の実施例を表す。

【図８２】伝送ゲートセルのレイアウト図の一部で，本
発明の実施例を表す。

【符号の説明】

１，２，３，４，９，６０１，６０２，６０５ Ｐ型Ｍ
ＯＳトランジスタ ５，６，７，８，１０，６０３，６０４，６０６ Ｎ型
ＭＯＳトランジスタ １１，１２，１３，１４，１５，１６ 拡散領域 ６１１，６１２，６１３，６１４ 拡散領域 １７，１８，６１５，６１６，６１７ ゲートポリシリ
コン配線 １９ ウェル ２１，２２，２３，２４，ＣＭＯＳ伝送ゲート ２５，２６，３４，３４０，３４１ 選択スイッチ ２７，２８，３０ 選択入力線 ２９，３６０ ＣＭＯＳインバータゲート ３１，３２，３３，３１０，３２０，３３０ セレクタ ３７０，３７１ 出力緩衝増幅器 ７１〜７８，８１〜８９ セル ５１〜５５，６２１，６２２ アルミ第一層配線 ５６〜５９ アルミ第二層配線 ６２３ 拡散領域コンタクト ６２４ ポリシリコンコンタクト ６２５ ビアホール

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 ＣＭＯＳプロセスによるＬＳＩの構成
   要素として用いるセルであって，Ｐ型ＭＯＳトランジス
   タを形成するためのウェル（１９）を１個有するものに
   おいて，セルレイアウト図面上で該ウェル（１９）を上
   方に配置したとき，該ウェル（１９）の内部にＰ型ＭＯ
   Ｓトランジスタ形成用の第一の拡散領域（１１）と第二
   の拡散領域（１２）を有しかつ該第二の拡散領域（１
   ２）が該第一の拡散領域（１１）の下方に位置し，さら
   に該ウェル（１９）の外部でかつ該ウェル（１９）の下
   方にＮ型ＭＯＳトランジスタ形成用の第三の拡散領域
   （１３）と第四の拡散領域（１４）を有しかつ該第四の
   拡散領域（１４）が該第三の拡散領域（１３）の下方に
   位置することを第一の特徴とし，該第一の拡散領域（１
   １）上に互いに隣接する２個のＰ型ＭＯＳトランジスタ
   （１，２）を有し，該第二の拡散領域（１２）上に互い
   に隣接する２個のＰ型ＭＯＳトランジスタ（３，４）を
   有し，該第三の拡散領域（１３）上に互いに隣接する２
   個のＮ型ＭＯＳトランジスタ（５，６）を有し，該第四
   の拡散領域（１４）上に互いに隣接する２個のＮ型ＭＯ
   Ｓトランジスタ（７，８）を有し，かつＰ型ＭＯＳトラ
   ンジスタ（１）の下方にＰ型ＭＯＳトランジスタ（３）
   が位置し，Ｐ型ＭＯＳトランジスタ（３）の下方にＮ型
   ＭＯＳトランジスタ（５）が位置し，Ｎ型ＭＯＳトラン
   ジスタ（５）の下方にＮ型ＭＯＳトランジスタ（７）が
   位置し，さらにＰ型ＭＯＳトランジスタ（２）の下方に
   Ｐ型ＭＯＳトランジスタ（４）が位置し，Ｐ型ＭＯＳト
   ランジスタ（４）の下方にＮ型ＭＯＳトランジスタ
   （６）が位置し，Ｎ型ＭＯＳトランジスタ（６）の下方
   にＮ型ＭＯＳトランジスタ（８）が位置することを第二
   の特徴とし，Ｐ型ＭＯＳトランジスタ（１）のゲート入
   力とＰ型ＭＯＳトランジスタ（３）のゲート入力とＮ型
   ＭＯＳトランジスタ（６）のゲート入力とＮ型ＭＯＳト
   ランジスタ（８）のゲート入力の間に第一のゲート間相
   互結線を有し，Ｐ型ＭＯＳトランジスタ（２）のゲート
   入力とＰ型ＭＯＳトランジスタ（４）のゲート入力とＮ
   型ＭＯＳトランジスタ（５）のゲート入力とＮ型ＭＯＳ
   トランジスタ（７）のゲート入力の間に第二のゲート間
   相互結線を有することを第三の特徴とし，Ｐ型ＭＯＳト
   ランジスタ（１）のソースドレイン領域とＮ型ＭＯＳト
   ランジスタ（７）のソースドレイン領域のうち互いに上
   下の位置関係にある領域同士を結線することで第一のＣ
   ＭＯＳ伝送ゲート（２１）を構成し，Ｐ型ＭＯＳトラン
   ジスタ（２）のソースドレイン領域とＮ型ＭＯＳトラン
   ジスタ（８）のソースドレイン領域のうち互いに上下の
   位置関係にある領域同士を結線することで第二のＣＭＯ
   Ｓ伝送ゲート（２２）を構成し，Ｐ型ＭＯＳトランジス
   タ（３）のソースドレイン領域とＮ型ＭＯＳトランジス
   タ（５）のソースドレイン領域のうち互いに上下の位置
   関係にある領域同士を結線することで第三のＣＭＯＳ伝
   送ゲート（２３）を構成し，Ｐ型ＭＯＳトランジスタ
   （４）のソースドレイン領域とＮ型ＭＯＳトランジスタ
   （６）のソースドレイン領域のうち互いに上下の位置関
   係にある領域同士を結線することで第四のＣＭＯＳ伝送
   ゲート（２４）を構成することを第四の特徴とし，以上
   により該第一のＣＭＯＳ伝送ゲート（２１）と該第二の
   ＣＭＯＳ伝送ゲート（２２）が第一の２入力１出力選択
   スイッチ（２５）を構成し，該第三のＣＭＯＳ伝送ゲー
   ト（２３）と該第四のＣＭＯＳ伝送ゲート（２４）が第
   二の２入力１出力選択スイッチ（２６）を構成し，さら
   に該第一のゲート間相互結線が該第一の２入力１出力選
   択スイッチ（２５）および該第二の２入力１出力選択ス
   イッチ（２６）に共通する第一の選択入力線（２７）を
   構成し，該第二のゲート間相互結線が該第一の２入力１
   出力選択スイッチ（２５）および該第二の２入力１出力
   選択スイッチ（２６）に共通する第二の選択入力線（２
   ８）を構成した伝送ゲートセル。
2. 【請求項２】 Ｐ型ＭＯＳトランジスタ（１，３）と
   Ｎ型ＭＯＳトランジスタ（６，８）が第一のゲートポリ
   シリコン配線（１７）を共有することによりＰ型ＭＯＳ
   トランジスタ（１，３）のゲート入力とＮ型ＭＯＳトラ
   ンジスタ（６，８）のゲート入力の間の第一のゲート間
   相互結線を実現しかつ該第一のゲート間相互結線が第一
   の選択入力線（２７）を構成し，Ｐ型ＭＯＳトランジス
   タ（２，４）とＮ型ＭＯＳトランジスタ（５，７）が第
   二のゲートポリシリコン配線（１８）を共有することで
   Ｐ型ＭＯＳトランジスタ（２，４）のゲート入力とＮ型
   ＭＯＳトランジスタ（５，７）のゲート入力の間の第二
   のゲート間相互結線を実現しかつ該第二のゲート間相互
   結線が第二の選択入力線（２８）を構成した「請求項
   １」記載の伝送ゲートセル。
3. 【請求項３】 ウェル（１９）の内部にＰ型ＭＯＳト
   ランジスタ形成用の第五の拡散領域（１５）を有し該第
   五の拡散領域上にＰ型ＭＯＳトランジスタ（９）を有
   し，該ウェル（１９）の外部であって該ウェル（１９）
   の下方にＮ型ＭＯＳトランジスタ形成用の第六の拡散領
   域（１６）を有し該第六の拡散領域上にＮ型ＭＯＳトラ
   ンジスタ（１０）を有し，Ｐ型ＭＯＳトランジスタ
   （１，３）に加えてＰ型ＭＯＳトランジスタ（９）とＮ
   型ＭＯＳトランジスタ（６，８）に加えてＮ型ＭＯＳト
   ランジスタ（１０）の合計６個のＭＯＳトランジスタが
   第一のゲートポリシリコン配線（１７）を共有し，かつ
   該ゲートポリシリコン配線（１７）が第一の選択入力線
   （２７）を構成し，Ｐ型ＭＯＳトランジスタ（９）とＮ
   型ＭＯＳトランジスタ（１０）がＣＭＯＳインバータゲ
   ート（２９）を構成しかつ該ＣＭＯＳインバータゲート
   （２９）の出力が第二の選択入力線（２８）に接続し，
   以上により，該第一の選択入力線（２７）を外部選択入
   力（３０）とする２回路２入力１出力セレクタ（３２
   ０）を構成した「請求項２」記載の伝送ゲートセル。
4. 【請求項４】 第五の拡散領域（１５）を第一の拡散
   領域（１１）の上方に配置し，第六の拡散領域（１６）
   を第四の拡散領域（１４）の下方に配置した「請求項
   ３」記載の伝送ゲートセル。
5. 【請求項５】 「請求項１」または「請求項２」また
   は「請求項３」または「請求項４」に記載の伝送ゲート
   セルのうちから１個以上とさらに１個以上のＣＭＯＳセ
   ルを一列に配置し，セル間配線を施すことで得られるセ
   ル。
6. 【請求項６】 ２入力１出力選択スイッチ（３４）と
   選択信号生成回路（３６）から構成される２入力１出力
   セレクタ（３１）を第一のセルとし，２入力１出力選択
   スイッチ（３４）を２個と選択信号生成回路（３６）か
   ら構成される２回路２入力１出力セレクタ（３２）を第
   二のセルとし，２入力１出力選択スイッチ（３４）と選
   択信号生成回路（３６）と出力緩衝増幅器（３６）から
   構成される出力緩衝増幅器付２入力１出力セレクタ（３
   ３）を第三のセルとし，該２入力１出力選択スイッチ
   （３４）を２個のＣＭＯＳ伝送ゲートからなる２入力１
   出力選択スイッチ（３４０）として構成するかまたは，
   該２入力１出力選択スイッチ（３４）を２個のＮＭＯＳ
   伝送ゲートからなる２入力１出力選択スイッチ（３４
   １）として構成するものであって，かつ該選択信号生成
   回路（３６０）を選択信号ＳＩから正極性選択信号ＳＰ
   と負極性選択信号ＳＮを生成する回路として構成するも
   のであって，かつ該出力緩衝増幅器（３７）をＣＭＯＳ
   インバータからなる出力緩衝増幅器（３７０）として構
   成するかまたは，該出力緩衝増幅器（３７）をＣＭＯＳ
   インバータとプルアップＰ型ＭＯＳトランジスタからな
   る出力緩衝増幅器（３７１）として構成するとき，論理
   関数のＢＤＤ表現が与えられ該ＢＤＤ表現の中に同一論
   理変数名でラベル付けされた２個以上のノードが存在す
   る場合に，該ＢＤＤ表現中の同一論理変数名でラベル付
   けされたノードのうちからノード２個を単位としてグル
   ープ化し，該グループの各々を各１個の該第二のセルで
   置き換え，該ＢＤＤ表現の出力ノードを該第三のセルで
   置き換え，該ＢＤＤ表現中の残りのノードを該第一のセ
   ルで置き換える論理回路構成方式。
7. 【請求項７】 「請求項６」に記載の論理回路構成方
   式により構成された論理回路を実現するセルであって，
   「請求項６」における第二のセルとしての２回路２入力
   １出力セレクタ（３２）を「請求項３」または「請求項
   ４」に記載の伝送ゲートセルで構成し，「請求項６」に
   おける第一のセルとしての２入力１出力セレクタ（３
   １）をＣＭＯＳ伝送ゲートによる２入力１出力セレクタ
   （３１０）で構成し，「請求項６」における第三のセル
   としての出力緩衝増幅器付２入力１出力セレクタ（３
   ３）をＣＭＯＳ伝送ゲートによる出力緩衝増幅器付２入
   力１出力セレクタ（３３０）で構成した「請求項５」記
   載のセル。
8. 【請求項８】 「請求項１〜５」および「請求項７」
   に記載のセルのうちからいずれか１種以上を構成要素に
   含むＬＳＩ。