KR20190076874A - 반도체 장치 - Google Patents

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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

셀의 기능의 변경에 의한 영향을 저감할 수 있는 반도체 장치를 제공한다.
일 실시 형태에 따르면, 반도체 장치(1)는, 반도체 기판(30)의 주면(31)측에 형성되며 소정의 패턴을 갖는 제1 배선층(10)과, 제1 배선층(10) 상에 형성되며 소정의 패턴을 갖는 제2 배선층(20)을 포함하는 기본 셀(1a)을 사용하여 설계되고, 설계 단계에 있어서의 제2 배선층(20)의 패턴의 변경에 의해 기본 셀(1a)이 소정의 기능을 갖도록 변경된 기능 셀을 포함하는 반도체 장치(1)로서, 기능 셀은, 주면(31)에 평행한 면내에 있어서의 일방향으로 나란히 배치된 제1 레이아웃(91) 및 제2 레이아웃(92)을 갖고, 기능 셀은, 제1 레이아웃(91) 및 제2 레이아웃(92)의 제2 배선층(20)에 속하는 배선이 접속됨으로써, 소정의 기능을 갖는다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것이며, 예를 들어 복수의 셀을 갖는 반도체 장치에 관한 것이다.
특허문헌 1에는, 반도체 기판 상에 복수의 배선층을 갖는 셀이 형성된 반도체 장치가 기재되어 있다. 특허문헌 1의 반도체 장치는, 반도체 기판 상의 제2 층 이상의 배선층에 있어서의 패턴을 변경하는 것만으로, 복수종의 기능으로 전환 가능한 셀을 포함하고 있어, 셀의 기능의 변경에 의한 설계상의 영향을 저감하고 있다.
일본 특허 공개 제2008-227035호 공보
셀의 기능을 변경하기 위한 배선층의 패턴에는 개선할 여지가 있다.
그 밖의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
일 실시 형태에 따르면, 반도체 장치는, 반도체 기판의 주면측에 형성되며 소정의 패턴을 갖는 제1 배선층과, 상기 제1 배선층 상에 형성되며 소정의 패턴을 갖는 제2 배선층을 포함하는 기본 셀을 사용하여 설계되고, 설계 단계에 있어서의 상기 제2 배선층의 패턴의 변경에 의해 상기 기본 셀이 소정의 기능을 갖도록 변경된 기능 셀을 포함하는 반도체 장치로서, 상기 기능 셀은, 상기 주면에 평행한 면내에 있어서의 일방향으로 나란히 배치된 제1 레이아웃 및 제2 레이아웃을 갖고, 상기 기능 셀은, 상기 제1 레이아웃 및 상기 제2 레이아웃의 상기 제2 배선층에 속하는 배선이 접속됨으로써, 상기 소정의 기능을 갖고, 상기 제1 레이아웃은, 제1 트랜지스터와, 상기 면내에 있어서의 상기 일방향과 교차하는 타방향으로 상기 제1 트랜지스터와 나란히 배치되며, 상기 제1 트랜지스터와 도전형이 상이한 제2 트랜지스터와, 상기 제1 트랜지스터의 어느 한쪽의 확산층을 제1 전원에 접속하는 제1 배선과, 상기 제1 트랜지스터의 다른 쪽의 확산층에 접속한 제2 배선과, 상기 제2 트랜지스터의 어느 한쪽의 확산층을 제2 전원에 접속하는 제3 배선과, 상기 제2 트랜지스터의 다른 쪽의 확산층에 접속한 제4 배선과, 상기 타방향에 있어서의 상기 제1 트랜지스터 및 상기 제2 트랜지스터 사이에 배치되며, 상기 제1 트랜지스터 및 상기 제2 트랜지스터에 공통의 게이트 전극에 접속한 제5 배선을 포함하고, 상기 제2 레이아웃은, 제3 트랜지스터와, 상기 타방향으로 상기 제3 트랜지스터와 나란히 배치되며, 상기 제3 트랜지스터와 도전형이 상이한 제4 트랜지스터와, 상기 제3 트랜지스터의 어느 한쪽의 확산층에 접속한 제6 배선과, 상기 제3 트랜지스터의 다른 쪽의 확산층에 접속한 제7 배선과, 상기 제4 트랜지스터의 어느 한쪽의 확산층에 접속한 제8 배선과, 상기 제4 트랜지스터의 다른 쪽의 확산층에 접속한 제9 배선과, 상기 타방향에 있어서의 상기 제3 트랜지스터 및 상기 제4 트랜지스터 사이에 배치되며, 상기 제3 트랜지스터 및 상기 제4 트랜지스터에 공통의 게이트 전극에 접속한 제10 배선을 포함하고, 상기 제1 배선층에 속하는 상기 제1 배선, 상기 제2 배선, 상기 제3 배선 및 상기 제4 배선은, 상기 타방향으로 연장되고, 상기 제1 배선층에 속하는 상기 제5 배선, 상기 제6 배선, 상기 제7 배선, 상기 제8 배선, 상기 제9 배선 및 상기 제10 배선은, 상기 일방향으로 연장된다.
상기 일 실시 형태에 따르면, 셀의 기능의 변경에 의한 영향을 저감할 수 있는 반도체 장치를 제공할 수 있다.
도 1은 비교예 1에 관한 반도체 장치를 예시한 사시도.
도 2는 비교예 1에 관한 반도체 장치를 예시한 모식도.
도 3은 비교예 2에 관한 반도체 장치를 예시한 모식도.
도 4는 비교예 3에 관한 반도체 장치를 예시한 평면도.
도 5는 비교예 4에 관한 반도체 장치를 예시한 평면도.
도 6은 셀의 기능을 변경하기 위한 배선층에 있어서의 문제점을 예시한 도면.
도 7은 실시 형태 1에 관한 반도체 장치를 예시한 평면도.
도 8은 실시 형태 1에 관한 반도체 장치의 기본 셀을 예시한 평면도.
도 9는 실시 형태 1에 관한 반도체 장치의 기본 셀에 있어서의 기저부를 예시한 평면도이며, 기본 셀의 제2 배선층을 제외한 도면.
도 10은 실시 형태 1에 관한 반도체 장치의 기본 셀에 있어서의 반도체 기판을 예시한 단면 모식도.
도 11은 실시 형태 1에 관한 반도체 장치의 INV 셀을 예시한 평면도.
도 12는 실시 형태 1에 관한 반도체 장치의 INVx2 셀을 예시한 평면도.
도 13은 실시 형태 1에 관한 반도체 장치의 BUF 셀을 예시한 평면도.
도 14는 실시 형태 1에 관한 반도체 장치의 2NAND 셀을 예시한 평면도.
도 15는 실시 형태 1에 관한 반도체 장치의 2NOR 셀을 예시한 평면도.
도 16은 실시 형태 1에 관한 반도체 장치의 기본 셀의 변경을 예시한 도면.
도 17은 반도체 장치의 입력 전압과 흐르는 전류의 관계를 예시한 그래프이며, 횡축은 흐르는 전류를 나타내고, 종축은 입력 전압을 나타내는 도면.
도 18은 실시 형태 1에 관한 반도체 장치의 기본 셀의 제1 레이아웃 및 제2 레이아웃의 역치 전압을 예시한 도면.
도 19는 실시 형태 2에 관한 반도체 장치의 기본 셀을 예시한 평면도.
도 20은 실시 형태 2에 관한 반도체 장치의 기본 셀에 있어서의 기저부를 예시한 평면도이며, 기본 셀의 제2 배선층을 제외한 도면.
도 21은 실시 형태 2에 관한 반도체 장치의 INVx2 셀을 예시한 평면도.
도 22는 실시 형태 2에 관한 반도체 장치의 INVx4 셀을 예시한 평면도.
도 23은 실시 형태 2에 관한 반도체 장치의 BUFx2 셀을 예시한 평면도.
도 24는 실시 형태 2에 관한 반도체 장치의 2NANDx2 셀을 예시한 평면도.
도 25는 실시 형태 2에 관한 반도체 장치의 2NORx2 셀을 예시한 평면도.
도 26은 실시 형태 3에 관한 반도체 장치의 기본 셀을 예시한 평면도.
도 27은 실시 형태 3에 관한 반도체 장치의 기본 셀에 있어서의 기저부를 예시한 평면도이며, 기본 셀의 제2 배선층을 제외한 도면.
도 28은 실시 형태 4에 관한 반도체 장치의 기본 셀을 예시한 평면도.
도 29는 실시 형태 4에 관한 반도체 장치의 기본 셀에 있어서의 기저부를 예시한 평면도이며, 기본 셀의 제2 배선층을 제외한 도면.
도 30은 실시 형태 1 내지 4에 관한 반도체 장치의 설계 플로우를 예시한 플로우차트도.
도 31은 실시 형태 1 내지 4에 관한 반도체 장치의 기본 셀을 기능 셀로 변경하는 ECO 플로우를 예시한 플로우차트도.
설명의 명확화를 위해, 이하의 기재 및 도면은, 적절히, 생략 및 간략화가 이루어져 있다. 또한, 각 도면에 있어서, 동일한 요소에는 동일한 부호가 붙여져 있고, 필요에 따라 중복 설명은 생략되어 있다.
먼저, 셀의 기능을 변경하기 위한 배선층에 있어서의 문제점을, 비교예를 사용하여 설명한다. 이에 의해, 실시 형태에 관한 반도체 장치를 보다 명확하게 한다.
도 1은 비교예 1에 관한 반도체 장치를 예시한 사시도이다. 도 2는 비교예 1에 관한 반도체 장치를 예시한 모식도이다. 도 1 및 도 2에 도시한 바와 같이, 반도체 장치(101)는, 반도체 기판(110), 인버터(INV라고도 함)(111), 제1 배선층(121)에 속하는 배선(121a 및 121b), 제2 배선층(122)에 속하는 배선(122a 및 122b), 및, 비아(123a 및 123b)를 구비하고 있다.
제1 배선층(121)은 반도체 기판(110) 상에 적층되어 있다. 제1 배선층(121)을 패터닝함으로써 배선(121a) 및 배선(121b)이 형성된다. 제2 배선층(122)은, 반도체 기판(110) 상에 제1 배선층(121)을 개재하여, 적층되어 있다. 제2 배선층(122)을 패터닝함으로써 배선(122a) 및 배선(122b)이 형성된다.
인버터(111)는 반도체 기판(110) 상에 형성되어 있다. 배선(122a)은 신호 입력 단자이며, 비아(123a), 배선(121a) 및 콘택트(116a)를 통해 인버터(111)를 구성하는 트랜지스터에 접속되어 있다. 또한, 배선(122b)은 신호 출력 단자이며, 비아(123b), 배선(121b) 및 콘택트(116b)를 통해 인버터(111)를 구성하는 트랜지스터에 접속되어 있다.
여기서, 인버터(111), 버퍼(BUF라고도 함), NAND, NOR 등의 논리를 구성하는 셀을 기능 셀이라 한다. 기능 셀을 구성하는 최소의 블록에 대하여 신호 등의 입출력하는 부분을 단자라 한다. 예를 들어, 도 1에 도시한 인버터(111)를 갖는 셀을 기능 셀이라 하고, 제2 배선층(122)에 속하는 배선(122a 및 122b)을 입력 단자 및 출력 단자라고도 한다. 또한, 경우에 따라서는, 단자가 되는 부분을 배선이라 하는 경우도 있다.
도 2에 도시한 바와 같이, 인버터끼리(111)를 접속하는 경우에는, 제2 배선층(122)에 속하는 배선(122c)을 사용하여, 한쪽의 입력 단자(배선(122a))와 다른 쪽의 출력 단자(배선(122b))를 접속한다. 이와 같이, 비교예 1에 관한 반도체 장치(101)는, 입출력 단자가, 제2 배선층(122)에 형성되어 있다. 즉, 입출력 단자가 제2 배선층(122)으로 들어올려져 있다. 따라서, 반도체 장치(101)의 설계 과정에 있어서, 논리 변경 또는 논리 수정을 위해, 인버터(111)의 접속의 전환을 행할 필요가 발생한 경우에는, 제2 배선층(122) 이상의 배선의 패턴을 변경한다. 이에 의해, 논리 변경 또는 논리 수정할 수 있다. 이 경우에는, 비아(123a 및 123b), 및, 제1 배선층(121)의 마스크 패턴을 수정할 필요는 없어, 제조 비용을 저감시킬 수 있다.
도 3은 비교예 2에 관한 반도체 장치를 예시한 모식도이다. 도 3에 도시한 바와 같이, 반도체 장치(102)는, 인버터(111), 제1 배선층(121)에 속하는 배선(121a 및 121b)을 구비하고 있다. 배선(121a)은 신호 입력 단자이며, 콘택트(116a)를 통해 인버터(111)를 구성하는 트랜지스터에 접속되어 있다. 또한, 배선(121b)은, 신호 출력 단자이며, 콘택트(116a)를 통해 인버터(111)를 구성하는 트랜지스터에 접속되어 있다. 도 3에 도시한 바와 같이, 인버터(111)끼리를 접속하는 경우에는, 제2 배선층(122)에 속하는 배선(122c), 및, 비아(123a 및 123b)를 사용하여 접속한다.
비교예 2에 관한 반도체 장치(102)는, 입출력 단자가 제1 배선층(121)에 형성되어 있다. 따라서, 반도체 장치(102)의 설계 과정에 있어서, 논리 변경 또는 논리 수정을 위해, 인버터(111)의 접속의 전환을 행할 필요가 발생한 경우에는, 비아(123a 및 123b)를 추가 변경한다. 또한, 예를 들어 접속의 전환을 행할 때에, 제1 배선층(121) 상에 형성된 다른 제2 배선층(122)을 피할 필요가 발생한 경우에는, 비아(123a 및 123b), 및, 제1 배선층(121)의 배선 패턴을 변경한다. 이에 의해, 논리 변경 또는 논리 수정할 수 있다. 이 경우에는, 설계 룰이 작아, 비교적 고가인 제1 배선층(121), 또는, 비아(123a 및 123b)의 마스크 패턴을 변경할 필요가 있어, 제조 비용을 증대시키게 된다.
이와 같이, 비교예 1의 반도체 장치(101)는, 비교예 2의 반도체 장치(102)에 비해, 입출력 단자를 제2 배선층(122)으로 들어올림으로써, 변경이 필요한 마스크 패턴을 저감할 수 있다. 그러나, 인버터(111)를 다른 기능 셀로 변경하는 경우에는, 비교예 1 및 비교예 2의 어느 경우에도, 인버터(111)를 포함하는 셀 자체를 다시 제작할 필요가 있다. 설령, 변경에 대비하여 미리 복수종의 기능 셀을 제작해 두는 경우에는, 준비하는 셀수가 증대되어, 반도체 장치에 차지하는 면적을 증대시킨다.
또한, 비교예 1 및 비교예 2의 어느 경우에도, 인버터(111) 등의 기능 셀에 제1 전원 VDD 및 제2 전원 VSS가 접속되어 있다. 따라서, 기능 셀을 관통하는 관통 전류에 의해, 누설이 발생할 우려가 있다.
도 4는 비교예 3에 관한 반도체 장치를 예시한 평면도이다. 도 4에 도시한 바와 같이, 비교예 3에 관한 반도체 장치(103)는, 복수의 트랜지스터(117)가 형성된 게이트 어레이 방식으로 되어 있다. 각 트랜지스터(117)는, 반도체 기판(110) 상에 형성된 게이트 전극(115)과, 게이트 전극(115)의 양측의 반도체 기판(110)에 형성된 확산층(118)을 구비하고 있다. 트랜지스터(117)를 다른 구성 요소와 접속하는 경우에는, 콘택트(116a 및 116b), 및, 제1 배선층(121)에 속하는 배선(121a 및 121b)을 통해 접속된다.
반도체 장치(103)에 있어서, 기능 셀을 변경할 필요가 발생하여, 트랜지스터(117)의 접속의 전환을 행하는 경우에는, 콘택트(116a 및 116b), 및, 제1 배선층(121)의 패턴을 변경한다.
도 5는 비교예 4에 관한 반도체 장치를 예시한 평면도이다. 도 5에 도시한 바와 같이, 비교예 4에 관한 반도체 장치(104)는, 복수의 트랜지스터(117)가 형성된 게이트 어레이 방식으로 되어 있다. 각 트랜지스터(117)는 반도체 기판(110) 상에 형성된 게이트 전극(115)과, 게이트 전극(115)의 양측의 반도체 기판(110)에 형성된 확산층(118), 및, 콘택트(116a 및 116b)를 구비하고 있다. 트랜지스터(117)를 다른 구성 요소와 접속하는 경우에는, 제1 배선층(121)에 속하는 배선(121a 및 121b)을 통해 접속된다.
반도체 장치(104)에 있어서, 기능 셀을 변경할 필요가 발생하여, 트랜지스터(117)의 접속의 전환을 행하는 경우에는, 제1 배선층(121)의 패턴을 변경한다.
비교예 3 및 4의 반도체 장치(103 및 104)에서는, 기능 셀의 설계 과정에 있어서, 트랜지스터(117)에 제1 전원 VDD 및 제2 전원 VSS가 접속되어 있지 않아도 된다. 이 경우에는, 기능 셀을 관통하는 관통 전류에 의한 누설의 발생을 억제할 수 있다.
또한, 비교예 3 및 4의 반도체 장치(103 및 104)는, 인버터(111)를 다른 기능 셀로 변경하는 경우에는, 트랜지스터(117)의 접속을 전환함으로써 행해진다. 따라서, 트랜지스터(117) 자체를 다시 제작하는 일은 없다. 또한, 변경에 대비하여 미리 복수종의 기능 셀을 제작해 둘 필요가 없다.
그러나, 트랜지스터(117)를 접속하는 콘택트(116a 및 116b), 또는, 제1 배선층(121)의 패턴 변경을 행할 필요가 있다. 따라서, 제1 배선층(121)의 마스크 패턴을 변경하는 경우가 있어, 제조 비용을 증대시키게 된다.
도 6은 셀의 기능을 변경하기 위한 배선층에 있어서의 문제점을 예시한 도면이다. 도 6에 도시한 바와 같이, 비교예 1에서는(반도체 장치(101)), 기능 셀 변경의 경우에, 제2 배선층(122)으로부터의 변경으로 되어, 마스크수는 저감할 수 있다. 그러나, 기능 셀 변경에 의해 필요로 되는 만큼 셀수를 준비해야만 하여, 면적은 증가된다. 또한, 전원에 접속되어 있기 때문에, 누설 전류 발생의 우려가 있다.
비교예 2에서는(반도체 장치(102)), 기능 셀 변경의 경우에, 제1 배선층(121) 또는 비아(123a 및 123b)로부터의 변경으로 되어, 마스크수는 증가된다. 기능 셀 변경에 의해, 필요로 되는 만큼 셀수를 준비해야만 하여, 면적은 증가된다. 또한, 전원에 접속되어 있기 때문에, 누설 전류 발생의 우려가 있다.
비교예 3에서는(반도체 장치(103)), 기능 셀 변경의 경우에, 콘택트(116)로부터의 변경으로 되어, 마스크수는 증가된다. 한편, 기능 셀 변경에 의해서도, 트랜지스터(117)의 접속을 변경하는 것만으로 되므로, 최소한의 셀수의 준비로 되어, 면적을 저감시킨다. 또한, 전원에 접속해 둘 필요가 없으므로, 누설 전류의 발생을 억제한다.
비교예 4에서는(반도체 장치(104)), 기능 셀 변경의 경우에, 제1 배선층(121)으로부터의 변경으로 되어, 마스크수는 증가된다. 한편, 기능 셀 변경에 의해서도, 트랜지스터(117)의 접속을 변경하는 것만으로 되므로, 최소한의 셀수의 준비로 되어, 면적을 저감시킨다. 또한, 전원에 접속해 둘 필요가 없으므로, 누설 전류의 발생을 억제한다.
(실시 형태 1)
다음으로, 실시 형태 1을 설명한다. 도 7은 실시 형태 1에 관한 반도체 장치를 예시한 평면도이다. 도 8은 실시 형태 1에 관한 반도체 장치의 기본 셀(1a)을 예시한 평면도이다. 도 9는 실시 형태 1에 관한 반도체 장치의 기본 셀(1a)에 있어서의 기저부를 예시한 평면도이며, 기본 셀(1a)의 제2 배선층을 제외한 도면을 도시한다. 도 10은 실시 형태 1에 관한 반도체 장치의 기본 셀(1a)에 있어서의 반도체 기판을 예시한 단면 모식도이다.
도 7 내지 도 10에 도시한 바와 같이, 반도체 장치(1)는, 주면(31)을 갖는 반도체 기판(30)과, 반도체 기판(30)의 주면(31)측에 적층되며, 복수의 배선을 포함하도록 패터닝된 제1 배선층(10)과, 주면(31)측에 제1 배선층(10)을 개재하여 적층되며, 복수의 배선을 포함하도록 패터닝된 제2 배선층(20)을 구비하고 있다.
여기서, 설명의 편의를 위해 XYZ 직교 좌표축계를 도입한다. 주면(31)에 평행한 면내에 있어서 직교하는 일방향 및 타방향을 X축 방향 및 Y축 방향이라 한다. 주면(31)에 직교하는 방향을 Z축 방향이라 한다. +Z축 방향을 상방, -Z축 방향을 하방이라 하는 경우도 있다. 또한, XYZ축 방향 및 상방 및 하방은, 반도체 장치(1)의 설명을 위한 편의상의 것이며, 반도체 장치(1)를 사용할 때의 방향을 나타낸 것은 아니다.
도 7에 도시한 바와 같이, 반도체 기판(30)의 주면(31)측에는, 제1 배선층(10)에 속하는 배선 및 제2 배선층(20)에 속하는 배선을 포함하는 복수의 셀이 형성되어 있다. 복수의 셀은, 기본 셀(1a)을 포함해도 된다. 또한, 복수의 셀은, 기본 셀(1a)의 제2 배선층(20)의 패턴이 변경된 인버터 셀(1b)(INV 셀(1b)이라고도 함), INVx2 셀(1c), 버퍼 셀(1d)(BUF 셀(1d)이라고도 함), 2NAND 셀(1e), 2NOR 셀(1f) 중 적어도 어느 것을 포함해도 된다.
먼저, 기본 셀(1a)의 구성을 설명한다. 기본 셀은, 반도체 기판(30)의 주면(31)측에 형성되며 소정의 패턴을 갖는 제1 배선층(10)과, 제1 배선층 상에 형성되며 소정의 패턴을 갖는 제2 배선층(20)을 포함하고 있다. 기본 셀(1a)은, 소정의 구성 단위를 갖는 셀이며, 제2 배선층(20)의 패턴을 변경함으로써, INV 셀(1b) 등의 기능 셀로 변경할 수 있는 셀을 말한다. 예를 들어, 실시 형태 1의 기본 셀(1a)은 4개의 트랜지스터를 갖는 셀이며, 제2 배선층(20)의 배선 패턴을 변경함으로써, INV 셀, INVx2 셀, BUF 셀, 2NAND 셀, 2NOR 셀 등 중 어느 기능 셀로 변경할 수 있다.
(기본 셀 : 기저부)
도 8 및 도 9에 도시한 바와 같이, 기본 셀(1a)을 상방(+Z축 방향측)으로부터 보면, 기본 셀(1a)은 제1 레이아웃(91) 및 제2 레이아웃(92)을 갖고 있다. 제1 레이아웃(91)과 제2 레이아웃(92)은 X축 방향으로 나란히 배치되어 있다. 제2 레이아웃(92)은 제1 레이아웃(91)의 +X축 방향측으로 배치되어 있다. 기본 셀(1a)은 반도체 기판(30) 및 제1 배선층(10)을 포함하는 기저부(도 9의 구성)와, 기저부 상에 형성된 제2 배선층(20)을 갖는 구성으로 되어 있다.
제1 레이아웃(91)은, 제1 트랜지스터 PMOS1과, 제1 트랜지스터 PMOS1과 도전형이 상이한 제2 트랜지스터 NMOS1을 포함하고 있다. 제1 트랜지스터 PMOS1은, 예를 들어 P형 MOS 트랜지스터이다. 제2 트랜지스터 NMOS1은, N형 MOS 트랜지스터이다. 제1 레이아웃(91)에 있어서, 제1 트랜지스터 PMOS1과 제2 트랜지스터 NMOS1은, Y축 방향으로 나란히 배치되어 있다. 제1 트랜지스터 PMOS1은, 제2 트랜지스터 NMOS1의 +Y축 방향측으로 배치되어 있다.
구체적으로는, 제1 레이아웃(91)은, Y축 방향에 있어서, +Y축 방향측의 부분 및 -Y축 방향측의 부분으로 구분되어 있다. P형의 반도체 기판(30)에 있어서의 +Y축 방향측의 부분에는, N형 웰(32)이 형성되어 있다.
게이트 전극(33)은, N형 웰(32) 상 및 P형의 반도체 기판(30) 상에 있어서, Y축 방향으로 연장되도록 형성되어 있다. 또한, 복수의 더미 전극(34)은, N형 웰(32) 상 및 P형의 반도체 기판(30) 상에 있어서, Y축 방향으로 연장되도록 형성되어 있다. 게이트 전극(33) 및 더미 전극(34)은, X축 방향으로 간격을 두고 나란히 형성되어 있다. 게이트 전극(33) 및 더미 전극(34)과, N형 웰(32) 및 P형 반도체 기판(30) 사이에는, 절연막(35)이 형성되어 있다.
P형의 확산층(36p)은, 게이트 전극(33)의 양측에 있어서의 N형 웰(32)에 형성되어 있다. 게이트 전극(33)으로 덮인 N형 웰(32)은, P형의 확산층(36p) 사이에 끼워져 있다. 게이트 전극(33)으로 덮인 N형 웰(32)은 P형의 채널층으로서 기능한다. 따라서, 제1 레이아웃(91)의 +Y축 방향측으로는 제1 트랜지스터 PMOS1이 형성된다. 게이트 전극(33)의 양측의 P형 확산층(36p) 중 한쪽, 예를 들어 -X축 방향측은 드레인 D이며, 다른 쪽, 예를 들어 +X축 방향측은 소스 S이다.
N형의 확산층(36n)은, 게이트 전극(33)의 양측에 있어서의 P형 반도체 기판(30)에 형성되어 있다. 따라서, 게이트 전극(33)으로 덮인 P형 반도체 기판(30)은 N형의 확산층(36n) 사이에 끼워져 있다. 게이트 전극(33)으로 덮인 P형 반도체 기판(30)은 N형의 채널층으로서 기능한다. 따라서, 제1 레이아웃(91)의 -Y축 방향측으로는 제2 트랜지스터 NMOS1이 형성된다. 게이트 전극(33)의 양측의 N형 확산층(36n) 중 한쪽, 예를 들어 -X축 방향측은 드레인 D이며, 다른 쪽, 예를 들어 +X축 방향측은 소스 S이다.
제1 트랜지스터 PMOS1의 소스 S에는 콘택트를 통해 배선(11s)이 접속되어 있다. 배선(11s)(제1 배선)은, 제1 트랜지스터 PMOS1의 소스 S를 제1 전원 VDD에 접속한다. 제1 트랜지스터 PMOS1의 드레인 D에는 콘택트를 통해 배선(11d)(제2 배선)이 접속되어 있다. 또한, 제1 전원 VDD에는, 제1 배선으로서, 배선(11d)이 접속되어도 된다. 즉, 제1 배선은, 제1 트랜지스터 PMOS1의 어느 확산층을 제1 전원 VDD에 접속한다. 배선(11s) 및 배선(11d)은, 예를 들어 Y축 방향으로 연장되어 있다.
제2 트랜지스터 NMOS1의 소스 S에는 콘택트를 통해 배선(12s)이 접속되어 있다. 배선(12s)(제3 배선)은, 제2 트랜지스터 NMOS1의 소스 S를 제2 전원 VSS에 접속한다. 제2 트랜지스터 NMOS1의 드레인 D에는 콘택트를 통해 배선(12d)(제4 배선)이 접속되어 있다. 또한, 제2 전원 VSS에는, 제3 배선으로서, 배선(12d)이 접속되어도 된다. 즉, 제3 배선은, 제2 트랜지스터 PMOS1의 어느 확산층을 제2 전원 VSS에 접속한다. 배선(12s) 및 배선(12d)은, 예를 들어 Y축 방향으로 연장되어 있다.
N형 웰(32)의 -Y축 방향측의 변부에 있어서, 배선(15)(제5 배선)은, 콘택트를 통해 제1 트랜지스터 PMOS1 및 제2 트랜지스터 NMOS1에 공통의 게이트 전극(33)에 접속되어 있다. 따라서, 배선(15)은 Y축 방향에 있어서의 제1 트랜지스터 PMOS1 및 제2 트랜지스터 NMOS1 사이에 배치되어 있다. 배선(15)은, 예를 들어 X축 방향으로 연장되어 있다.
이와 같이, 제1 레이아웃(91)은 배선(11d), 배선(11s), 배선(12d), 배선(12s) 및 배선(15)을 포함하고 있다. 배선(11d), 배선(11s), 배선(12d), 배선(12s) 및 배선(15)은 제1 배선층(10)에 속하고, 제1 배선층(10)의 패터닝에 의해 형성된다.
제2 레이아웃(92)은 제3 트랜지스터 PMOS2와, 제3 트랜지스터 PMOS2와 도전형이 상이한 제4 트랜지스터 NMOS2를 포함하고 있다. 제3 트랜지스터 PMOS2는, 예를 들어 P형 MOS 트랜지스터이다. 제4 트랜지스터 NMOS2는, N형 MOS 트랜지스터이다. 제2 레이아웃(92)에 있어서, 제3 트랜지스터 PMOS2와 제4 트랜지스터 NMOS2는, Y축 방향으로 나란히 배치되어 있다. 제3 트랜지스터 PMOS2는, 제4 트랜지스터 NMOS2의 +Y축 방향측으로 배치되어 있다.
구체적으로는, 제2 레이아웃(92)은, Y축 방향에 있어서, +Y축 방향측의 부분 및 -Y축 방향측의 부분으로 구분되어 있다. P형의 반도체 기판(30)에 있어서의 +Y축 방향측의 부분에는, N형 웰(32)이 형성되어 있다.
게이트 전극(33)은, N형 웰(32) 상 및 P형의 반도체 기판(30) 상에 있어서, Y축 방향으로 연장되도록 형성되어 있다. 또한, 복수의 더미 전극(34)은, N형 웰(32) 상 및 P형의 반도체 기판(30) 상에 있어서, Y축 방향으로 연장되도록 형성되어 있다. 게이트 전극(33) 및 더미 전극(34)은, X축 방향으로 간격을 두고 나란히 형성되어 있다. 게이트 전극(33) 및 더미 전극(34)과, N형 웰(32) 및 P형 반도체 기판(30) 사이에는 절연막(35)이 형성되어 있다.
P형의 확산층(36p)은, 게이트 전극(33)의 양측에 있어서의 N형 웰(32)에 형성되어 있다. 게이트 전극(33)으로 덮인 N형 웰(32)은, P형의 확산층(36p) 사이에 끼워져 있다. 게이트 전극(33)으로 덮인 N형 웰(32)은 P형의 채널층으로서 기능한다. 따라서, 제2 레이아웃(92)의 +Y축 방향측으로는 제3 트랜지스터 PMOS2가 형성된다. 게이트 전극(33)의 양측의 P형 확산층(36p) 중 한쪽, 예를 들어 +X축 방향측은 드레인 D이며, 다른 쪽, 예를 들어 -X축 방향측은 소스 S이다.
N형의 확산층(36n)은, 게이트 전극(33)의 양측에 있어서의 P형 반도체 기판(30)에 형성되어 있다. 따라서, 게이트 전극(33)으로 덮인 P형 반도체 기판(30)은, N형의 확산층(36n) 사이에 끼워져 있다. 게이트 전극(33)으로 덮인 P형 반도체 기판(30)은 N형의 채널층으로서 기능한다. 따라서, 제2 레이아웃(92)의 -Y축 방향측으로는 제4 트랜지스터 NMOS2가 형성된다. 게이트 전극(33)의 양측의 N형 확산층(36n) 중 한쪽, 예를 들어 +X축 방향측은 드레인 D이며, 다른 쪽, 예를 들어 -X축 방향측은 소스 S이다.
제3 트랜지스터 PMOS2의 소스 S에는 콘택트를 통해 배선(13s)(제6 배선)이 접속되어 있다. 제3 트랜지스터 PMOS2의 드레인 D에는 콘택트를 통해 배선(13d)(제7 배선)이 접속되어 있다. 배선(13d) 및 배선(13s)은, 예를 들어 X축 방향으로 연장되어 있다.
제4 트랜지스터 NMOS2의 소스 S에는 콘택트를 통해 배선(14s)(제8 배선)이 접속되어 있다. 제4 트랜지스터의 드레인 D에는 콘택트를 통해 배선(14d)(제9 배선)이 접속되어 있다. 배선(14d) 및 배선(14s)은, 예를 들어 X축 방향으로 연장되어 있다.
N형 웰(32)의 -Y축 방향측의 변부에 있어서, 배선(16)(제10 배선)은, 콘택트를 통해 제3 트랜지스터 PMOS2 및 제4 트랜지스터 NMOS2에 공통의 게이트 전극(33)에 접속되어 있다. 따라서, 배선(16)은 Y축 방향에 있어서의 제3 트랜지스터 PMOS2 및 제4 트랜지스터 NMOS2 사이에 배치되어 있다. 배선(16)은, 예를 들어 X축 방향으로 연장되어 있다.
이와 같이, 제2 레이아웃(92)은 배선(13d), 배선(13s), 배선(14d), 배선(14s) 및 배선(16)을 포함하고 있다. 배선(13d) 및 배선(13s) 중 적어도 어느 것은, 제3 트랜지스터의 어느 확산층에 접속되어 있다. 배선(14d) 및 배선(14s) 중 적어도 어느 것은, 제4 트랜지스터 NMOS2의 어느 확산층에 접속되어 있다. 배선(13d), 배선(13s), 배선(14d), 배선(14s) 및 배선(16)은 제1 배선층(10)에 속하고, 제2 배선층(20)의 패터닝에 의해 형성된다. 제6 배선, 제7 배선, 제8 배선 및 제9 배선은, 전기적으로 플로팅되어 있다. 즉, 제6 배선, 제7 배선, 제8 배선 및 제9 배선은, 제1 전원 VDD 및 제2 전원 VSS에 접속되어 있지 않은 상태로 되어 있다.
(기본 셀 : 제2 배선층)
다음으로, 기본 셀(1a)에 있어서의 제2 배선층(20)을 설명한다. 도 8에 도시한 바와 같이, 기본 셀(1a)의 제1 레이아웃(91)은, 제2 배선층(20)에 속한 배선(21)과 배선(22)을 갖고 있다. 배선(21)은, 배선(11d) 및 배선(11s)을 통해, 제1 트랜지스터 PMOS1의 소스 S와 드레인 D를 접속한다. 배선(22)은, 배선(12d) 및 배선(12s)을 통해, 제2 트랜지스터 NMOS1의 소스 S와 드레인 D를 접속한다. 이와 같이, 기본 셀(1a)은, 제1 트랜지스터 PMOS1에 있어서의 한쪽의 확산층과, 다른 쪽의 확산층을 접속하는 배선(21)(제11 배선)과, 제2 트랜지스터 NMOS1에 있어서의 한쪽의 확산층과 다른 쪽의 확산층을 접속하는 배선(22)(제12 배선)을 갖고 있다.
또한, 배선(22)은, 배선(15)을 통해, 제1 트랜지스터 PMOS1 및 제2 트랜지스터 NMOS1의 게이트 전극(33)에도 접속한다.
구체적으로는, 배선(21)은 2개의 X축 방향으로 연장된 배선(21a 및 21b)과, 배선(21a 및 21b)을 연결하는 Y축 방향으로 연장된 배선(21c)을 포함하고 있다. 배선(21a)은 비아를 통해 제1 배선층(10)의 배선(11s)에 접속되어 있다. 배선(21b)은, 비아를 통해 제1 배선층(10)의 배선(11d)에 접속되어 있다. 이에 의해, 배선(21)은 제1 트랜지스터 PMOS1의 소스 S와 드레인 D를 접속한다.
배선(22)은 3개의 X축 방향으로 연장된 배선(22a, 22b 및 22c)과, 배선(22a 및 22b)을 연결하는 Y축 방향으로 연장된 배선(22d)과, 배선(22b 및 22c)을 연결하는 Y축 방향으로 연장된 배선(22e)을 포함하고 있다. 배선(22a)은 비아를 통해 제1 배선층(10)의 배선(12s)에 접속되어 있다. 배선(22b)은 비아를 통해 제1 배선층(10)의 배선(12d)에 접속되어 있다. 이에 의해, 배선(22)은 제2 트랜지스터 NMOS1의 소스 S와 드레인 D를 접속한다. 또한, 배선(22c)은 비아를 통해 제1 배선층(10)의 배선(15)에 접속되어 있다. 이에 의해, 배선(22)은, 제2 트랜지스터 NMOS1의 소스 S 및 드레인 D에, 제1 트랜지스터 PMOS1 및 제2 트랜지스터 NMOS1의 게이트 전극(33)을 접속시킨다.
제2 레이아웃(92)은 제2 배선층(20)에 속한 배선(23)과 배선(24)을 갖고 있다. 구체적으로는, 배선(23)은 2개의 X축 방향으로 연장된 배선(23a 및 23b)을 포함하고 있다. 배선(23a)은 비아를 통해 제1 배선층(10)의 배선(13s)에 접속되어 있다. 배선(23b)은 비아를 통해 제1 배선층(10)의 배선(13d)에 접속되어 있다.
배선(24)은 3개의 X축 방향으로 연장된 배선(24a, 24b 및 24c)을 포함하고 있다. 배선(24a)은 비아를 통해 제1 배선층(10)의 배선(14s)에 접속되어 있다. 배선(24b)은 비아를 통해 제1 배선층(10)의 배선(14d)에 접속되어 있다. 배선(24c)은 비아를 통해 제1 배선층(10)의 배선(16)에 접속되어 있다.
이와 같이, 기본 셀(1a)은 제6 배선에 접속한 제2 배선층(20)에 속하는 X축 방향으로 연장된 배선과, 제7 배선에 접속한 제2 배선층(20)에 속하는 X축 방향으로 연장된 배선과, 제8 배선에 접속한 제2 배선층(20)에 속하는 X축 방향으로 연장된 배선과, 제9 배선에 접속한 제2 배선층(20)에 속하는 X축 방향으로 연장된 배선과, 제10 배선에 접속한 제2 배선층(20)에 속하는 X축 방향으로 연장된 배선을 갖고 있다.
설계 단계에 있어서, 기본 셀(1a)의 제2 배선층(20)의 패턴을 변경함으로써, 기능 셀로 변경할 수 있다. 예를 들어, 기능 셀은, 제1 레이아웃(91) 및 제2 레이아웃(92)의 제2 배선층(20)에 속하는 배선을 접속함으로써 형성된다. 기능 셀은, 인버터, 버퍼, NAND, NOR 등의 논리를 구성하는 소정의 기능을 갖고 있다. 또한, 소정의 기능은, 상기의 논리를 구성하는 것에 한정되지 않는다.
(INVx1 셀)
다음으로, INVx1(인버터x1) 셀(1b)의 구성을 설명한다. 반도체 장치(1)의 주면(31)측에는, 제1 배선층(10)에 속하는 배선 및 제2 배선층(20)에 속하는 배선을 포함하는 복수의 셀이 형성되어 있다. 복수의 셀은, 기능 셀을 포함해도 되고, 예를 들어 INV 셀(1b)을 포함해도 된다.
도 11은 실시 형태 1에 관한 반도체 장치의 INV 셀(1b)을 예시한 평면도이다. 도 11에는, INV 셀(1b)에 대응하는 등가 회로도 도시되어 있다. 도 11에 도시한 바와 같이, INV 셀(1b)을 상방(+Z축 방향측)으로부터 보면, INV 셀(1b)도, 기본 셀(1a)과 마찬가지로, 제1 레이아웃(91) 및 제2 레이아웃(92)을 갖고 있다. 제1 레이아웃(91)과 제2 레이아웃(92)은 X축 방향으로 나란히 배치되어 있다. INV 셀(1b)은, 반도체 기판(30) 및 제1 배선층(10)을 포함하는 기저부(도 8의 구성)와, 기저부 상에 형성된 제2 배선층(20)을 갖는 구성으로 되어 있다. 여기서, INV 셀(1b)의 기저부의 구성은, 전술한 기본 셀(1a)의 기저부의 구성과 마찬가지이므로 설명을 생략한다.
INV 셀(1b)에 있어서의 제2 배선층(20)을 설명한다. 도 11에 도시한 바와 같이, INV 셀(1b)은 제2 배선층(20)에 속한 배선(25), 배선(26) 및 배선(27)을 갖고 있다. 배선(25)은, 배선(11d) 및 배선(11s)을 통해, 제1 트랜지스터 PMOS1의 소스 S와 드레인 D를 접속한다. 또한, 배선(25)은 배선(13s)을 통해, 제3 트랜지스터 PMOS2의 소스 S와 접속한다.
배선(26)은, 배선(12d) 및 배선(12s)을 통해, 제2 트랜지스터 NMOS1의 소스 S와 드레인 D를 접속한다. 또한, 배선(26)은 배선(15)을 통해 게이트 전극(33)에도 접속한다. 또한, 배선(26)은, 배선(14s)을 통해, 제4 트랜지스터 NMOS2의 소스 S에 접속한다. 배선(27)은 제3 트랜지스터 PMOS2의 드레인 D와 제4 트랜지스터 NMOS2의 드레인 D를 접속한다.
이와 같이, INV 셀(1b)은, 제1 트랜지스터 PMOS1의 한쪽의 확산층 및 다른 쪽의 확산층과, 제3 트랜지스터 PMOS2의 다른 쪽의 확산층을 접속하는 제2 배선층(20)에 속한 배선(25)과, 제2 트랜지스터 NMOS1에 있어서의 한쪽의 확산층 및 다른 쪽의 확산층과, 제4 트랜지스터 NMOS2의 다른 쪽의 확산층과, 제1 트랜지스터 PMOS1 및 제2 트랜지스터 NMOS1의 게이트 전극(33)을 접속하는 제2 배선층(20)에 속한 배선(26)과, 제3 트랜지스터 PMOS2의 한쪽의 확산층과 제4 트랜지스터 NMOS2의 한쪽의 확산층을 접속하는 제2 배선층(20)에 속한 배선(27)을 갖고 있다. 그리고, INV 셀(1b)은 인버터의 기능을 갖고 있다.
구체적으로는, 배선(25)은, 2개의 X축 방향으로 연장된 배선(25a 및 25b)과, 배선(25a 및 25b)을 연결하는 Y축 방향으로 연장된 배선(25c)을 포함하고 있다. 배선(25a)은 비아를 통해 제1 배선층(10)의 배선(11d) 및 배선(13s)에 접속되어 있다. 배선(25b)은 비아를 통해 제1 배선층(10)의 배선(11d)에 접속되어 있다. 이에 의해, 배선(25)은 제1 트랜지스터 PMOS1의 소스 S 및 드레인 D 및 제3 트랜지스터 PMOS2의 소스 S를 접속한다.
배선(26)은, 3개의 X축 방향으로 연장된 배선(26a, 26b 및 26c)과, 배선(26a 및 26b)을 연결하는 Y축 방향으로 연장된 배선(26d)과, 배선(26b 및 26c)을 연결하는 Y축 방향으로 연장된 배선(26e)을 포함하고 있다. 배선(26a)은 비아를 통해 제1 배선층(10)의 배선(12s) 및 배선(14s)에 접속되어 있다. 배선(26b)은 비아를 통해 제1 배선층(10)의 배선(12d)에 접속되어 있다. 배선(26c)은 비아를 통해 제1 배선층(10)의 배선(15)에 접속되어 있다. 이에 의해, 배선(26)은 제2 트랜지스터 NMOS1의 소스 S와 드레인 D를 접속한다. 또한, 배선(26)은 제2 트랜지스터 NMOS1의 소스 S와 드레인 D에, 제1 트랜지스터 PMOS1 및 제2 트랜지스터 NMOS1의 게이트 전극(33)을 접속시킨다.
배선(27)은, 3개의 X축 방향으로 연장된 배선(27a, 27b 및 27c), 및, 배선(27a) 및 배선(27b)을 연결하는 Y축 방향으로 연장된 배선(27d)을 포함하고 있다. 배선(27a)은 비아를 통해 제1 배선층(10)의 배선(14d)에 접속되어 있다. 배선(27b)은 비아를 통해 제1 배선층(10)의 배선(13d)에 접속되어 있다. 이에 의해, 배선(27)은 제3 트랜지스터 PMOS2의 드레인 D와 제4 트랜지스터 NMOS2의 드레인 D를 접속한다. 배선(27c)은 비아를 통해 배선(16)에 접속되어 있다.
배선(27c)은 INV 셀(1b)의 입력 단자 A로 되어 있다. 배선(27b)은 INV 셀(1b)의 출력 단자 YB로 되어 있다.
(INVx2 셀)
다음으로, INVx2(인버터x2) 셀(1c)의 구성을 설명한다. 반도체 장치(1)의 주면(31)측에는, 복수의 셀이 형성되어 있다. 복수의 셀은, INVx2 셀(1c)을 포함해도 된다. x2란 구동 능력이 2배인 인버터를 의미한다.
도 12는 실시 형태 1에 관한 반도체 장치의 INVx2 셀(1c)을 예시한 평면도이다. 도 12에는, INVx2 셀(1c)에 대응하는 등가 회로도 도시되어 있다. 도 12에 도시한 바와 같이, INVx2 셀(1c)을 상방(+Z축 방향측)으로부터 보면, INVx2 셀(1b)도, 기본 셀(1a)과 마찬가지로, 제1 레이아웃(91) 및 제2 레이아웃(92)을 갖고 있다. 또한, INVx2 셀(1c)은 기저부 상에 형성된 제2 배선층(20)을 갖는 구성으로 되어 있다. 여기서, INVx2 셀(1c)의 기저부의 구성은, 전술한 기본 셀(1a)의 기저부의 구성과 마찬가지이므로 설명을 생략한다.
INVx2 셀(1c)에 있어서의 제2 배선층(20)을 설명한다. 도 12에 도시한 바와 같이, INVx2 셀(1c)은 제2 배선층(20)에 속한 배선(28a), 배선(28b), 배선(28c) 및 배선(41)을 갖고 있다. 배선(28a)은 배선(11s) 및 배선(13s)을 통해, 제1 트랜지스터 PMOS1의 소스 S와 제3 트랜지스터 PMOS2의 소스 S를 접속한다. 배선(28b)은, 배선(12s) 및 배선(14s)을 통해, 제2 트랜지스터 NMOS1의 소스 S와 제4 트랜지스터 NMOS2의 소스를 접속한다. 배선(28c)은, 배선(15) 및 배선(16)을 통해, 제1 트랜지스터 PMOS1 및 제2 트랜지스터 NMOS1의 게이트 전극(33)과, 제3 트랜지스터 PMOS2 및 제4 트랜지스터 NMOS2의 게이트 전극(33)을 접속한다.
배선(41)은 X축 방향으로 연장된 배선(41a), X축 방향으로 연장된 배선(41b), 및, 배선(41a)과 배선(41b)을 접속하는 Y축 방향으로 연장된 배선(41c)을 갖고 있다. 배선(41a)은 배선(12d) 및 배선(14d)을 통해, 제2 트랜지스터 NMOS1의 드레인 D와, 제4 트랜지스터 NMOS2의 드레인 D를 접속한다. 배선(41b)은, 배선(11d) 및 배선(13d)을 통해, 제1 트랜지스터 PMOS1의 드레인 D와, 제3 트랜지스터 PMOS2의 드레인 D를 접속한다. 이에 의해, 배선(41)은 제1 내지 제4 트랜지스터의 드레인 D를 접속한다. 배선(28c)은 INVx2 셀(1c)의 입력 단자 A로 되어 있다. 배선(41b)은, INVx2 셀(1c)의 출력 단자 YB로 되어 있다.
이와 같이, INVx2 셀(1c)은, 제1 트랜지스터 PMOS1의 한쪽의 확산층과, 제2 트랜지스터 NMOS1의 한쪽의 확산층과, 제3 트랜지스터 PMOS2의 한쪽의 확산층과, 제4 트랜지스터 NMOS2의 한쪽의 확산층을 접속하는 제2 배선층(20)에 속한 배선(41)과, 제1 트랜지스터 PMOS1의 다른 쪽의 확산층과, 제3 트랜지스터 PMOS2의 다른 쪽의 확산층을 접속하는 제2 배선층(20)에 속한 배선(28a)과, 제2 트랜지스터 NMOS1의 다른 쪽의 확산층과, 제4 트랜지스터 NMOS2의 다른 쪽의 확산층을 접속하는 제2 배선층(20)에 속한 배선(28b)과, 제1 트랜지스터 PMOS1 및 제2 트랜지스터 NMOS1의 게이트 전극(33)과, 제3 트랜지스터 PMOS2 및 제4 트랜지스터 NMOS2의 게이트 전극(33)을 접속하는 제2 배선층(20)에 속한 배선(28c)을 갖고 있다. 그리고, INVx2 셀(1c)은 구동 능력이 2배인 인버터의 기능을 갖고 있다.
(BUF 셀)
다음으로, BUF(버퍼) 셀(1d)의 구성을 설명한다. 반도체 장치(1)의 주면(31)측에 형성된 복수의 셀은 버퍼 셀(1d)을 포함해도 된다.
도 13은 실시 형태 1에 관한 반도체 장치의 BUF 셀(1d)을 예시한 평면도이다. 도 13에는, BUF 셀(1d)에 대응하는 등가 회로도 도시되어 있다. 도 13에 도시한 바와 같이, BUF 셀(1d)을 상방(+Z축 방향측)으로부터 보면, BUF 셀(1d)도, 기본 셀(1a)과 마찬가지로, 제1 레이아웃(91) 및 제2 레이아웃(92)을 갖고 있다. 또한, BUF 셀(1d)은 기저부 상에 형성된 제2 배선층(20)을 갖는 구성으로 되어 있다. BUF 셀(1d)의 기저부의 구성은, 전술한 기본 셀(1a)의 기저부의 구성과 마찬가지이므로 설명을 생략한다.
BUF 셀(1d)에 있어서의 제2 배선층(20)을 설명한다. 도 13에 도시한 바와 같이, BUF 셀(1d)은 제2 배선층(20)에 속한 배선(29a), 배선(29b), 배선(29c), 배선(42) 및 배선(43)을 갖고 있다. 배선(29a)은, 배선(11s) 및 배선(13s)을 통해, 제1 트랜지스터 PMOS1의 소스 S와 제3 트랜지스터 PMOS2의 소스 S를 접속한다. 배선(29b)은, 배선(12s) 및 배선(14s)을 통해, 제2 트랜지스터 NMOS1의 소스 S와 제4 트랜지스터 NMOS2의 소스를 접속한다. 배선(29c)은 배선(15)을 통해 제1 트랜지스터 PMOS1 및 제2 트랜지스터 NMOS1의 게이트 전극(33)에 접속한다.
배선(42)은 X축 방향으로 연장된 배선(42a), X축 방향으로 연장된 배선(42b), 및, 배선(42a)과 배선(42b)을 접속하는 Y축 방향으로 연장된 배선(42c)을 갖고 있다. 배선(42a)은, 배선(14d)을 통해, 제4 트랜지스터 NMOS2의 드레인 D에 접속한다. 배선(42b)은, 배선(13d)을 통해, 제3 트랜지스터 PMOS2의 드레인 D에 접속한다. 이에 의해, 배선(42)은 제3 트랜지스터 PMOS2의 드레인 D와 제4 트랜지스터 NMOS2의 드레인 D를 접속한다.
배선(43)은, 3개의 X축 방향으로 연장된 배선(43a, 43b 및 43c)과, 배선(43a) 및 배선(43b)을 연결하는 Y축 방향으로 연장된 배선(43d)과, 배선(43b) 및 배선(43c)을 연결하는 Y축 방향으로 연장된 배선(43e)을 포함하고 있다. 배선(43a)은 배선(11d)을 통해 제1 트랜지스터 PMOS1의 드레인 D에 접속되어 있다. 배선(43b)은 배선(16)을 통해 제3 트랜지스터 PMOS2 및 제4 트랜지스터 NMOS2의 게이트 전극(33)에 접속되어 있다. 배선(43c)은 배선(12d)을 통해 제2 트랜지스터 NMOS1의 드레인 D에 접속되어 있다. 이에 의해, 배선(43)은 제1 트랜지스터 PMOS1의 드레인 D와, 제2 트랜지스터 NMOS1의 드레인과, 제3 및 제4 트랜지스터의 게이트 전극(33)을 접속한다. 배선(29c)은 BUF 셀(1d)의 입력 단자 A로 되어 있다. 배선(42b)은 BUF 셀(1d)의 출력 단자 YB로 되어 있다.
이와 같이, BUF 셀(1d)은, 제1 트랜지스터 PMOS1의 한쪽의 확산층과, 제2 트랜지스터 NMOS1의 한쪽의 확산층과, 제3 트랜지스터 PMOS2 및 제4 트랜지스터 NMOS2의 게이트 전극(33)을 접속하는 제2 배선층(20)에 속한 배선(43)과, 제1 트랜지스터 PMOS1의 다른 쪽의 확산층과, 제3 트랜지스터 PMOS2의 다른 쪽의 확산층을 접속하는 제2 배선층(20)에 속한 배선(29a)과, 제3 트랜지스터 PMOS2의 한쪽의 확산층과, 제4 트랜지스터 NMOS2의 한쪽의 확산층을 접속하는 제2 배선층(20)에 속한 배선(42)과, 제2 트랜지스터 NMOS1의 다른 쪽의 확산층과, 제4 트랜지스터 NMOS2의 다른 쪽의 확산층을 접속하는 제2 배선층(20)에 속한 배선(29b)을 갖고 있다. 그리고, BUF 셀(1d)은 버퍼의 기능을 갖고 있다.
(2NAND 셀)
다음으로, 2NAND 셀(1e)의 구성을 설명한다. 반도체 장치(1)의 주면(31)측에 형성된 복수의 셀은 2NAND 셀(1e)을 포함해도 된다.
도 14는 실시 형태 1에 관한 반도체 장치의 2NAND 셀(1e)을 예시한 평면도이다. 도 14에는 2NAND 셀(1e)에 대응하는 등가 회로도 도시되어 있다. 도 14에 도시한 바와 같이, 2NAND 셀(1e)을 상방(+Z축 방향측)으로부터 보면, 2NAND 셀(1e)도, 기본 셀(1a)과 마찬가지로, 제1 레이아웃(91) 및 제2 레이아웃(92)을 갖고 있다. 또한, 2NAND 셀(1e)은 기저부 상에 형성된 제2 배선층(20)을 갖는 구성으로 되어 있다. 2NAND 셀(1e)의 기저부의 구성은, 전술한 기본 셀(1a)의 기저부의 구성과 마찬가지이므로 설명을 생략한다.
2NAND 셀(1e)에 있어서의 제2 배선층(20)을 설명한다. 도 14에 도시한 바와 같이, 2NAND 셀(1e)은 제2 배선층(20)에 속한 배선(44a), 배선(44b), 배선(44c), 배선(45) 및 배선(46)을 갖고 있다. 배선(44a)은, 배선(11s) 및 배선(13s)을 통해, 제1 트랜지스터 PMOS1의 소스 S와 제3 트랜지스터 PMOS2의 소스 S를 접속한다. 배선(44b)은, 배선(12s)을 통해, 제2 트랜지스터 NMOS1의 소스 S에 접속한다. 배선(44c)은 배선(15)을 통해 제1 트랜지스터 PMOS1 및 제2 트랜지스터 NMOS1의 게이트 전극(33)에 접속한다.
배선(45)은, X축 방향으로 연장된 배선(45a), X축 방향으로 연장된 배선(45b), 및, 배선(45a)과 배선(45b)을 접속하는 Y축 방향으로 연장된 배선(45c)을 갖고 있다. 배선(45a)은 배선(12d)을 통해, 제2 트랜지스터 NMOS1의 드레인 D에 접속한다. 배선(45b)은 배선(14s)을 통해, 제4 트랜지스터 NMOS2의 소스 S에 접속한다. 이에 의해, 배선(45)은 제2 트랜지스터 NMOS1의 드레인 D와 제4 트랜지스터 NMOS2의 소스 S를 접속한다.
배선(46)은 3개의 X축 방향으로 연장된 배선(46a, 46b 및 46c)과, 배선(46a) 및 배선(46b)을 연결하는 Y축 방향으로 연장된 배선(46d)을 포함하고 있다. 배선(46b)은 배선(11d) 및 배선(13d)을 통해, 제1 트랜지스터 PMOS1의 드레인 D 및 제3 트랜지스터 PMOS2의 드레인 D에 접속되어 있다. 배선(46a)은 배선(14d)을 통해, 제4 트랜지스터 NMOS2의 드레인 D에 접속되어 있다. 배선(46d)은 배선(16)을 통해 제3 및 제4 트랜지스터의 게이트 전극(33)에 접속되어 있다. 배선(46c) 및 배선(44c)은 2NAND 셀(1e)의 입력 단자 A 및 입력 단자 B로 되어 있다. 배선(46b)은 2NAND 셀(1e)의 출력 단자 YB로 되어 있다.
이와 같이, 2NAND 셀(1e)은, 제1 트랜지스터 PMOS1의 한쪽의 확산층과, 제3 트랜지스터 PMOS2의 한쪽의 확산층과, 제4 트랜지스터 NMOS2의 한쪽의 확산층을 접속하는 제2 배선층에 속한 배선과, 제2 트랜지스터 NMOS1의 한쪽의 확산층과, 제4 트랜지스터 NMOS2의 다른 쪽의 확산층을 접속하는 제2 배선층에 속한 배선(45)과, 제1 트랜지스터 PMOS1의 다른 쪽의 확산층과, 제3 트랜지스터 PMOS2의 다른 쪽의 확산층을 접속하는 제2 배선층에 속한 배선(44a)을 갖고 있다. 그리고, 2NAND 셀(1e)은 NAND의 기능을 갖고 있다.
(2NOR 셀)
다음으로, 2NOR 셀(1f)의 구성을 설명한다. 반도체 장치(1)의 주면(31)측에 형성된 복수의 셀은, 2NOR 셀(1f)을 포함해도 된다.
도 15는 실시 형태 1에 관한 반도체 장치의 2NOR 셀(1f)을 예시한 평면도이다. 도 15에는, 2NOR 셀(1f)에 대응하는 등가 회로도 도시되어 있다. 도 15에 도시한 바와 같이, 2NOR 셀(1f)을 상방(+Z축 방향측)으로부터 보면, 2NOR 셀(1f)도, 기본 셀(1a)과 마찬가지로, 제1 레이아웃(91) 및 제2 레이아웃(92)을 갖고 있다. 또한, 2NOR 셀(1f)은 기저부 상에 형성된 제2 배선층(20)을 갖는 구성으로 되어 있다. 2NOR 셀(1f)의 기저부의 구성은, 전술한 기본 셀(1a)의 기저부의 구성과 마찬가지이므로, 설명을 생략한다.
2NOR 셀(1f)에 있어서의 제2 배선층(20)을 설명한다. 도 15에 도시한 바와 같이, 2NOR 셀(1f)은 제2 배선층(20)에 속한 배선(47a), 배선(47b), 배선(47c), 배선(48) 및 배선(49)을 갖고 있다. 배선(47a)은 배선(11s)을 통해, 제1 트랜지스터 PMOS1의 소스 S에 접속한다. 배선(47b)은 배선(12s) 및 배선(14s)을 통해, 제2 트랜지스터 NMOS1의 소스 S 및 제4 트랜지스터 NMOS2의 소스 S와 접속한다. 배선(47c)은 배선(15)을 통해 제1 및 제2 트랜지스터의 게이트 전극(33)에 접속한다.
배선(48)은, X축 방향으로 연장된 배선(48a), X축 방향으로 연장된 배선(48b), 및, 배선(48a)과 배선(48b)을 접속하는 Y축 방향으로 연장된 배선(48c)을 갖고 있다. 배선(48a)은 배선(11d)을 통해, 제1 트랜지스터 PMOS1의 드레인 D와 접속한다. 배선(48b)은 배선(13s)을 통해, 제3 트랜지스터 PMOS2의 소스 S와 접속한다. 이에 의해, 배선(48)은 제1 트랜지스터 PMOS1의 드레인 D와 제3 트랜지스터 PMOS2의 소스 S를 접속한다.
배선(49)은, 3개의 X축 방향으로 연장된 배선(49a, 49b 및 49c)과, 배선(49a) 및 배선(49b)을 연결하는 Y축 방향으로 연장된 배선(49d)을 포함하고 있다. 배선(49a)은 배선(12d) 및 배선(14d)을 통해 제2 트랜지스터 NMOS1의 드레인 D 및 제4 트랜지스터 NMOS2의 드레인 D에 접속되어 있다. 배선(46b)은 배선(13d)을 통해, 제3 트랜지스터 PMOS2의 드레인 D에 접속되어 있다. 배선(49d)은 배선(16)을 통해 제3 및 제4 트랜지스터의 게이트 전극(33)에 접속되어 있다. 배선(49c) 및 배선(47c)은 2NOR 셀(1f)의 입력 단자 A 및 입력 단자 B로 되어 있다. 배선(49b)은 2NOR 셀(1f)의 출력 단자 YB로 되어 있다.
이와 같이, 2NOR 셀(1f)은, 제1 트랜지스터 PMOS1의 한쪽의 확산층과, 제3 트랜지스터 PMOS2의 다른 쪽의 확산층을 접속하는 제2 배선층(20)에 속한 배선(48)과, 제3 트랜지스터 PMOS2의 한쪽의 확산층과, 제4 트랜지스터 NMOS2의 한쪽의 확산층과, 제2 트랜지스터 NMOS1의 한쪽의 확산층을 접속하는 제2 배선층(20)에 속한 배선과, 제2 트랜지스터 NMOS1의 다른 쪽의 확산층과, 제4 트랜지스터 NMOS2의 다른 쪽의 확산층을 접속하는 제2 배선층(20)에 속한 배선(47b)을 갖고 있다. 그리고, 2NOR 셀(1f)은 NOR의 기능을 갖고 있다.
이상 설명한 바와 같이, 반도체 장치(1)는 복수의 셀, 예를 들어 기본 셀(1a), INV 셀(1b), INVx2 셀(1c), BUF 셀(1d), 2NAND 셀(1e) 및 2NOR 셀(1f) 중 어느 셀을 갖고 있다. 경우에 따라서는, 이들 셀 중 적어도 2종류 이상의 셀을 갖고 있다. 예를 들어, 제1 셀과, 제1 셀과는 제2 배선층(20)의 패턴이 상이한 제2 셀을 갖고 있다. 제1 셀 및 제2 셀은 모두, 제1 레이아웃 및 제2 레이아웃을 갖고, 동일한 구성의 기저부를 갖고 있다.
또한, 반도체 장치(1)는 기본 셀(1a)을 사용하여 설계되어 있다. 반도체 장치(1)는 설계 단계에 있어서의 제2 배선층(20)의 패턴의 변경에 의해 기본 셀(1a)이 소정의 기능을 갖도록 변경된 기능 셀을 포함하고 있다.
다음으로, 실시 형태 1의 효과를 설명한다.
기본 셀(1a)은 제2 배선층(20)의 배선 패턴을 변경함으로써, 인버터, 버퍼, NAND 및 NOR 중 적어도 하나의 기능 셀로 변경 가능하다. 따라서, 설계 과정에서, 기본 셀(1a)을 배치하는 것만으로, 인버터, 버퍼, NAND, NOR 등의 기능을 실현할 수 있다.
도 16은 실시 형태 1에 관한 반도체 장치(1)의 기본 셀(1a)의 변경을 예시한 도면이다. 도 16에 도시한 바와 같이, 비교예에서는, 인버터, 버퍼, NAND, NOR 등의 기능 셀로의 변경을 예상하고, 미리, 인버터, 버퍼, NAND, NOR 등의 여분의 기능 셀을 제작하였다. 이에 반해, 실시 형태 1에서는, 기본 셀(1a)을 배치하는 것만으로, 인버터, 버퍼, NAND, NOR 등의 기능 셀로 변경할 수 있다. 따라서, 미리 변경을 예상하고, 인버터, 버퍼, NAND, NOR 등의 여분의 기능 셀의 제작을 억제할 수 있다. 따라서, 여분의 셀이 차지하는 주면(31) 상의 면적을 저감할 수 있다(도 6 참조).
또한, 설계 과정에서, 기본 셀(1a)의 기능을 변경할 필요가 발생한 경우라도, 제2 배선층(20)의 배선 패턴의 변경만으로 대응할 수 있다. 따라서, 제2 배선층(20) 이상의 배선층의 마스크 패턴 변경만이어도 된다. 비교적 고가인 제1 배선층(10) 및 비아의 마스크 패턴을 변경하는 것을 억제할 수 있다. 이에 의해, 제조 비용을 저감할 수 있다(도 6 참조).
또한, 제1 전원 VDD 및 제2 전원 VSS에 접속하는 제1 배선 및 제3 배선을, 제1 배선층(10)에 형성하고 있다. 따라서, 제1 전원 VDD 및 제2 전원 VSS에 접속시키는 배선을, 제2 배선층(20) 이상의 배선층에 형성하는 것을 억제할 수 있다. 따라서, 제2 배선층(20) 이상의 특정한 배선층의 혼잡을 완화할 수 있다. 예를 들어, 제2 배선층(20)에는, 특히 다수의 배선이 형성된다. 따라서, 그와 같은 다수의 배선이 형성되는 배선층에, 제1 전원 VDD 및 제2 전원 VSS에 접속되는 배선을 형성할 필요가 없으므로, 주면(31)의 면적에 여유를 갖게 할 수 있다.
제2 레이아웃(92)은 제1 전원 VDD 및 제2 전원 VSS에 접속되어 있지 않다. 제2 레이아웃(92)의 제1 배선층(10) 및 제2 배선층(20)은 전기적으로 플로팅되어 있다. 따라서, 관통 전류의 발생을 억제하여, 누설 전류를 억제할 수 있다(도 6 참조).
도 17은 반도체 장치의 입력 전압과 흐르는 전류의 관계를 예시한 그래프이며, 횡축은 흐르는 전류를 나타내고, 종축은 입력 전압을 나타낸다. 도 17에 도시한 바와 같이, CMOS 디바이스에, 하이와 로우의 중간 전압을 입력하면 관통 전류가 발생한다. COMS는, PMOS와 NMOS를 조합한 것이다. PMOS 및 NMOS는 모두 어떤 전압에서 완전히 OFF로 되는 것이 아니고, 중간 전위에서 양쪽이 ON 상태로 된다. 이 때문에, 전원으로부터 그라운드로 전류가 빠져나가 쇼트 상태로 된다. 이때의 전류를 관통 전류라 한다. 상승이나 하강이 느린 입력에서는, 중간 전위의 입력 시간이 길기 때문에, 관통 전류가 발생하여 오동작이 발생할 우려가 있다.
이에 반해, 본 실시 형태에서는, 제2 레이아웃(92)은 제1 전원 VDD 및 제2 전원 VSS에 접속되어 있지 않으므로, 관통 전류에 기인하는 누설 전류의 발생을 억제할 수 있다.
도 18은 실시 형태 1에 관한 반도체 장치(1)의 기본 셀(1a)의 제1 레이아웃(91) 및 제2 레이아웃(92)의 역치 전압을 예시한 도면이다. 도 18에 도시한 바와 같이, 기본 셀(1a)의 제1 레이아웃(91)의 제1 트랜지스터 PMOS1 및 제2 트랜지스터 NMOS1의 역치 전압은, 제2 레이아웃(92)의 제3 트랜지스터 PMOS2 및 제4 트랜지스터 NMOS2의 역치 전압보다도 높아도 된다. 제1 레이아웃(91)의 제1 트랜지스터 PMOS1 및 제2 트랜지스터 NMOS1은, 제1 전원 VDD 및 제2 전원 VSS에 접속되어 있다. 따라서, 관통 전류의 발생의 우려가 있으므로, 역치 전압이 높게 되어 있다.
한편, 제2 레이아웃(92)의 제3 트랜지스터 PMOS2 및 제4 트랜지스터 NMOS2는, 제1 전원 VDD 및 제2 전원 VSS에 접속되어 있지 않다. 따라서, 관통 전류의 발생을 억제할 수 있으므로, 역치 전압을 낮게 할 수 있다. 이에 의해, 제3 트랜지스터 PMOS2 및 제4 트랜지스터 NMOS2의 동작 속도를 빠르게 할 수 있다.
또한, 트랜지스터의 역치 전압을 컨트롤함으로써, 역치 전압이 높거나 혹은 낮은 셀이 제공되어 있는 경우에 있어서, 예를 들어 역치 전압이 높은 셀은 동작 속도가 느리지만 누설 전류는 적다. 한편, 역치 전압이 낮은 쪽의 셀은 동작 속도가 빠르지만 누설 전류는 많다. 따라서, 높은 역치 전압과 낮은 역치 전압의 기본 셀 및 기능 셀을, 반도체 장치(1)에 있어서의 동작 속도가 빠른 영역 및 느린 영역에 맞추어 배치할 수 있다. 또한, 제1 레이아웃(91) 및 제2 레이아웃마다 맞추어 배치할 수 있다. 이에 의해, 반도체 장치(1) 전체의 누설 전류를 억제하여, 동작 속도를 향상시킬 수 있다.
(실시 형태 2)
다음으로, 실시 형태 2를 설명한다. 도 19는 실시 형태 2에 관한 반도체 장치의 기본 셀(2a)을 예시한 평면도이다. 도 20은 실시 형태 2에 관한 반도체 장치의 기본 셀(2a)에 있어서의 기저부를 예시한 평면도이며, 기본 셀(2a)의 제2 배선층(20)을 제외한 도면을 도시한다.
도 19 및 도 20에 도시한 바와 같이, 반도체 장치(2)는 주면(31)을 갖는 반도체 기판(30)과, 반도체 기판(30)의 주면(31)측에 적층되며, 복수의 배선을 포함하도록 패터닝된 제1 배선층(10)과, 주면(31)측에 제1 배선층(10)을 개재하여 적층되며, 복수의 배선을 포함하도록 패터닝된 제2 배선층(20)을 구비하고 있다. 반도체 기판(30)의 주면(31)측에는, 제1 배선층(10)에 속하는 배선 및 제2 배선층(20)에 속하는 배선을 포함하는 복수의 셀이 형성되어 있다.
먼저, 실시 형태 2의 기본 셀(2a)의 구성을 설명한다. 기본 셀(2a)도, 실시 형태 1의 기본 셀(1a)과 마찬가지로, 반도체 기판(30)의 주면(31)측에 형성되며 소정의 패턴을 갖는 제1 배선층(10)과, 제1 배선층 상에 형성되며 소정의 패턴을 갖는 제2 배선층(20)을 포함하고 있다. 실시 형태 2의 기본 셀(2a)은 8개의 트랜지스터를 갖는 셀이며, 제2 배선층(20)의 배선 패턴을 변경함으로써, INVx2 셀, INVx4 셀, BUFx2 셀, 2NANDx2 셀, 2NORx2 셀 등 중 어느 기능 셀로 변경할 수 있다.
(기본 셀 : 기저부)
도 19 및 도 20에 도시한 바와 같이, 기본 셀(2a)을 상방(+Z축 방향측)으로부터 보면, 기본 셀(2a)은 제1 레이아웃(91) 및 제2 레이아웃(92)을 갖고 있다. 제1 레이아웃(91)과 제2 레이아웃(92)은 X축 방향으로 나란히 배치되어 있다. 제2 레이아웃(92)은 제1 레이아웃(91)의 +X축 방향측으로 배치되어 있다. 기본 셀(2a)은 반도체 기판(30) 및 제1 배선층(10)을 포함하는 기저부(도 20의 구성)와, 기저부 상에 형성된 제2 배선층(20)을 갖는 구성으로 되어 있다.
제1 레이아웃(91)은, 한쪽의 확산층을 공통으로 하는 2개의 제1 도전형의 제1 트랜지스터 PMOS1과, 한쪽의 확산층을 공통으로 하는 2개의 제2 도전형의 제2 트랜지스터 NMOS1을 포함하고 있다. 제1 트랜지스터 PMOS1은, 예를 들어 P형 MOS 트랜지스터이다. 각 제1 트랜지스터 PMOS1은, 드레인 D를 공통으로 하고 있다. 제2 트랜지스터 NMOS1은, 예를 들어 N형 MOS 트랜지스터이다. 각 제2 트랜지스터 NMOS1은, 드레인 D를 공통으로 하고 있다. 또한, 도 19 및 도 20에서는, 도면이 번잡해지지 않도록, 몇 가지의 구성에만 부호를 붙이고 있다.
제1 레이아웃(91)에 있어서, 드레인을 공통으로 한 2개의 제1 트랜지스터 PMOS1과, 드레인을 공통으로 한 2개의 제2 트랜지스터 NMOS1은, Y축 방향으로 나란히 배치되어 있다. 2개의 제1 트랜지스터 PMOS1은, 2개의 제2 트랜지스터 NMOS1의 +Y축 방향측으로 배치되어 있다.
구체적으로는, 제1 레이아웃(91)은, Y축 방향에 있어서, +Y축 방향측의 부분 및 -Y축 방향측의 부분으로 구분되어 있다. P형의 반도체 기판(30)에 있어서의 +Y축 방향측의 부분에는, N형 웰(32)이 형성되어 있다.
2개의 게이트 전극(33)은, N형 웰(32) 상 및 P형의 반도체 기판(30) 상에 있어서, Y축 방향으로 연장되며, X축 방향으로 간격을 두고 나란히 배치되어 있다. 또한, 복수의 더미 전극(34)은, N형 웰(32) 상 및 P형의 반도체 기판(30) 상에 있어서, Y축 방향으로 연장되도록 형성되어 있다. 게이트 전극(33) 및 더미 전극(34)은 X축 방향으로 간격을 두고 나란히 형성되어 있다. 게이트 전극(33) 및 더미 전극(34)과, N형 웰(32) 및 P형 반도체 기판(30) 사이에는 절연막(35)이 형성되어 있다(도 10 참조).
P형의 확산층(36p)은 게이트 전극(33)의 양측에 있어서의 N형 웰(32)에 형성되어 있다. 게이트 전극(33)으로 덮인 N형 웰(32)은, P형의 확산층(36p) 사이에 끼워져 있다. 게이트 전극(33)으로 덮인 N형 웰(32)은, P형의 채널층으로서 기능한다. 따라서, 제1 레이아웃(91)의 +Y축 방향측으로는 2개의 제1 트랜지스터 PMOS1이 형성된다. 2개의 게이트 전극(33) 사이에 끼워진 P형 확산층(36p)은 2개의 제1 트랜지스터 PMOS1에 공통되는 드레인 D이며, 게이트 전극(33)을 사이에 두고 드레인 D의 반대측의 P형 확산층(36p)은 각 제1 트랜지스터 PMOS1의 소스 S이다.
N형의 확산층(36n)은 게이트 전극(33)의 양측에 있어서의 P형 반도체 기판(30)에 형성되어 있다. 게이트 전극(33)으로 덮인 P형 반도체 기판(30)은 N형의 확산층(36n) 사이에 끼워져 있다. 게이트 전극(33)으로 덮인 P형 반도체 기판(30)은 N형의 채널층으로서 기능한다. 따라서, 제1 레이아웃(91)의 -Y축 방향측으로는 2개의 제2 트랜지스터 NMOS1이 형성된다. 2개의 게이트 전극(33) 사이에 끼워진 N형 확산층(36n)은 2개의 제2 트랜지스터 NMOS1에 공통되는 드레인 D이며, 게이트 전극(33)을 사이에 두고 드레인 D의 반대측의 N형 확산층(36n)은 각 제2 트랜지스터 NMOS1의 소스 S이다.
각 제1 트랜지스터 PMOS1의 각 소스 S에는 콘택트를 통해 배선(11s)이 접속되어 있다. 배선(11s)(제1 배선)은, 각 제1 트랜지스터 PMOS1의 각 다른 쪽의 확산층(예를 들어, 소스 S)을 제1 전원 VDD에 접속한다. 제1 트랜지스터 PMOS1의 드레인 D에는 콘택트를 통해 배선(11d)(제2 배선)이 접속되어 있다. 또한, 제1 전원 VDD에는, 제1 배선으로서, 배선(11d)이 접속되어도 된다. 배선(11s) 및 배선(11d)은, 예를 들어 Y축 방향으로 연장되어 있다.
각 제2 트랜지스터 NMOS1의 각 소스 S에는 콘택트를 통해 배선(12s)이 접속되어 있다. 배선(12s)(제3 배선)은 각 제2 트랜지스터 NMOS1의 각 다른 쪽의 확산층(예를 들어, 소스 S)을 제2 전원 VSS에 접속한다. 제2 트랜지스터 NMOS1의 드레인 D에는 콘택트를 통해 배선(12d)(제4 배선)이 접속되어 있다. 또한, 제2 전원 VSS에는, 제3 배선으로서, 배선(12d)이 접속되어도 된다. 배선(12s) 및 배선(12d)은, 예를 들어 Y축 방향으로 연장되어 있다.
N형 웰(32)의 -Y축 방향측의 변부에 있어서, 배선(15)(제5 배선)은 콘택트를 통해 2개의 제1 트랜지스터 PMOS1 및 2개의 제2 트랜지스터 NMOS1의 게이트 전극(33)에 접속되어 있다. 따라서, 배선(15)은 Y축 방향에 있어서의 제1 트랜지스터 PMOS1 및 제2 트랜지스터 NMOS1 사이에 배치되어 있다. 배선(15)은, 예를 들어 X축 방향으로 연장되어 있다.
이와 같이, 제1 레이아웃(91)은 배선(11d), 2개의 배선(11s), 배선(12d), 2개의 배선(12s) 및 배선(15)을 포함하고 있다. 배선(11d), 2개의 배선(11s), 배선(12d), 2개의 배선(12s) 및 배선(15)은 제1 배선층(10)에 속하고, 제1 배선층(10)의 패터닝에 의해 형성된다.
제2 레이아웃(92)은, 한쪽의 확산층을 공통으로 하는 2개의 제1 도전형의 제3 트랜지스터 PMOS2와, 한쪽의 확산층을 공통으로 하는 2개의 제2 도전형의 제4 트랜지스터 NMOS2를 포함하고 있다. 제3 트랜지스터 PMOS2는, 예를 들어 P형 MOS 트랜지스터이다. 각 제3 트랜지스터 PMOS2는, 드레인 D를 공통으로 하고 있다. 제4 트랜지스터 NMOS2는, 예를 들어 N형 MOS 트랜지스터이다. 각 제4 트랜지스터 NMOS1은, 드레인 D를 공통으로 하고 있다.
제2 레이아웃(92)에 있어서, 드레인을 공통으로 한 2개의 제3 트랜지스터 PMOS2와, 드레인을 공통으로 한 2개의 제4 트랜지스터 NMOS2는, Y축 방향으로 나란히 배치되어 있다. 2개의 제3 트랜지스터 PMOS2는, 2개의 제4 트랜지스터 NMOS2의 +Y축 방향측으로 배치되어 있다.
구체적으로는, 제2 레이아웃(92)은, Y축 방향에 있어서, +Y축 방향측의 부분 및 -Y축 방향측의 부분으로 구분되어 있다. P형의 반도체 기판(30)에 있어서의 +Y축 방향측의 부분에는 N형 웰(32)이 형성되어 있다.
2개의 게이트 전극(33)은, N형 웰(32) 상 및 P형의 반도체 기판(30) 상에 있어서, Y축 방향으로 연장되고, X축 방향으로 간격을 두고 나란히 배치되어 있다. 또한, 복수의 더미 전극(34)은, N형 웰(32) 상 및 P형의 반도체 기판(30) 상에 있어서, Y축 방향으로 연장되도록 형성되어 있다. 게이트 전극(33) 및 더미 전극(34)은 X축 방향으로 간격을 두고 나란히 형성되어 있다. 게이트 전극(33) 및 더미 전극(34)과, N형 웰(32) 및 P형 반도체 기판(30) 사이에는 절연막(35)이 형성되어 있다(도 10 참조).
P형의 확산층(36p)은 게이트 전극(33)의 양측에 있어서의 N형 웰(32)에 형성되어 있다. 게이트 전극(33)으로 덮인 N형 웰(32)은 P형의 확산층(36p) 사이에 끼워져 있다. 게이트 전극(33)으로 덮인 N형 웰(32)은 P형의 채널층으로서 기능한다. 따라서, 제2 레이아웃(92)의 +Y축 방향측으로는 2개의 제3 트랜지스터 PMOS2가 형성된다. 2개의 게이트 전극(33) 사이에 끼워진 P형 확산층(36p)은 2개의 제3 트랜지스터 PMOS2에 공통되는 드레인 D이며, 게이트 전극(33)을 사이에 두고 드레인 D의 반대측의 P형 확산층(36p)은 각 제3 트랜지스터 PMOS2의 소스 S이다.
N형의 확산층(36n)은 게이트 전극(33)의 양측에 있어서의 P형 반도체 기판(30)에 형성되어 있다. 따라서, 게이트 전극(33)으로 덮인 P형 반도체 기판(30)은 N형의 확산층(36n) 사이에 끼워져 있다. 게이트 전극(33)으로 덮인 P형 반도체 기판(30)은 N형의 채널층으로서 기능한다. 따라서, 제2 레이아웃(92)의 -Y축 방향측으로는 2개의 제4 트랜지스터 NMOS2가 형성된다. 2개의 게이트 전극(33) 사이에 끼워진 N형 확산층(36n)은 2개의 제4 트랜지스터 NMOS2에 공통되는 드레인 D이며, 게이트 전극(33)을 사이에 두고 드레인 D의 반대측의 N형 확산층(36n)은 각 제4 트랜지스터 NMOS2의 소스 S이다.
각 제3 트랜지스터 PMOS2의 각 소스 S를, 콘택트를 통해 배선(13s)(제6 배선)이 접속하고 있다. 따라서, 배선(13s)은 각 제3 트랜지스터 PMOS2의 각 다른 쪽의 확산층(예를 들어, 소스 S)을 서로 접속한다. 제3 트랜지스터 PMOS2의 드레인 D에는, 콘택트를 통해 배선(13d)(제7 배선)이 접속되어 있다. 배선(13d) 및 배선(13s)은, 예를 들어 X축 방향으로 연장되어 있다.
각 제4 트랜지스터 NMOS2의 각 소스 S를, 콘택트를 통해 배선(14s)(제8 배선)이 접속하고 있다. 따라서, 배선(14s)은 각 제4 트랜지스터 NMOS2의 각 다른 쪽의 확산층(예를 들어, 소스 S)을 서로 접속한다. 제4 트랜지스터 NMOS2의 드레인 D에는 콘택트를 통해 배선(14d)(제9 배선)이 접속되어 있다. 배선(14d) 및 배선(14s)은, 예를 들어 X축 방향으로 연장되어 있다.
N형 웰(32)의 -Y축 방향측의 변부에 있어서, 배선(16)(제10 배선)은 콘택트를 통해 2개의 제3 트랜지스터 PMOS2 및 2개의 제4 트랜지스터 NMOS2에 공통의 게이트 전극(33)에 접속되어 있다. 배선(16)은, 예를 들어 X축 방향으로 연장되어 있다.
이와 같이, 제2 레이아웃(92)은 배선(13d), 배선(13s), 배선(14d), 배선(14s) 및 배선(16)을 포함하고 있다. 배선(13d), 배선(13s), 배선(14d), 배선(14s) 및 배선(16)은 제1 배선층(10)에 속하고, 제1 배선층(10)의 패터닝에 의해 형성된다. 배선(13s)(제6 배선), 배선(13d)(제7 배선), 배선(14s)(제8 배선) 및 배선(14d)(제9 배선)은 전기적으로 플로팅되어 있다. 즉, 배선(13s)(제6 배선), 배선(13d)(제7 배선), 배선(14s)(제4 배선) 및 배선(14d)(제9 배선)은, 제1 전원 VDD 및 제2 전원 VSS에 접속되어 있지 않은 상태로 되어 있다.
(기본 셀 : 제2 배선층)
다음으로, 기본 셀(2a)에 있어서의 제2 배선층(20)을 설명한다. 도 19에 도시한 바와 같이, 기본 셀(2a)의 제1 레이아웃(91)은, 제2 배선층(20)에 속한 배선(21)과 배선(22)을 갖고 있다. 배선(21)은, 배선(11d) 및 배선(11s)을 통해, 제1 트랜지스터 PMOS1의 소스 S와 드레인 D를 접속한다. 배선(22)은, 배선(12d) 및 배선(12s)을 통해, 제2 트랜지스터 NMOS1의 소스 S와 드레인 D를 접속한다. 이와 같이, 제1 레이아웃(91)은 제1 트랜지스터 PMOS1에 있어서의 한쪽의 확산층과, 다른 쪽의 확산층을 접속하는 배선(21)과, 제2 트랜지스터 NMOS1에 있어서의 한쪽의 확산층과 다른 쪽의 확산층을 접속하는 배선(22)을 갖고 있다.
또한, 배선(22)은 배선(15)을 통해, 제1 트랜지스터 PMOS1 및 제2 트랜지스터 NMOS1의 게이트 전극(33)에도 접속한다.
구체적으로는, 배선(21)은 2개의 X축 방향으로 연장된 배선(21a 및 21b)과, 배선(21a 및 21b)을 연결하는 Y축 방향으로 연장된 배선(21c)을 포함하고 있다. 배선(21a)은 비아를 통해 제1 배선층(10)의 배선(11s)에 접속되어 있다. 배선(21b)은, 비아를 통해 제1 배선층(10)의 배선(11d)에 접속되어 있다. 이에 의해, 배선(21)은 제1 트랜지스터 PMOS1의 소스 S와 드레인 D를 접속한다.
배선(22)은 3개의 X축 방향으로 연장된 배선(22a, 22b 및 22c)과, 배선(22a 및 22b)을 연결하는 Y축 방향으로 연장된 배선(22d)과, 배선(22b 및 22c)을 연결하는 Y축 방향으로 연장된 배선(22e)을 포함하고 있다. 배선(22a)은 비아를 통해 제1 배선층(10)의 배선(12s)에 접속되어 있다. 배선(22b)은 비아를 통해 제1 배선층(10)의 배선(12d)에 접속되어 있다. 이에 의해, 배선(22)은 제2 트랜지스터 NMOS1의 소스 S와 드레인 D를 접속한다. 또한, 배선(22c)은 비아를 통해 제1 배선층(10)의 배선(15)에 접속되어 있다. 이에 의해, 배선(22)은 제2 트랜지스터 NMOS1의 소스 S와 드레인 D에, 제1 트랜지스터 PMOS1 및 제2 트랜지스터 NMOS1의 게이트 전극(33)을 접속시킨다.
제2 레이아웃(92)은, 제2 배선층(20)에 속한 배선(23)과 배선(24)을 갖고 있다. 구체적으로는, 배선(23)은 2개의 X축 방향으로 연장된 배선(23a 및 23b)을 포함하고 있다. 배선(23a)은 비아를 통해 제1 배선층(10)의 배선(13s)에 접속되어 있다. 배선(23b)은 비아를 통해 제1 배선층(10)의 배선(13d)에 접속되어 있다.
배선(24)은 3개의 X축 방향으로 연장된 배선(24a, 24b 및 24c)을 포함하고 있다. 배선(24a)은 비아를 통해 제1 배선층(10)의 배선(14s)에 접속되어 있다. 배선(24b)은 비아를 통해 제1 배선층(10)의 배선(14d)에 접속되어 있다. 배선(24c)은 비아를 통해 제1 배선층(10)의 배선(16)에 접속되어 있다.
이와 같이, 기본 셀(2a)은 제6 배선에 접속한 제2 배선층(20)에 속하는 X축 방향으로 연장된 배선과, 제7 배선에 접속한 제2 배선층(20)에 속하는 X축 방향으로 연장된 배선과, 제8 배선에 접속한 제2 배선층(20)에 속하는 X축 방향으로 연장된 배선과, 제9 배선에 접속한 제2 배선층(20)에 속하는 X축 방향으로 연장된 배선과, 제10 배선에 접속한 제2 배선층(20)에 속하는 X축 방향으로 연장된 배선을 갖고 있다. 설계 단계에 있어서, 기본 셀(2a)의 제2 배선층(20)의 패턴을 변경함으로써, 기능 셀로 변경할 수 있다.
(INVx2 셀)
다음으로, INVx2(인버터x2) 셀(2b)의 구성을 설명한다. 반도체 장치(2)의 주면(31)측에는, 제1 배선층(10)에 속하는 배선 및 제2 배선층(20)에 속하는 배선을 포함하는 복수의 셀이 형성되어 있다. 복수의 셀은, 기능 셀을 포함해도 되고, 예를 들어 INVx2 셀(2b)을 포함해도 된다.
도 21은 실시 형태 2에 관한 반도체 장치의 INVx2 셀(2b)을 예시한 평면도이다. 도 21에는, INVx2 셀(2b)에 대응하는 등가 회로도 도시되어 있다. 도 21에 도시한 바와 같이, INVx2 셀(2b)을 상방(+Z축 방향측)으로부터 보면, INVx2 셀(2b)도, 기본 셀(2a)과 마찬가지로, 제1 레이아웃(91) 및 제2 레이아웃(92)을 갖고 있다. 제1 레이아웃(91)과 제2 레이아웃(92)은 X축 방향으로 나란히 배치되어 있다. INVx2 셀(2b)은 반도체 기판(30) 및 제1 배선층(10)을 포함하는 기저부(도 20의 구성)와, 기저부 상에 형성된 제2 배선층(20)을 갖는 구성으로 되어 있다. 여기서, INVx2 셀(2b)의 기저부의 구성은, 전술한 기본 셀(2a)의 기저부의 구성과 마찬가지이므로, 설명을 생략한다.
INVx2 셀(2b)에 있어서의 제2 배선층(20)을 설명한다. 도 21에 도시한 바와 같이, INVx2 셀(2b)은 제2 배선층(20)에 속한 배선(25), 배선(26) 및 배선(27)을 갖고 있다. 배선(25)은 배선(11d) 및 배선(11s)을 통해, 제1 트랜지스터 PMOS1의 소스 S와 드레인 D를 접속한다. 또한, 배선(25)은 배선(13s)을 통해, 제3 트랜지스터 PMOS2의 소스 S와 접속한다.
배선(26)은 배선(12d) 및 배선(12s)을 통해, 제2 트랜지스터 NMOS1의 소스 S와 드레인 D를 접속한다. 또한, 배선(26)은 배선(15)을 통해 게이트 전극(33)에도 접속한다. 또한, 배선(26)은 배선(14s)을 통해, 제4 트랜지스터 NMOS2의 소스 S에 접속한다. 배선(27)은 배선(13d) 및 배선(14d)을 통해, 제3 트랜지스터 PMOS2의 드레인과 제4 트랜지스터 NMOS2의 드레인을 접속한다.
이와 같이, INVx2 셀(2b)은 제1 트랜지스터 PMOS1의 한쪽의 확산층 및 다른 쪽의 확산층과, 제3 트랜지스터 PMOS2의 다른 쪽의 확산층을 접속하는 제2 배선층(20)에 속한 배선(25)과, 제2 트랜지스터 NMOS1에 있어서의 한쪽의 확산층 및 다른 쪽의 확산층과, 제4 트랜지스터 NMOS2의 다른 쪽의 확산층과, 제1 트랜지스터 PMOS1 및 제2 트랜지스터 NMOS1의 게이트 전극(33)을 접속하는 제2 배선층(20)에 속한 배선(26)과, 제3 트랜지스터 PMOS2의 한쪽의 확산층과, 제4 트랜지스터 NMOS2의 한쪽의 확산층을 접속하는 제2 배선층(20)에 속한 배선을 갖고 있다. 그리고, INVx2 셀(2b)은 구동 능력이 2배인 인버터의 기능을 갖고 있다.
구체적으로는, 배선(25)은, 2개의 X축 방향으로 연장된 배선(25a 및 25b)과, 배선(25a 및 25b)을 연결하는 Y축 방향으로 연장된 배선(25c)을 포함하고 있다. 배선(25a)은 비아를 통해 제1 배선층(10)의 배선(11s) 및 배선(13s)에 접속되어 있다. 배선(25b)은 비아를 통해 제1 배선층(10)의 배선(11d)에 접속되어 있다. 이에 의해, 배선(25)은 제1 트랜지스터 PMOS1의 소스 S 및 드레인 D 및 제3 트랜지스터 PMOS2의 소스를 접속한다.
배선(26)은 3개의 X축 방향으로 연장된 배선(26a, 26b 및 26c)과, 배선(26a 및 26b)을 연결하는 Y축 방향으로 연장된 배선(26d)과, 배선(26b 및 26c)을 연결하는 Y축 방향으로 연장된 배선(26e)을 포함하고 있다. 배선(26a)은 비아를 통해 제1 배선층(10)의 배선(12s) 및 배선(14s)에 접속되어 있다. 배선(26b)은 비아를 통해 제1 배선층(10)의 배선(12d)에 접속되어 있다. 배선(26c)은 비아를 통해 제1 배선층(10)의 배선(15)에 접속되어 있다. 이에 의해, 배선(26)은 제2 트랜지스터 NMOS1의 소스 S와 드레인 D를 접속한다. 또한, 배선(26)은 제2 트랜지스터 NMOS1의 소스 S와 드레인 D에, 제4 트랜지스터 NMOS2의 소스 S와, 제1 트랜지스터 PMOS1 및 제2 트랜지스터 NMOS1의 게이트 전극(33)을 접속시킨다.
배선(27)은 3개의 X축 방향으로 연장된 배선(27a, 27b 및 27c), 및, Y축 방향으로 연장된 배선(27d)을 포함하고 있다. 배선(27a)은 비아를 통해 제1 배선층(10)의 배선(14d)에 접속되어 있다. 배선(27b)은 비아를 통해 제1 배선층(10)의 배선(13d)에 접속되어 있다. 이에 의해, 배선(27)은 제3 트랜지스터 PMOS2의 드레인 D와 제4 트랜지스터 NMOS2의 드레인 D를 접속한다. 배선(27c)은 비아를 통해 배선(16)에 접속되어 있다.
배선(27c)은 INVx2 셀(2b)의 입력 단자 A로 되어 있다. 배선(27b)은 INVx2 셀(2b)의 출력 단자 YB로 되어 있다.
(INVx4 셀)
다음으로, INVx4(인버터x4) 셀(2c)의 구성을 설명한다. 반도체 장치(2)의 주면(31)측에는, 복수의 셀이 형성되어 있다. 복수의 셀은, INVx4 셀(2c)을 포함해도 된다. x4란 구동 능력이 4배인 인버터를 포함하는 것을 의미한다.
도 22는 실시 형태 2에 관한 반도체 장치의 INVx4 셀(2c)을 예시한 평면도이다. 도 22에는, INVx4 셀(2c)에 대응하는 등가 회로도 도시되어 있다. 도 22에 도시한 바와 같이, INVx4 셀(2c)을 상방(+Z축 방향측)으로부터 보면, INVx4 셀(2c)도, 기본 셀(2a)과 마찬가지로, 제1 레이아웃(91) 및 제2 레이아웃(92)을 갖고 있다. 또한, INVx4 셀(2c)은 기저부 상에 형성된 제2 배선층(20)을 갖는 구성으로 되어 있다. 여기서, INVx4 셀(2c)의 기저부의 구성은, 전술한 기본 셀(2a)의 기저부의 구성과 마찬가지이므로 설명을 생략한다.
INVx4 셀(2c)에 있어서의 제2 배선층(20)을 설명한다. 도 22에 도시한 바와 같이, INVx4 셀(2c)은 제2 배선층(20)에 속한 배선(28a), 배선(28b), 배선(28c) 및 배선(41)을 갖고 있다. 배선(28a)은 배선(11s) 및 배선(13s)을 통해, 제1 트랜지스터 PMOS1의 소스 S와 제3 트랜지스터 PMOS2의 소스 S를 접속한다. 배선(28b)은, 배선(12s) 및 배선(14s)을 통해, 제2 트랜지스터 NMOS1의 소스 S와 제4 트랜지스터 NMOS2의 소스 S를 접속한다. 배선(28c)은 배선(15) 및 배선(16)을 통해 제1 트랜지스터 PMOS1 및 제2 트랜지스터 NMOS1의 게이트 전극(33)을 접속한다.
배선(41)은, X축 방향으로 연장된 배선(41a), X축 방향으로 연장된 배선(41b), 및, 배선(41a)과 배선(41b)을 접속하는 Y축 방향으로 연장된 배선(41c)을 갖고 있다. 배선(41a)은, 배선(12d) 및 배선(14d)을 통해, 제2 트랜지스터 NMOS1의 드레인 D와, 제4 트랜지스터 NMOS2의 드레인 D를 접속한다. 배선(41b)은, 배선(11d) 및 배선(13d)을 통해, 제1 트랜지스터 PMOS1의 드레인 D와, 제3 트랜지스터 PMOS2의 드레인 D를 접속한다. 이에 의해, 배선(41)은 제1 내지 제4 트랜지스터의 드레인 D를 접속한다. 배선(28c)은 INVx4 셀(2c)의 입력 단자 A로 되어 있다. 배선(41b)은 INVx4 셀(2c)의 출력 단자 YB로 되어 있다.
이와 같이, INVx4 셀(2c)은, 제1 트랜지스터 PMOS1의 한쪽의 확산층과, 제2 트랜지스터 NMOS1의 한쪽의 확산층과, 제3 트랜지스터 PMOS2의 한쪽의 확산층과, 제4 트랜지스터 NMOS2의 한쪽의 확산층을 접속하는 제2 배선층(10)에 속한 배선(41)과, 제1 트랜지스터 PMOS1의 다른 쪽의 확산층과, 제3 트랜지스터 PMOS2의 다른 쪽의 확산층을 접속하는 제2 배선층(10)에 속한 배선(28a)과, 제2 트랜지스터 NMOS1의 다른 쪽의 확산층과, 제4 트랜지스터 NMOS2의 다른 쪽의 확산층을 접속하는 제2 배선층(10)에 속한 배선(28b)과, 제1 트랜지스터 PMOS1 및 제2 트랜지스터 NMOS1의 게이트 전극(33)과, 제3 트랜지스터 PMOS2 및 제4 트랜지스터 NMOS2의 게이트 전극(33)을 접속하는 제2 배선층(10)에 속한 배선(28c)을 갖고 있다. 그리고, INVx4 셀(2c)은 구동 능력이 4배인 인버터의 기능을 갖고 있다.
(BUFx2 셀)
다음으로, BUFx2(버퍼x2) 셀(2d)의 구성을 설명한다. 반도체 장치(2)의 주면(31)측에 형성된 복수의 셀은, 버퍼x2 셀(2d)을 포함해도 된다.
도 23은 실시 형태 2에 관한 반도체 장치의 BUFx2 셀(2d)을 예시한 평면도이다. 도 23에는, BUFx2 셀(2d)에 대응하는 등가 회로도 도시되어 있다. 도 23에 도시한 바와 같이, BUFx2 셀(2d)을 상방(+Z축 방향측)으로부터 보면, BUFx2 셀(2d)도, 기본 셀(2a)과 마찬가지로, 제1 레이아웃(91) 및 제2 레이아웃(92)을 갖고 있다. 또한, BUFx2 셀(2d)은 기저부 상에 형성된 제2 배선층(20)을 갖는 구성으로 되어 있다. BUFx2 셀(2d)의 기저부의 구성은, 전술한 기본 셀(2a)의 기저부의 구성과 마찬가지이므로 설명을 생략한다.
BUFx2 셀(2d)에 있어서의 제2 배선층(20)을 설명한다. 도 23에 도시한 바와 같이, BUFx2 셀(2d)은 제2 배선층(20)에 속한 배선(29a), 배선(29b), 배선(29c), 배선(42) 및 배선(43)을 갖고 있다. 배선(29a)은 배선(11s) 및 배선(13s)을 통해, 제1 트랜지스터 PMOS1의 소스 S와 제3 트랜지스터 PMOS2의 소스 S를 접속한다. 배선(29b)은 배선(12s) 및 배선(14s)을 통해, 제2 트랜지스터 NMOS1의 소스 S와 제4 트랜지스터 NMOS2의 소스 S를 접속한다. 배선(29c)은 배선(15)을 통해 제1 트랜지스터 PMOS1 및 제2 트랜지스터 NMOS1의 게이트 전극(33)에 접속한다.
배선(42)은 X축 방향으로 연장된 배선(42a), X축 방향으로 연장된 배선(42b), 및, 배선(42a)과 배선(42b)을 접속하는 Y축 방향으로 연장된 배선(42c)을 갖고 있다. 배선(42a)은 배선(14d)을 통해, 제4 트랜지스터 NMOS2의 드레인 D와 접속한다. 배선(42b)은 배선(13d)을 통해, 제3 트랜지스터 PMOS2의 드레인 D와 접속한다. 이에 의해, 배선(42)은 제3 트랜지스터 PMOS2의 드레인 D와 제4 트랜지스터 NMOS2의 드레인 D를 접속한다.
배선(43)은 3개의 X축 방향으로 연장된 배선(43a, 43b 및 43c)과, 배선(43a) 및 배선(43b)을 연결하는 Y축 방향으로 연장된 배선(43d)과, 배선(43b) 및 배선(43c)을 연결하는 Y축 방향으로 연장된 배선(43e)을 포함하고 있다. 배선(43a)은 배선(11d)을 통해 제1 트랜지스터 PMOS1의 드레인 D에 접속되어 있다. 배선(43b)은 배선(16)을 통해, 제3 트랜지스터 PMOS2 및 제4 트랜지스터 NMOS2의 게이트 전극(33)에 접속되어 있다. 배선(43c)은 배선(12d)을 통해 제2 트랜지스터 NMOS1의 드레인 D에 접속되어 있다. 이에 의해, 배선(43)은 제1 트랜지스터 PMOS1의 드레인 D와, 제2 트랜지스터 NMOS1의 드레인과, 제3 및 제4 트랜지스터의 게이트 전극(33)을 접속한다. 배선(29c)은 BUFx2 셀(2d)의 입력 단자 A로 되어 있다. 배선(42b)은 BUFx2 셀(2d)의 출력 단자 Y로 되어 있다.
이와 같이, BUFx2 셀(2d)은 제1 트랜지스터 PMOS1의 한쪽의 확산층과, 제2 트랜지스터 NMOS1의 한쪽의 확산층과, 제3 트랜지스터 PMOS2 및 제4 트랜지스터 NMOS2의 게이트 전극(33)을 접속하는 제2 배선층(20)에 속한 배선(43)과, 제1 트랜지스터 PMOS1의 다른 쪽의 확산층과, 제3 트랜지스터 PMOS2의 다른 쪽의 확산층을 접속하는 제2 배선층(20)에 속한 배선(29a)과, 제3 트랜지스터 PMOS2의 한쪽의 확산층과, 제4 트랜지스터 NMOS2의 한쪽의 확산층을 접속하는 제2 배선층(20)에 속한 배선(42)과, 제2 트랜지스터 NMOS1의 다른 쪽의 확산층과, 제4 트랜지스터 NMOS2의 다른 쪽의 확산층을 접속하는 제2 배선층(20)에 속한 배선(29b)을 갖고 있다. 그리고, BUFx2 셀(2d)은 구동 능력이 2배인 버퍼의 기능을 갖고 있다.
(2NANDx2 셀)
다음으로, 2NANDx2 셀(2e)의 구성을 설명한다. 반도체 장치(2)의 주면(31)측에 형성된 복수의 셀은, 2NANDx2 셀(2e)을 포함해도 된다.
도 24는 실시 형태 2에 관한 반도체 장치의 2NANDx2 셀(2e)을 예시한 평면도이다. 도 24에는, 2NANDx2 셀(2e)에 대응하는 등가 회로도 도시되어 있다. 도 24에 도시한 바와 같이, 2NANDx2 셀(2e)을 상방(+Z축 방향측)으로부터 보면, 2NANDx2 셀(2e)도, 기본 셀(2a)과 마찬가지로, 제1 레이아웃(91) 및 제2 레이아웃(92)을 갖고 있다. 또한, 2NANDx2 셀(2e)은 기저부 상에 형성된 제2 배선층(20)을 갖는 구성으로 되어 있다. 2NANDx2 셀(2e)의 기저부의 구성은, 전술한 기본 셀(2a)의 기저부의 구성과 마찬가지이므로 설명을 생략한다.
2NANDx2 셀(2e)에 있어서의 제2 배선층(20)을 설명한다. 도 24에 도시한 바와 같이, 2NANDx2 셀(2e)은 제2 배선층(20)에 속한 배선(44a), 배선(44b), 배선(44c), 배선(45) 및 배선(46)을 갖고 있다. 배선(44a)은 배선(11s) 및 배선(13s)을 통해, 제1 트랜지스터 PMOS1의 소스 S와 제3 트랜지스터 PMOS2의 소스 S를 접속한다. 배선(44b)은, 배선(12s)을 통해, 제2 트랜지스터 NMOS1의 소스 S와 접속한다. 배선(44c)은 배선(15)을 통해 제1 트랜지스터 PMOS1의 게이트 전극(33)에 접속한다.
배선(45)은, X축 방향으로 연장된 배선(45a), X축 방향으로 연장된 배선(45b), 및, 배선(45a)과 배선(45b)을 접속하는 Y축 방향으로 연장된 배선(45c)을 갖고 있다. 배선(45a)은 배선(12d)을 통해, 제2 트랜지스터 NMOS1의 드레인 D와 접속한다. 배선(45b)은 배선(14s)을 통해, 제4 트랜지스터 NMOS2의 소스 S와 접속한다. 이에 의해, 배선(45)은 제2 트랜지스터 NMOS1의 드레인 D와 제4 트랜지스터 NMOS2의 소스 S를 접속한다.
배선(46)은 3개의 X축 방향으로 연장된 배선(46a, 46b 및 46c)과, 배선(46a) 및 배선(46b)을 연결하는 Y축 방향으로 연장된 배선(43d)을 포함하고 있다. 배선(46b)은 배선(11d) 및 배선(13d)을 통해 제1 트랜지스터 PMOS1의 드레인 D 및 제3 트랜지스터 PMOS2의 드레인 D에 접속되어 있다. 배선(46a)은 배선(14d)을 통해, 제4 트랜지스터 NMOS2의 드레인 D에 접속되어 있다. 배선(46c)은 배선(16)을 통해 제3 및 제4 트랜지스터의 게이트 전극(33)에 접속되어 있다. 배선(46c) 및 배선(44c)은 2NANDx2 셀(2e)의 입력 단자 A 및 입력 단자 B로 되어 있다. 배선(46b)은 2NANDx2 셀(2e)의 출력 단자 YB로 되어 있다.
이와 같이, 2NANDx2 셀(2e)은 제1 트랜지스터 PMOS1의 한쪽의 확산층과, 제3 트랜지스터 PMOS2의 한쪽의 확산층과, 제4 트랜지스터 NMOS2의 한쪽의 확산층을 접속하는 제2 배선층(20)에 속한 배선과, 제2 트랜지스터 NMOS1의 한쪽의 확산층과, 제4 트랜지스터 NMOS2의 다른 쪽의 확산층을 접속하는 제2 배선층(20)에 속한 배선(45)과, 제1 트랜지스터 PMOS1의 다른 쪽의 확산층과, 제3 트랜지스터 PMOS2의 다른 쪽의 확산층을 접속하는 제2 배선층(20)에 속한 배선(44a)을 갖고 있다. 그리고, 2NANDx2 셀(2e)은 구동 능력이 2배인 NAND의 기능을 갖고 있다.
(2NORx2 셀)
다음으로, 2NOR 셀(2f)의 구성을 설명한다. 반도체 장치(2)의 주면(31)측에 형성된 복수의 셀은, 2NORx2 셀(2f)을 포함해도 된다.
도 25는 실시 형태 2에 관한 반도체 장치의 2NORx2 셀(2f)을 예시한 평면도이다. 도 25에는, 2NORx2 셀(2f)에 대응하는 등가 회로도 도시되어 있다. 도 25에 도시한 바와 같이, 2NORx2 셀(2f)을 상방(+Z축 방향측)으로부터 보면, 2NORx2 셀(2f)도, 기본 셀(2a)과 마찬가지로, 제1 레이아웃(91) 및 제2 레이아웃(92)을 갖고 있다. 또한, 2NORx2 셀(2f)은 기저부 상에 형성된 제2 배선층(20)을 갖는 구성으로 되어 있다. 2NORx2 셀(2f)의 기저부의 구성은, 전술한 기본 셀(2a)의 기저부의 구성과 마찬가지이므로, 설명을 생략한다.
2NORx2 셀(2f)에 있어서의 제2 배선층(20)을 설명한다. 도 25에 도시한 바와 같이, 2NORx2 셀(2f)은 제2 배선층(20)에 속한 배선(47a), 배선(47b), 배선(47c), 배선(48) 및 배선(49)을 갖고 있다. 배선(47a)은 배선(11s)을 통해, 제1 트랜지스터 PMOS1의 소스 S에 접속한다. 배선(47b)은 배선(12s) 및 배선(14s)을 통해, 제2 트랜지스터 NMOS1의 소스 S 및 제4 트랜지스터 NMOS2의 소스 S와 접속한다. 배선(47c)은 배선(15)을 통해 제1 트랜지스터 PMOS1의 게이트 전극(33)에 접속한다.
배선(48)은 X축 방향으로 연장된 배선(48a), X축 방향으로 연장된 배선(48b), 및, 배선(48a)과 배선(48b)을 접속하는 Y축 방향으로 연장된 배선(48c)을 갖고 있다. 배선(48a)은 배선(11d)을 통해, 제1 트랜지스터 PMOS1의 드레인 D와 접속한다. 배선(48b)은 배선(13s)을 통해, 제3 트랜지스터 PMOS2의 소스 S와 접속한다. 이에 의해, 배선(48)은 제1 트랜지스터 PMOS1의 드레인 D와 제3 트랜지스터 PMOS2의 소스 S를 접속한다.
배선(49)은, 3개의 X축 방향으로 연장된 배선(49a, 49b 및 49c)과, 배선(49a) 및 배선(49b)을 연결하는 Y축 방향으로 연장된 배선(49d)을 포함하고 있다. 배선(49a)은 배선(12d) 및 배선(14d)을 통해 제2 트랜지스터 NMOS1의 드레인 D 및 제4 트랜지스터 NMOS2의 드레인 D에 접속되어 있다. 배선(46b)은, 배선(13d)을 통해, 제3 트랜지스터 PMOS2의 드레인 D에 접속되어 있다. 배선(49d)은, 배선(16)을 통해 제3 및 제4 트랜지스터의 게이트 전극(33)에 접속되어 있다. 배선(49c) 및 배선(47c)은, 2NORx2 셀(2f)의 입력 단자 A 및 입력 단자 B로 되어 있다. 배선(49b)은 2NORx2 셀(2f)의 출력 단자 YB로 되어 있다.
이와 같이, 2NORx2 셀(2f)은, 제1 트랜지스터 PMOS1의 한쪽의 확산층과, 제3 트랜지스터 PMOS2의 다른 쪽의 확산층을 접속하는 제2 배선층(20)에 속한 배선(48)과, 제3 트랜지스터 PMOS2의 한쪽의 확산층과, 제4 트랜지스터 NMOS2의 한쪽의 확산층과, 제2 트랜지스터 NMOS1의 한쪽의 확산층을 접속하는 제2 배선층(20)에 속한 배선과, 제2 트랜지스터 NMOS1의 다른 쪽의 확산층과, 제4 트랜지스터 NMOS2의 다른 쪽의 확산층을 접속하는 제2 배선층(20)에 속한 배선(47b)을 갖고 있다. 그리고, 2NORx2 셀(2f)은 구동 능력이 2배인 NOR의 기능을 갖고 있다.
이상 설명한 바와 같이, 반도체 장치(2)는 복수의 셀, 예를 들어 기본 셀(2a), INVx2 셀(2b), INVx4 셀(2c), BUFx2 셀(2d), 2NANDx2 셀(2e) 및 2NORx2 셀(2f) 중 어느 것을 갖고 있다. 경우에 따라서는, 이들 셀 중 적어도 2종류 이상의 셀을 갖고 있다. 예를 들어, 제1 셀과, 제1 셀과는 제2 배선층(20)의 패턴이 상이한 제2 셀을 갖고 있다. 제1 셀 및 제2 셀은 모두, 제1 레이아웃(91) 및 제2 레이아웃(92)을 갖고, 동일한 구성의 기저부를 갖고 있다.
다음으로, 실시 형태 2의 효과를 설명한다.
기본 셀(2a)은, 제2 배선층(20)의 배선 패턴을 변경함으로써, INVx2 셀(2b), INVx4 셀(2c), BUFx2 셀(2d), 2NANDx2 셀(2e) 및 2NORx2 셀(2f) 등의 기능 셀로 변경할 수 있다. 따라서, 설계 과정에서, 기본 셀(2a)을 배치하는 것만으로, 인버터, 버퍼, NAND, NOR 등의 기능을 실현할 수 있다. 이것 이외의 구성 및 효과는, 실시 형태 1의 기재에 포함되어 있다.
(실시 형태 3)
다음으로, 실시 형태 3을 설명한다. 도 26은 실시 형태 3에 관한 반도체 장치의 기본 셀(3a)을 예시한 평면도이다. 도 27은, 실시 형태 3에 관한 반도체 장치의 기본 셀(3a)에 있어서의 기저부를 예시한 평면도이며, 기본 셀(3a)의 제2 배선층을 제외한 도면을 도시한다.
도 26 및 도 27에 도시한 바와 같이, 반도체 장치(3)는 주면(31)을 갖는 반도체 기판(30)과, 반도체 기판(30)의 주면(31)측에 적층되며, 복수의 배선을 포함하도록 패터닝된 제1 배선층(10)과, 주면(31)측에 제1 배선층(10)을 개재하여 적층되며, 복수의 배선을 포함하도록 패터닝된 제2 배선층(20)을 구비하고 있다. 반도체 기판(30)의 주면(31)측에는, 제1 배선층(10)에 속하는 배선 및 제2 배선층(20)에 속하는 배선을 포함하는 복수의 셀이 형성되어 있다.
기본 셀(3a)도, 실시 형태 1의 기본 셀(1a)과 마찬가지로, 반도체 기판(30)의 주면(31)측에 형성되며 소정의 패턴을 갖는 제1 배선층(10)과, 제1 배선층 상에 형성되며 소정의 패턴을 갖는 제2 배선층(20)을 포함하고 있다. 실시 형태 3의 기본 셀(3a)은 12개의 트랜지스터를 갖는 셀이며, 제2 배선층(20)의 배선 패턴을 변경함으로써, 인버터, 버퍼, NAND 및 NOR 등 중 어느 기능을 갖는 기능 셀로 변경할 수 있다.
(기본 셀 : 기저부)
도 26 및 도 27에 도시한 바와 같이, 기본 셀(3a)을 상방(+Z축 방향측)으로부터 보면, 기본 셀(3a)은 제1 레이아웃(91) 및 제2 레이아웃(92)을 갖고 있다. 제1 레이아웃(91)과 제2 레이아웃(92)은 X축 방향으로 나란히 배치되어 있다. 제2 레이아웃(92)은 제1 레이아웃(91)의 +X축 방향측으로 배치되어 있다. 기본 셀(3a)은 반도체 기판(30) 및 제1 배선층(10)을 포함하는 기저부(도 17의 구성)와, 기저부 상에 형성된 제2 배선층(20)을 갖는 구성으로 되어 있다.
제1 레이아웃(91)은, 3개의 제1 트랜지스터 PMOS1 및 3개의 제2 트랜지스터 NMOS1을 포함하고 있다. 제1 레이아웃(91)은, 동일한 방향으로 연장된 게이트 전극(33)을 갖고, 인접하는 제1 트랜지스터 PMOS1의 한쪽 또는 다른 쪽의 확산층을 공통으로 하는 3개의 제1 도전형의 제1 트랜지스터 PMOS1과, 동일한 방향으로 연장된 게이트 전극(33)을 갖고, 인접하는 제2 트랜지스터 NMOS1의 한쪽 또는 다른 쪽의 확산층을 공통으로 하는 3개의 제2 도전형의 제2 트랜지스터 NMOS1을 포함하고 있다.
제1 트랜지스터 PMOS1은, 예를 들어 P형 MOS 트랜지스터이다. 각 제1 트랜지스터 PMOS1은, Y축 방향으로 연장된 게이트 전극(33)을 갖고 있다. 각 제1 트랜지스터 PMOS1은, X축 방향으로 나란히 배치되어 있다. 각 제1 트랜지스터 PMOS1은, 인접하는 제1 트랜지스터 PMOS1의 소스 S 또는 드레인 D를 공통으로 하고 있다.
제2 트랜지스터 NMOS1은, 예를 들어 N형 MOS 트랜지스터이다. 각 제2 트랜지스터 NMOS1은, Y축 방향으로 연장된 게이트 전극(33)을 갖고 있다. 각 제2 트랜지스터 NMOS1은, X축 방향으로 나란히 배치되어 있다. 각 제2 트랜지스터 NMOS1은, 인접하는 제2 트랜지스터 NMOS1의 소스 S 또는 드레인 D를 공통으로 하고 있다. 또한, 도 26 및 도 27에서는, 도면이 번잡해지지 않도록, 몇 가지의 구성에만 부호를 붙이고 있다.
제1 레이아웃(91)에 있어서, 소스 S 또는 드레인 D를 공통으로 한 3개의 제1 트랜지스터 PMOS1과, 소스 S 또는 드레인 D를 공통으로 한 3개의 제2 트랜지스터 NMOS1은, Y축 방향으로 나란히 배치되어 있다. 3개의 제1 트랜지스터 PMOS1은, 3개의 제2 트랜지스터 NMOS1의 +Y축 방향측으로 배치되어 있다.
제1 레이아웃(91)은, Y축 방향에 있어서, +Y축 방향측의 부분 및 -Y축 방향측의 부분으로 구분되어 있다. P형의 반도체 기판(30)에 있어서의 +Y축 방향측의 부분에는, N형 웰(32)이 형성되어 있다.
3개의 게이트 전극(33)은, N형 웰(32) 상 및 P형의 반도체 기판(30) 상에 있어서, Y축 방향으로 연장되고, X축 방향으로 간격을 두고 나란히 배치되어 있다. 또한, 복수의 더미 전극(34)은, N형 웰(32) 상 및 P형의 반도체 기판(30) 상에 있어서, Y축 방향으로 연장되도록 형성되어 있다. 게이트 전극(33) 및 더미 전극(34)은, X축 방향으로 간격을 두고 나란히 형성되어 있다. 게이트 전극(33) 및 더미 전극(34)과, N형 웰(32) 및 P형 반도체 기판(30) 사이에는 절연막(35)이 형성되어 있다.
P형의 확산층(36p)은, 게이트 전극(33)의 양측에 있어서의 N형 웰(32)에 형성되어 있다. 게이트 전극(33)으로 덮인 N형 웰(32)은, P형의 확산층(36p) 사이에 끼워져 있다. 게이트 전극(33)으로 덮인 N형 웰(32)은 P형의 채널층으로서 기능한다. 따라서, 제1 레이아웃(91)의 +Y축 방향측으로는 3개의 제1 트랜지스터 PMOS1이 형성된다. 각 게이트 전극(33) 사이에 끼워진 P형 확산층(36p)은, 인접하는 제1 트랜지스터 PMOS1에 공통되는 소스 S 또는 드레인 D이다.
N형의 확산층(36n)은, 게이트 전극(33)의 양측에 있어서의 P형 반도체 기판(30)에 형성되어 있다. 게이트 전극(33)으로 덮인 P형 반도체 기판(30)은, N형의 확산층(36n) 사이에 끼워져 있다. 게이트 전극(33)으로 덮인 P형 반도체 기판(30)은 N형의 채널층으로서 기능한다. 따라서, 제1 레이아웃(91)의 -Y축 방향측으로는 3개의 제2 트랜지스터 NMOS1이 형성된다. 각 게이트 전극(33) 사이에 끼워진 N형 확산층(36n)은 인접하는 제2 트랜지스터 NMOS1에 공통되는 소스 S 또는 드레인 D이다.
각 제1 트랜지스터 PMOS1의 각 소스 S에는 콘택트를 통해 배선(11s)이 접속되어 있다. 따라서, 배선(11s)(제1 배선)은, 각 제1 트랜지스터 PMOS1의 각 다른 쪽의 확산층(예를 들어, 소스 S)을 제1 전원 VDD에 접속한다. 제1 트랜지스터 PMOS1의 드레인 D에는, 콘택트를 통해 배선(11d)(제2 배선)이 접속되어 있다. 또한, 제1 전원 VDD에는, 제1 배선으로서, 배선(11d)이 접속되어도 된다. 배선(11s) 및 배선(11d)은, 예를 들어 Y축 방향으로 연장되어 있다.
각 제2 트랜지스터 NMOS1의 각 소스 S에는 콘택트를 통해 배선(12s)이 접속되어 있다. 따라서, 배선(12s)(제3 배선)은, 각 제2 트랜지스터 NMOS1의 각 다른 쪽의 확산층(예를 들어, 소스 S)을 제2 전원 VSS에 접속한다. 제2 트랜지스터 NMOS1의 드레인 D에는 콘택트를 통해 배선(12d)(제4 배선)이 접속되어 있다. 또한, 제2 전원 VSS에는, 제4 배선으로서, 배선(12d)이 접속되어도 된다. 배선(12s) 및 배선(12d)은, 예를 들어 Y축 방향으로 연장되어 있다.
N형 웰(32)의 -Y축 방향측의 변부에 있어서, 배선(15)(제5 배선)은 콘택트를 통해 3개의 제1 트랜지스터 PMOS1 및 3개의 제2 트랜지스터 NMOS1의 게이트 전극(33)에 접속되어 있다. 따라서, 배선(15)은 Y축 방향에 있어서의 제1 트랜지스터 PMOS1 및 제2 트랜지스터 NMOS1 사이에 배치되어 있다. 배선(15)은, 예를 들어 X축 방향으로 연장되어 있다.
이와 같이, 제1 레이아웃(91)은, 2개의 배선(11d), 2개의 배선(11s), 2개의 배선(12d), 2개의 배선(12s) 및 배선(15)을 포함하고 있다. 2개의 배선(11d), 2개의 배선(11s), 2개의 배선(12d), 2개의 배선(12s) 및 배선(15)은 제1 배선층(10)에 속하고, 제1 배선층(10)의 패터닝에 의해 형성된다.
제2 레이아웃(92)은, 3개의 제3 트랜지스터 PMOS2 및 3개의 제4 트랜지스터 NMOS2를 포함하고 있다. 제2 레이아웃(92)은, 동일한 방향으로 연장된 게이트 전극(33)을 갖고, 인접하는 제3 트랜지스터 PMOS2의 한쪽 또는 다른 쪽의 확산층을 공통으로 하는 3개의 제1 도전형의 제3 트랜지스터 PMOS2와, 동일한 방향으로 연장된 게이트 전극(33)을 갖고, 인접하는 제4 트랜지스터 NMOS2의 한쪽 또는 다른 쪽의 확산층을 공통으로 하는 3개의 제2 도전형의 제4 트랜지스터 NMOS2를 포함하고 있다.
제3 트랜지스터 PMOS2는, 예를 들어 P형 MOS 트랜지스터이다. 각 제3 트랜지스터 PMOS2는, Y축 방향으로 연장된 게이트 전극(33)을 갖고 있다. 각 제3 트랜지스터 PMOS2는, X축 방향으로 나란히 배치되어 있다. 각 제3 트랜지스터 PMOS2는, 인접하는 제3 트랜지스터 PMOS2의 소스 S 또는 드레인 D를 공통으로 하고 있다.
제4 트랜지스터 NMOS2는, 예를 들어 N형 MOS 트랜지스터이다. 각 제4 트랜지스터 NMOS2는, Y축 방향으로 연장된 게이트 전극(33)을 갖고 있다. 각 제4 트랜지스터 NMOS2는, X축 방향으로 나란히 배치되어 있다. 각 제4 트랜지스터 NMOS2는, 인접하는 제4 트랜지스터 NMOS2의 소스 S 또는 드레인 D를 공통으로 하고 있다.
제2 레이아웃(92)에 있어서, 소스 S 또는 드레인 D를 공통으로 한 3개의 제3 트랜지스터 PMOS2와, 소스 S 또는 드레인 D를 공통으로 한 3개의 제4 트랜지스터 NMOS2는, Y축 방향으로 나란히 배치되어 있다. 3개의 제3 트랜지스터 PMOS2는, 3개의 제4 트랜지스터 NMOS2의 +Y축 방향측으로 배치되어 있다.
구체적으로는, 제2 레이아웃(92)은, Y축 방향에 있어서, +Y축 방향측의 부분 및 -Y축 방향측의 부분으로 구분되어 있다. P형의 반도체 기판(30)에 있어서의 +Y축 방향측의 부분에는, N형 웰(32)이 형성되어 있다.
3개의 게이트 전극(33)은, N형 웰(32) 상 및 P형의 반도체 기판(30) 상에 있어서, Y축 방향으로 연장되고, X축 방향으로 간격을 두고 나란히 배치되어 있다. 또한, 복수의 더미 전극(34)은, N형 웰(32) 상 및 P형의 반도체 기판(30) 상에 있어서, Y축 방향으로 연장되도록 형성되어 있다. 게이트 전극(33) 및 더미 전극(34)은, X축 방향으로 간격을 두고 나란히 형성되어 있다. 게이트 전극(33) 및 더미 전극(34)과, N형 웰(32) 및 P형 반도체 기판(30) 사이에는 절연막(35)이 형성되어 있다.
P형의 확산층(36p)은, 게이트 전극(33)의 양측에 있어서의 N형 웰(32)에 형성되어 있다. 게이트 전극(33)으로 덮인 N형 웰(32)은, P형의 확산층(36p) 사이에 끼워져 있다. 게이트 전극(33)으로 덮인 N형 웰(32)은, P형의 채널층으로서 기능한다. 따라서, 제2 레이아웃(92)의 +Y축 방향측으로는 3개의 제3 트랜지스터 PMOS2가 형성된다. 각 게이트 전극(33) 사이에 끼워진 P형 확산층(36p)은 인접하는 제3 트랜지스터 PMOS2에 공통되는 소스 S 또는 드레인 D이다.
N형의 확산층(36n)은, 게이트 전극(33)의 양측에 있어서의 P형 반도체 기판(30)에 형성되어 있다. 따라서, 게이트 전극(33)으로 덮인 P형 반도체 기판(30)은 N형의 확산층(36n) 사이에 끼워져 있다. 게이트 전극(33)으로 덮인 P형 반도체 기판(30)은 N형의 채널층으로서 기능한다. 따라서, 제2 레이아웃(92)의 -Y축 방향측으로는 3개의 제4 트랜지스터 NMOS2가 형성된다. 각 게이트 전극(33) 사이에 끼워진 N형 확산층(36n)은 인접하는 제4 트랜지스터 NMOS2에 공통되는 소스 S 또는 드레인 D이다.
각 제3 트랜지스터 PMOS2의 각 소스 S를, 콘택트를 통해 배선(13s)(제6 배선)이 접속하고 있다. 따라서, 배선(13s)은 각 제3 트랜지스터 PMOS2의 각 다른 쪽의 확산층(예를 들어, 소스 S)을 서로 접속한다. 각 제3 트랜지스터 PMOS2의 각 드레인 D를, 콘택트를 통해 배선(13d)(제7 배선)이 접속하고 있다. 따라서, 배선(13d)은, 각 제3 트랜지스터 PMOS2의 각 한쪽의 확산층(예를 들어, 드레인 D)을 서로 접속한다. 배선(13d) 및 배선(13s)은, 예를 들어 X축 방향으로 연장되어 있다.
각 제4 트랜지스터 NMOS2의 각 소스 S를, 콘택트를 통해 배선(14s)(제8 배선)이 접속하고 있다. 따라서, 배선(14s)은 각 제4 트랜지스터 NMOS2의 각 다른 쪽의 확산층(예를 들어, 소스 S)을 서로 접속한다. 각 제4 트랜지스터 NMOS2의 각 드레인 D를, 콘택트를 통해 배선(14d)(제9 배선)이 접속하고 있다. 따라서, 배선(14d)은 각 제3 트랜지스터 PMOS2의 각 한쪽의 확산층(예를 들어, 드레인 D)을 서로 접속한다. 배선(14d) 및 배선(14s)은, 예를 들어 X축 방향으로 연장되어 있다.
N형 웰(32)의 -Y축 방향측의 변부에 있어서, 배선(16)(제10 배선)은 콘택트를 통해 3개의 제3 트랜지스터 PMOS2 및 3개의 제4 트랜지스터 NMOS2에 공통의 게이트 전극(33)에 접속되어 있다. 배선(16)은, 예를 들어 X축 방향으로 연장되어 있다.
이와 같이, 제2 레이아웃(92)은 배선(13d), 배선(13s), 배선(14d), 배선(14s) 및 배선(16)을 포함하고 있다. 배선(13d), 배선(13s), 배선(14d), 배선(14s) 및 배선(16)은 제1 배선층(10)에 속하고, 제1 배선층(10)의 패터닝에 의해 형성된다. 배선(13s), 배선(13d), 배선(14s) 및 배선(14d)은 전기적으로 플로팅되어 있다. 즉, 배선(13s), 배선(13d), 배선(14s) 및 배선(14d)은 제1 전원 VDD 및 제2 전원 VSS에 접속되어 있지 않은 상태로 되어 있다.
(기본 셀 : 제2 배선층)
다음으로, 기본 셀(3a)에 있어서의 제2 배선층(20)을 설명한다. 도 26에 도시한 바와 같이, 기본 셀(3a)의 제1 레이아웃(91)은 제2 배선층(20)에 속한 배선(21)과 배선(22)을 갖고 있다. 배선(21)은 배선(11d) 및 2개의 배선(11s)을 통해, 제1 트랜지스터 PMOS1의 소스 S와 드레인 D를 접속한다. 배선(22)은 배선(12d) 및 배선(12s)을 통해, 제2 트랜지스터 NMOS1의 소스 S와 드레인 D를 접속한다. 이와 같이, 제1 레이아웃(91)은 제1 트랜지스터 PMOS1에 있어서의 한쪽의 확산층과, 다른 쪽의 확산층을 접속하는 배선(21)과, 제2 트랜지스터 NMOS1에 있어서의 한쪽의 확산층과 다른 쪽의 확산층을 접속하는 배선(22)을 갖고 있다.
또한, 배선(22)은 배선(15)을 통해, 제1 트랜지스터 PMOS1 및 제2 트랜지스터 NMOS1의 게이트 전극(33)에도 접속한다.
제2 레이아웃(92)은 제2 배선층(20)에 속한 배선(23)과 배선(24)을 갖고 있다. 구체적으로는, 배선(23)은 2개의 X축 방향으로 연장된 배선(23a 및 23b)을 포함하고 있다. 배선(23a)은 비아를 통해 제1 배선층(10)의 배선(13s)에 접속되어 있다. 배선(23b)은 비아를 통해 제1 배선층(10)의 배선(13d)에 접속되어 있다.
배선(24)은 3개의 X축 방향으로 연장된 배선(24a, 24b 및 24c)을 포함하고 있다. 배선(24a)은 비아를 통해 제1 배선층(10)의 배선(14s)에 접속되어 있다. 배선(24b)은 비아를 통해 제1 배선층(10)의 배선(14d)에 접속되어 있다. 배선(24c)은 비아를 통해 제1 배선층(10)의 배선(16)에 접속되어 있다.
본 실시 형태의 반도체 장치(3)에 있어서도, 기본 셀(3a)의 제2 배선층(20)의 배선 패턴을 변경함으로써, 인버터, 버퍼, NAND, NOR 등의 기능을 갖는 기능 셀로 변경할 수 있다. 이것 이외의 구성 및 효과는, 실시 형태 1 및 2의 기재에 포함되어 있다.
(실시 형태 4)
다음으로, 실시 형태 4를 설명한다. 도 28은 실시 형태 4에 관한 반도체 장치의 기본 셀(4a)을 예시한 평면도이다. 도 29는 실시 형태 4에 관한 반도체 장치의 기본 셀(4a)에 있어서의 기저부를 예시한 평면도이며, 기본 셀(4a)의 제2 배선층을 제외한 도면을 도시한다.
도 28 및 도 29에 도시한 바와 같이, 기본 셀(4a)도, 실시 형태 1의 기본 셀(1a)과 마찬가지로, 반도체 기판(30)의 주면(31)측에 형성되며 소정의 패턴을 갖는 제1 배선층(10)과, 제1 배선층 상에 형성되며 소정의 패턴을 갖는 제2 배선층(20)을 포함하고 있다. 반도체 장치(4)의 기본 셀(4a)은, 16개의 트랜지스터를 갖는 셀이며, 제2 배선층(20)의 배선 패턴을 변경함으로써, 인버터, 버퍼, NAND 및 NOR 등 중 어느 기능을 갖는 기능 셀로 변경할 수 있다.
(기본 셀 : 기저부)
도 28 및 도 29에 도시한 바와 같이, 기본 셀(4a)을 상방(+Z축 방향측)으로부터 보면, 기본 셀(4a)은 제1 레이아웃(91) 및 제2 레이아웃(92)을 갖고 있다. 제1 레이아웃(91)과 제2 레이아웃(92)은 X축 방향으로 나란히 배치되어 있다. 기본 셀(4a)은, 반도체 기판(30) 및 제1 배선층(10)을 포함하는 기저부와, 기저부 상에 형성된 제2 배선층(20)을 갖는 구성으로 되어 있다.
제1 레이아웃(91)은, 한쪽의 확산층을 공통으로 하는 2개의 제1 도전형의 제1 트랜지스터 PMOS1을 포함하는 페어가 2개와, 한쪽의 확산층을 공통으로 하는 2개의 제2 도전형의 제2 트랜지스터 NMOS1을 포함하는 페어가 2개를 갖고 있다. 따라서, 제1 레이아웃(91)은 실시 형태 2의 기본 셀(2a)에 있어서의 제1 레이아웃을 X축 방향으로 2개 배열한 구성으로 되어 있다.
각 제1 트랜지스터 PMOS1의 각 소스 S에는 콘택트를 통해 배선(11s)이 접속되어 있다. 배선(11s)(제1 배선)은, 각 제1 트랜지스터 PMOS1의 각 다른 쪽의 확산층(예를 들어, 소스 S)을 제1 전원 VDD에 접속한다. 제1 트랜지스터 PMOS1의 드레인 D에는, 콘택트를 통해 배선(11d)(제2 배선)이 접속되어 있다. 배선(11s) 및 배선(11d)은, 예를 들어 Y축 방향으로 연장되어 있다.
각 제2 트랜지스터 NMOS1의 각 소스 S에는 콘택트를 통해 배선(12s)이 접속되어 있다. 배선(12s)(제3 배선)은, 각 제2 트랜지스터 NMOS1의 각 다른 쪽의 확산층(예를 들어, 소스 S)을 제2 전원 VSS에 접속한다. 제2 트랜지스터 NMOS1의 드레인 D에는 콘택트를 통해 배선(12d)(제4 배선)이 접속되어 있다. 배선(12s) 및 배선(12d)은, 예를 들어 Y축 방향으로 연장되어 있다.
제2 레이아웃(92)은, 한쪽의 확산층을 공통으로 하는 2개의 제1 도전형의 제3 트랜지스터 PMOS2를 포함하는 페어가 2개와, 한쪽의 확산층을 공통으로 하는 2개의 제2 도전형의 제4 트랜지스터 NMOS2를 포함하는 페어가 2개를 갖고 있다. 따라서, 제2 레이아웃(92)은 실시 형태 2의 기본 셀(2a)에 있어서의 제2 레이아웃(92)을 X축 방향으로 2개 배열한 구성으로 되어 있다.
각 제3 트랜지스터 PMOS2의 각 소스 S를, 콘택트를 통해 배선(13s)(제6 배선)이 접속하고 있다. 따라서, 배선(13s)은 각 제3 트랜지스터 PMOS2의 각 다른 쪽의 확산층(예를 들어, 소스 S)을 서로 접속한다. 제3 트랜지스터 PMOS2의 드레인 D에는 콘택트를 통해 배선(13d)(제7 배선)이 접속되어 있다. 배선(13d) 및 배선(13s)은, 예를 들어 X축 방향으로 연장되어 있다.
각 제4 트랜지스터 NMOS2의 각 소스 S를, 콘택트를 통해 배선(14s)(제8 배선)이 접속하고 있다. 따라서, 배선(14s)은 각 제4 트랜지스터 NMOS2의 각 다른 쪽의 확산층(예를 들어, 소스 S)을 서로 접속한다. 제4 트랜지스터 NMOS2의 드레인 D에는 콘택트를 통해 배선(14d)(제9 배선)이 접속되어 있다. 배선(14d) 및 배선(14s)은, 예를 들어 X축 방향으로 연장되어 있다.
(기본 셀 : 제2 배선층)
다음으로, 기본 셀(4a)에 있어서의 제2 배선층(20)을 설명한다. 도 28에 도시한 바와 같이, 기본 셀(4a)의 제1 레이아웃(91)은 제2 배선층(20)에 속한 배선(21)과 배선(22)을 갖고 있다. 배선(21)은 배선(11d) 및 배선(11s)을 통해, 제1 트랜지스터 PMOS1의 소스 S와 드레인 D를 접속한다. 배선(22)은 배선(12d) 및 2개의 배선(12s)을 통해, 제2 트랜지스터 NMOS1의 소스 S와 드레인 D를 접속한다. 이와 같이, 제1 레이아웃(91)은 제1 트랜지스터 PMOS1에 있어서의 한쪽의 확산층과, 다른 쪽의 확산층을 접속하는 배선(21)과, 제2 트랜지스터 NMOS1에 있어서의 한쪽의 확산층과 다른 쪽의 확산층을 접속하는 배선(22)을 갖고 있다.
또한, 배선(22)은 배선(15)을 통해, 제1 트랜지스터 PMOS1 및 제2 트랜지스터 NMOS1의 게이트 전극(33)에도 접속한다.
제2 레이아웃(92)은 제2 배선층(20)에 속한 배선(23)과 배선(24)을 갖고 있다. 배선(23)은 2개의 X축 방향으로 연장된 배선(23a 및 23b)을 포함하고 있다. 배선(23a)은 비아를 통해 제1 배선층(10)의 배선(13s)에 접속되어 있다. 배선(23b)은 비아를 통해 제1 배선층(10)의 배선(13d)에 접속되어 있다.
배선(24)은 3개의 X축 방향으로 연장된 배선(24a, 24b 및 24c)을 포함하고 있다. 배선(24a)은 비아를 통해 제1 배선층(10)의 배선(14s)에 접속되어 있다. 배선(24b)은 비아를 통해 제1 배선층(10)의 배선(14d)에 접속되어 있다. 배선(24c)은 비아를 통해 제1 배선층(10)의 배선(16)에 접속되어 있다.
본 실시 형태의 반도체 장치(4)에 있어서도, 기본 셀(4a)의 제2 배선층(20)의 배선 패턴을 변경함으로써, 인버터, 버퍼, NAND, NOR 등의 기능을 갖는 기능 셀로 변경할 수 있다. 이것 이외의 구성 및 효과는, 실시 형태 1 내지 3의 기재에 포함되어 있다.
(설계 플로우)
다음으로, 실시 형태 1 내지 4에서 설명한 반도체 장치의 셀을 형성하기 위한 설계 플로우를 설명한다. 도 30은 실시 형태 1 내지 4에 관한 설계 플로우를 예시한 플로우차트도이다. 도 30의 스텝 S11에 나타내는 바와 같이, IP(Intellectual Property) 및 RTL(하드웨어 기술 언어)을 준비한다. 그리고, 스텝 S12에 나타내는 바와 같이, 논리 합성 툴을 준비한다. 또한, 논리 합성 툴을 준비할 때에는, 표준 셀의 라이브러리를 사용해도 된다. 그리고, 스텝 S13에 나타내는 바와 같이, 넷리스트를 생성한다. 그 후, 스텝 S14에 나타내는 바와 같이, 물리 배치 배선 툴을 준비한다. 물리 배치 배선 툴을 준비할 때에는, ECO 셀의 라이브러리를 사용해도 된다. ECO 셀의 라이브러리는, 기본 셀 및 기능 셀을 라이브러리화한 것이다. 또한, 표준 셀의 라이브러리를 사용해도 된다. 다음으로, 스텝 S15에 나타내는 바와 같이, 기본 셀을 포함하는 넷리스트 및 배치 정보를 생성한다. 그리고, 스텝 S16에 나타내는 바와 같이, 마스크 패턴을 생성한다.
다음으로, 실시 형태 1 내지 4에서 설명한 반도체 장치의 기본 셀을 기능 셀로 변경하는 ECO 플로우를 설명한다. 도 31은, 실시 형태 1 내지 4에서 설명한 반도체 장치의 기본 셀을 기능 셀로 변경하는 ECO 플로우를 예시한 플로우차트도이다. 도 31의 스텝 S21에 나타내는 바와 같이, 먼저, 논리 변경ㆍ논리 수정이 발생한다. 이 경우에는, 회로 변경점이 추출되고, 필요한 기능 셀이 추출된다. 다음으로, 스텝 S22에 나타내는 바와 같이, 물리 배치 배선 툴을 준비한다. 물리 배치 배선 툴을 준비할 때에는, ECO 셀의 라이브러리를 사용해도 된다. ECO 셀의 라이브러리를 사용하여, 기본 셀로부터 기능 셀로의 변경을 행한다. 또한, 각 셀간의 접속ㆍ재배선을 행한다. 또한, 물리 배치 배선 툴을 준비할 때에는, 표준 셀의 라이브러리를 사용해도 된다. 다음으로, 스텝 S23에 나타내는 바와 같이, 넷리스트ㆍ배치 정보를 생성한다. 그리고, 스텝 S24에 나타내는 바와 같이, 마스크 패턴을 생성한다. 이에 의해, 각 셀을 접속하는 배선이 수정된 마스크 패턴의 데이터가 형성된다. 따라서, 기본 셀을 기능 셀로 변경하여 수정된 회로를 제조할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 이미 설명한 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에 있어서 다양한 변경이 가능한 것은 물론이다. 또한, 하기의 사항도, 실시 형태 1 내지 4에 기재된 기술 사상에 포함된다.
(부기 1)
주면을 갖는 반도체 기판과,
상기 반도체 기판의 주면측에 적층되며, 복수의 배선을 포함하도록 패터닝된 제1 배선층과,
상기 주면측에 상기 제1 배선층을 개재하여 적층되며, 복수의 배선을 포함하도록 패터닝된 제2 배선층을 구비하고,
상기 주면측에는, 상기 제1 배선층에 속하는 배선 및 상기 제2 배선층에 속하는 배선을 포함하는 복수의 셀이 형성되고,
상기 복수의 셀은, 제1 셀 및 상기 제1 셀과는 상기 제2 배선층의 패턴이 상이한 제2 셀을 갖고,
상기 제1 셀 및 상기 제2 셀은 모두, 제1 레이아웃 및 제2 레이아웃을 갖고,
상기 제1 레이아웃은,
한쪽의 확산층을 공통으로 하는 2개의 제1 도전형의 제1 트랜지스터와,
한쪽의 확산층을 공통으로 하는 2개의 제2 도전형의 제2 트랜지스터와,
각 상기 제1 트랜지스터의 각 다른 쪽의 확산층을 제1 전원에 접속하는 제1 배선과,
각 상기 제1 트랜지스터의 공통의 상기 한쪽의 확산층에 접속한 제2 배선과,
각 상기 제2 트랜지스터의 각 다른 쪽의 확산층을 제2 전원에 접속하는 제3 배선과,
각 상기 제2 트랜지스터의 공통의 상기 한쪽의 확산층에 접속한 제4 배선을 포함하고,
상기 제2 레이아웃은,
한쪽의 확산층을 공통으로 하는 2개의 제1 도전형의 제3 트랜지스터와,
한쪽의 확산층을 공통으로 하는 2개의 제2 도전형의 제4 트랜지스터를 포함하고,
상기 제1 배선, 상기 제2 배선, 상기 제3 배선 및 상기 제4 배선은, 상기 제1 배선층에 속하는 반도체 장치.
(부기 2)
주면을 갖는 반도체 기판과,
상기 반도체 기판의 상기 주면측에 적층되며, 복수의 배선을 포함하도록 패터닝된 제1 배선층과,
상기 반도체 기판의 상기 주면측에 상기 제1 배선층을 개재하여 적층되며, 복수의 배선을 포함하도록 패터닝된 제2 배선층을 구비하고,
상기 제1 배선층에 속하는 배선 및 상기 제2 배선층에 속하는 배선을 포함하는 복수의 셀은, 제1 셀 및 상기 제1 셀과는 상기 제2 배선층의 패턴이 상이한 제2 셀을 갖고,
상기 제1 셀 및 상기 제2 셀은 모두, 제1 레이아웃 및 제2 레이아웃을 갖고,
상기 제1 레이아웃은,
동일한 방향으로 연장된 게이트 전극을 갖고, 인접하는 트랜지스터의 한쪽 또는 다른 쪽의 확산층을 공통으로 하는 3개의 제1 도전형의 제1 트랜지스터와,
동일한 방향으로 연장된 게이트 전극을 갖고, 인접하는 트랜지스터의 한쪽 또는 다른 쪽의 확산층을 공통으로 하는 3개의 제2 도전형의 제2 트랜지스터와,
각 상기 제1 트랜지스터의 각 다른 쪽의 확산층을 제1 전원에 접속하는 제1 배선과,
각 상기 제1 트랜지스터의 각 한쪽의 확산층에 접속한 제2 배선과,
각 상기 제2 트랜지스터의 각 다른 쪽의 확산층을 제2 전원에 접속하는 제3 배선과,
각 상기 제2 트랜지스터의 각 한쪽의 확산층에 접속한 제4 배선을 포함하고,
상기 제2 레이아웃은,
동일한 방향으로 연장된 게이트 전극을 갖고, 인접하는 트랜지스터의 한쪽 또는 다른 쪽의 확산층을 공통으로 하는 3개의 제1 도전형의 제3 트랜지스터와,
동일한 방향으로 연장된 게이트 전극을 갖고, 인접하는 트랜지스터의 한쪽 또는 다른 쪽의 확산층을 공통으로 하는 3개의 제2 도전형의 제4 트랜지스터를 포함하고,
상기 제1 배선, 상기 제2 배선, 상기 제3 배선 및 상기 제4 배선은, 상기 제1 배선층에 포함되는 반도체 장치.
(부기 3)
상기 제2 레이아웃은,
각 상기 제3 트랜지스터의 각 한쪽의 확산층을 서로 접속하는 제6 배선과,
각 상기 제3 트랜지스터의 각 다른 쪽의 확산층을 서로 접속하는 제7 배선과,
각 상기 제3 트랜지스터의 각 한쪽의 확산층을 서로 접속하는 제8 배선과,
각 상기 제4 트랜지스터의 각 다른 쪽의 확산층을 서로 접속하는 제9 배선을 포함하는 부기 2에 기재된 반도체 장치.
(부기 4)
주면을 갖는 반도체 기판과,
상기 반도체 기판의 주면측에 적층되며, 복수의 배선을 포함하도록 패터닝된 제1 배선층과,
상기 주면측에 상기 제1 배선층을 개재하여 적층되며, 복수의 배선을 포함하도록 패터닝된 제2 배선층을 구비하고,
상기 주면측에는, 상기 제1 배선층에 속하는 배선 및 상기 제2 배선층에 속하는 배선을 포함하는 복수의 셀이 형성되고,
상기 복수의 셀은, 제1 셀, 및, 상기 제1 셀과는 상기 제2 배선층의 패턴이 상이한 제2 셀을 갖고,
상기 제1 셀 및 상기 제2 셀은 모두, 제1 레이아웃 및 제2 레이아웃을 갖고,
상기 제1 레이아웃은,
한쪽의 확산층을 공통으로 하는 2개의 제1 도전형의 제1 트랜지스터를 포함하는 페어가 2개와,
한쪽의 확산층을 공통으로 하는 2개의 제2 도전형의 제2 트랜지스터를 포함하는 페어가 2개와,
각 상기 제1 트랜지스터의 각 다른 쪽의 확산층을 제1 전원에 접속하는 제1 배선과,
각 상기 제1 트랜지스터의 공통의 상기 한쪽의 확산층에 접속한 제2 배선과,
각 상기 제2 트랜지스터의 각 다른 쪽의 확산층을 제2 전원에 접속하는 제3 배선과,
각 상기 제2 트랜지스터의 공통의 상기 한쪽의 확산층에 접속한 제4 배선을 갖고,
상기 제2 레이아웃은,
한쪽의 확산층을 공통으로 하는 2개의 제1 도전형의 제3 트랜지스터를 포함하는 페어가 2개와,
한쪽의 확산층을 공통으로 하는 2개의 제2 도전형의 제4 트랜지스터를 포함하는 페어가 2개를 갖고,
상기 제1 배선, 상기 제2 배선, 상기 제3 배선 및 상기 제4 배선은, 상기 제1 배선층에 속하는 반도체 장치.
(부기 5)
상기 제2 레이아웃은,
각 상기 제3 트랜지스터의 각 다른 쪽의 확산층을 서로 접속하는 제6 배선과,
각 상기 제3 트랜지스터의 공통의 상기 한쪽의 확산층에 접속한 제7 배선과,
각 상기 제4 트랜지스터의 각 다른 쪽의 확산층을 서로 접속하는 제7 배선과,
각 상기 제4 트랜지스터의 공통의 상기 한쪽의 확산층에 접속한 제8 배선을 갖는 부기 4에 기재된 반도체 장치.
(부기 6)
주면을 갖는 반도체 기판과,
상기 반도체 기판의 주면측에 적층되며, 복수의 배선을 포함하도록 패터닝된 제1 배선층과,
상기 주면측에 상기 제1 배선층을 개재하여 적층되며, 복수의 배선을 포함하도록 패터닝된 제2 배선층을 구비하고,
상기 주면측에는, 상기 제1 배선층에 속하는 배선 및 상기 제2 배선층에 속하는 배선을 포함하는 복수의 셀이 형성되고,
상기 복수의 셀 중 적어도 어느 셀은, 제1 레이아웃 및 제2 레이아웃을 갖고,
상기 제1 레이아웃은,
제1 트랜지스터와,
상기 제1 트랜지스터와 도전형이 상이한 제2 트랜지스터와,
상기 제1 트랜지스터의 어느 한쪽의 확산층을 제1 전원에 접속하는 제1 배선과,
상기 제1 트랜지스터의 다른 쪽의 확산층에 접속한 제2 배선과,
상기 제2 트랜지스터의 어느 한쪽의 확산층을 제2 전원에 접속하는 제3 배선과,
상기 제2 트랜지스터의 다른 쪽의 확산층에 접속한 제4 배선을 포함하고,
상기 제2 레이아웃은,
상기 제3 트랜지스터와,
상기 제3 트랜지스터와 도전형이 상이한 제4 트랜지스터를 포함하고,
상기 제1 배선, 상기 제2 배선, 상기 제3 배선 및 상기 제4 배선은, 상기 제1 배선층에 속하고,
상기 셀은, 상기 제2 배선층의 패턴을 변경함으로써, 인버터, 버퍼, NAND 및 NOR 중 적어도 하나의 기능을 갖도록 변경 가능한 반도체 장치.
(부기 7)
상기 제2 레이아웃은,
상기 제3 트랜지스터의 어느 한쪽의 확산층에 접속한 제6 배선과,
상기 제3 트랜지스터의 다른 쪽의 확산층에 접속한 제7 배선과,
상기 제4 트랜지스터의 어느 한쪽의 확산층에 접속한 제8 배선과,
상기 제3 트랜지스터의 다른 쪽의 확산층에 접속한 제9 배선을 갖고,
상기 제6 배선, 상기 제7 배선, 상기 제8 배선 및 상기 제9 배선은, 상기 제1 배선층에 속하고,
상기 제6 배선, 상기 제7 배선, 상기 제8 배선 및 상기 제9 배선은, 전기적으로 플로팅되어 있는 부기 6에 기재된 반도체 장치.
(부기 8)
상기 제6 배선, 상기 제7 배선, 상기 제8 배선 및 상기 제9 배선은, 상기 주면에 평행한 면내에 있어서의 일방향으로 연장되고,
상기 제1 배선, 상기 제2 배선, 상기 제3 배선 및 상기 제4 배선은, 상기 면내에 있어서의 상기 일방향에 교차하는 타방향으로 연장되는 부기 6에 기재된 반도체 장치.
(부기 9)
상기 제1 레이아웃은, 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 게이트 전극에 접속한 제5 배선을 포함하고,
상기 제2 레이아웃은, 상기 제3 트랜지스터 및 상기 제4 트랜지스터의 게이트 전극에 접속한 제10 배선을 포함하고,
상기 제5 배선 및 제10 배선은, 상기 제1 배선층에 속하는 부기 6에 기재된 반도체 장치.
(부기 10)
상기 제1 셀은,
상기 제1 트랜지스터에 있어서의 한쪽의 확산층과 다른 쪽의 확산층을 접속하는 상기 제2 배선층에 속한 제11 배선과,
상기 제2 트랜지스터에 있어서의 한쪽의 확산층과 다른 쪽의 확산층을 접속하는 상기 제2 배선층에 속한 제12 배선을 갖는 부기 6에 기재된 반도체 장치.
(부기 11)
상기 제12 배선은, 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 상기 게이트 전극에도 접속하는 부기 10에 기재된 반도체 장치.
1, 2, 3, 4 : 반도체 장치
1a, 2a, 3a, 4a : 기본 셀
1b : INV 셀
1c : INVx2 셀
1d : BUF 셀
1e : 2NAND 셀
1f : 2NOR 셀
2b : INVx2 셀
2c : INVx4 셀
2d : BUFx2 셀
2e : 2NANDx2 셀
2f : 2NORx2 셀
10 : 제1 배선층
11d, 11s, 12d, 12s, 13d, 13s, 14d, 14s, 15, 16 : 배선
20 : 제2 배선층
30 : 반도체 기판
31 : 주면
32 : N형 웰
33 : 게이트 전극
34 : 더미 전극
35 : 절연막
36n, 36p : 확산층
91 : 제1 레이아웃
92 : 제2 레이아웃
101, 102, 103, 104 : 반도체 장치
110 : 반도체 기판
111 : 인버터
115 : 게이트 전극
116a, 116b : 콘택트
117 : 트랜지스터
118 : 확산층
121 : 제1 배선층
121a, 121b : 배선
122 : 제2 배선층
122a, 122b, 122c : 배선
123a, 123b : 비아

Claims (20)

  1. 반도체 기판의 주면측에 형성되며 소정의 패턴을 갖는 제1 배선층과, 상기 제1 배선층 상에 형성되며 소정의 패턴을 갖는 제2 배선층을 포함하는 기본 셀을 사용하여 설계되고, 설계 단계에 있어서의 상기 제2 배선층의 패턴의 변경에 의해 상기 기본 셀이 소정의 기능을 갖도록 변경된 기능 셀을 포함하는 반도체 장치로서,
    상기 기능 셀은, 상기 주면에 평행한 면내에 있어서의 일방향으로 나란히 배치된 제1 레이아웃 및 제2 레이아웃을 갖고,
    상기 기능 셀은, 상기 제1 레이아웃 및 상기 제2 레이아웃의 상기 제2 배선층에 속하는 배선이 접속됨으로써, 상기 소정의 기능을 갖고,
    상기 제1 레이아웃은,
    제1 트랜지스터와,
    상기 면내에 있어서의 상기 일방향과 교차하는 타방향으로 상기 제1 트랜지스터와 나란히 배치되며, 상기 제1 트랜지스터와 도전형이 상이한 제2 트랜지스터와,
    상기 제1 트랜지스터의 어느 한쪽의 확산층을 제1 전원에 접속하는 제1 배선과,
    상기 제1 트랜지스터의 다른 쪽의 확산층에 접속한 제2 배선과,
    상기 제2 트랜지스터의 어느 한쪽의 확산층을 제2 전원에 접속하는 제3 배선과,
    상기 제2 트랜지스터의 다른 쪽의 확산층에 접속한 제4 배선과,
    상기 타방향에 있어서의 상기 제1 트랜지스터 및 상기 제2 트랜지스터 사이에 배치되며, 상기 제1 트랜지스터 및 상기 제2 트랜지스터에 공통의 게이트 전극에 접속한 제5 배선을 포함하고,
    상기 제2 레이아웃은,
    제3 트랜지스터와,
    상기 타방향으로 상기 제3 트랜지스터와 나란히 배치되며, 상기 제3 트랜지스터와 도전형이 상이한 제4 트랜지스터와,
    상기 제3 트랜지스터의 어느 한쪽의 확산층에 접속한 제6 배선과,
    상기 제3 트랜지스터의 다른 쪽의 확산층에 접속한 제7 배선과,
    상기 제4 트랜지스터의 어느 한쪽의 확산층에 접속한 제8 배선과,
    상기 제4 트랜지스터의 다른 쪽의 확산층에 접속한 제9 배선과,
    상기 타방향에 있어서의 상기 제3 트랜지스터 및 상기 제4 트랜지스터 사이에 배치되며, 상기 제3 트랜지스터 및 상기 제4 트랜지스터에 공통의 게이트 전극에 접속한 제10 배선을 포함하고,
    상기 제1 배선층에 속하는 상기 제1 배선, 상기 제2 배선, 상기 제3 배선 및 상기 제4 배선은, 상기 타방향으로 연장되고,
    상기 제1 배선층에 속하는 상기 제5 배선, 상기 제6 배선, 상기 제7 배선, 상기 제8 배선, 상기 제9 배선 및 상기 제10 배선은, 상기 일방향으로 연장되는 반도체 장치.
  2. 제1항에 있어서,
    상기 기능 셀은,
    상기 제1 트랜지스터의 한쪽의 확산층 및 다른 쪽의 확산층과, 상기 제3 트랜지스터의 다른 쪽의 확산층을 접속하는 상기 제2 배선층에 속한 배선과,
    상기 제2 트랜지스터에 있어서의 한쪽의 확산층 및 다른 쪽의 확산층과, 상기 제4 트랜지스터의 다른 쪽의 확산층과, 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 게이트 전극을 접속하는 상기 제2 배선층에 속한 배선과,
    상기 제3 트랜지스터의 한쪽의 확산층과, 상기 제4 트랜지스터의 한쪽의 확산층을 접속하는 상기 제2 배선층에 속한 배선을 갖고,
    상기 기능 셀은, 인버터의 기능을 갖는 반도체 장치.
  3. 제1항에 있어서,
    상기 기능 셀은,
    상기 제1 트랜지스터의 한쪽의 확산층과, 상기 제2 트랜지스터의 한쪽의 확산층과, 상기 제3 트랜지스터의 한쪽의 확산층과, 상기 제4 트랜지스터의 한쪽의 확산층을 접속하는 상기 제2 배선층에 속한 배선과,
    상기 제1 트랜지스터의 다른 쪽의 확산층과, 상기 제3 트랜지스터의 다른 쪽의 확산층을 접속하는 상기 제2 배선층에 속한 배선과,
    상기 제2 트랜지스터의 다른 쪽의 확산층과, 상기 제4 트랜지스터의 다른 쪽의 확산층을 접속하는 상기 제2 배선층에 속한 배선과,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터의 게이트 전극과, 상기 제3 트랜지스터 및 상기 제4 트랜지스터의 게이트 전극을 접속하는 상기 제2 배선층에 속한 배선을 갖고,
    상기 기능 셀은, 구동 능력이 2배의 인버터의 기능을 갖는 반도체 장치.
  4. 제1항에 있어서,
    상기 기능 셀은,
    상기 제1 트랜지스터의 한쪽의 확산층과, 상기 제2 트랜지스터의 한쪽의 확산층과, 상기 제3 트랜지스터 및 상기 제4 트랜지스터의 게이트 전극을 접속하는 상기 제2 배선층에 속한 배선과,
    상기 제1 트랜지스터의 다른 쪽의 확산층과, 상기 제3 트랜지스터의 다른 쪽의 확산층을 접속하는 상기 제2 배선층에 속한 배선과,
    상기 제3 트랜지스터의 한쪽의 확산층과, 상기 제4 트랜지스터의 한쪽의 확산층을 접속하는 상기 제2 배선층에 속한 배선과,
    상기 제2 트랜지스터의 다른 쪽의 확산층과, 상기 제4 트랜지스터의 다른 쪽의 확산층을 접속하는 상기 제2 배선층에 속한 배선을 갖고,
    상기 기능 셀은, 버퍼의 기능을 갖는 반도체 장치.
  5. 제1항에 있어서,
    상기 기능 셀은,
    상기 제1 트랜지스터의 한쪽의 확산층과, 상기 제3 트랜지스터의 한쪽의 확산층과, 제4 트랜지스터의 한쪽의 확산층을 접속하는 상기 제2 배선층에 속한 배선과,
    상기 제2 트랜지스터의 한쪽의 확산층과, 상기 제4 트랜지스터의 다른 쪽의 확산층을 접속하는 상기 제2 배선층에 속한 배선과,
    상기 제1 트랜지스터의 다른 쪽의 확산층과, 상기 제3 트랜지스터의 다른 쪽의 확산층을 접속하는 상기 제2 배선층에 속한 배선을 갖고,
    상기 기능 셀은, NAND의 기능을 갖는 반도체 장치.
  6. 제1항에 있어서,
    상기 기능 셀은,
    상기 제1 트랜지스터의 한쪽의 확산층과, 상기 제3 트랜지스터의 다른 쪽의 확산층을 접속하는 상기 제2 배선층에 속한 배선과,
    상기 제3 트랜지스터의 한쪽의 확산층과, 상기 제4 트랜지스터의 한쪽의 확산층과, 상기 제2 트랜지스터의 한쪽의 확산층을 접속하는 상기 제2 배선층에 속한 배선과,
    상기 제2 트랜지스터의 다른 쪽의 확산층과, 상기 제4 트랜지스터의 다른 쪽의 확산층을 접속하는 상기 제2 배선층에 속한 배선을 갖고,
    상기 기능 셀은, NOR의 기능을 갖는 반도체 장치.
  7. 반도체 기판의 주면측에 형성되며 소정의 패턴을 갖는 제1 배선층과, 상기 제1 배선층 상에 형성되며 소정의 패턴을 갖는 제2 배선층을 포함하는 기본 셀을 사용하여 설계되고, 설계 단계에 있어서의 상기 제2 배선층의 패턴의 변경에 의해 상기 기본 셀이 소정의 기능을 갖도록 변경된 기능 셀을 포함하는 반도체 장치로서,
    상기 기능 셀은, 상기 주면에 평행한 면내에 있어서의 일방향으로 나란히 배치된 제1 레이아웃 및 제2 레이아웃을 갖고,
    상기 기능 셀은, 상기 제1 레이아웃 및 상기 제2 레이아웃의 상기 제2 배선층에 속하는 배선이 접속됨으로써, 상기 소정의 기능을 갖고,
    상기 제1 레이아웃은,
    한쪽의 확산층을 공통으로 하는 2개의 제1 도전형의 제1 트랜지스터와,
    상기 면내에 있어서의 상기 일방향과 교차하는 타방향으로 상기 2개의 제1 트랜지스터와 나란히 배치되며, 한쪽의 확산층을 공통으로 하는 2개의 제2 도전형의 제2 트랜지스터와,
    각 상기 제1 트랜지스터의 각 다른 쪽의 확산층을 제1 전원에 접속하는 제1 배선과,
    각 상기 제1 트랜지스터의 공통의 상기 한쪽의 확산층에 접속한 제2 배선과,
    각 상기 제2 트랜지스터의 각 다른 쪽의 확산층을 제2 전원에 접속하는 제3 배선과,
    각 상기 제2 트랜지스터의 공통의 상기 한쪽의 확산층에 접속한 제4 배선과,
    상기 타방향에 있어서의 상기 제1 트랜지스터 및 상기 제2 트랜지스터 사이에 배치되며, 상기 제1 트랜지스터 및 상기 제2 트랜지스터에 공통의 게이트 전극에 접속한 제5 배선을 포함하고,
    상기 제2 레이아웃은,
    한쪽의 확산층을 공통으로 하는 2개의 제1 도전형의 제3 트랜지스터와,
    상기 타방향으로 상기 2개의 제3 트랜지스터와 나란히 배치되며, 한쪽의 확산층을 공통으로 하는 2개의 제2 도전형의 제4 트랜지스터와,
    각 상기 제3 트랜지스터의 각 다른 쪽의 확산층을 서로 접속하는 제6 배선과,
    각 상기 제3 트랜지스터의 공통의 상기 한쪽의 확산층에 접속한 제7 배선과,
    각 상기 제4 트랜지스터의 각 다른 쪽의 확산층을 서로 접속하는 제8 배선과,
    각 상기 제4 트랜지스터의 공통의 상기 한쪽의 확산층에 접속한 제9 배선과,
    상기 타방향에 있어서의 상기 제3 트랜지스터 및 상기 제4 트랜지스터 사이에 배치되며, 상기 제3 트랜지스터 및 상기 제4 트랜지스터에 공통의 게이트 전극에 접속한 제10 배선을 포함하고,
    상기 제1 배선층에 속하는 상기 제1 배선, 상기 제2 배선, 상기 제3 배선 및 상기 제4 배선은, 상기 타방향으로 연장되고,
    상기 제1 배선층에 속하는 상기 제5 배선, 상기 제6 배선, 상기 제7 배선, 상기 제8 배선, 상기 제9 배선 및 상기 제10 배선은, 상기 일방향으로 연장되는 반도체 장치.
  8. 제7항에 있어서,
    상기 기능 셀은,
    상기 제1 트랜지스터의 한쪽의 확산층 및 다른 쪽의 확산층과, 상기 제3 트랜지스터의 다른 쪽의 확산층을 접속하는 상기 제2 배선층에 속한 배선과,
    상기 제2 트랜지스터에 있어서의 한쪽의 확산층 및 다른 쪽의 확산층과, 상기 제4 트랜지스터의 다른 쪽의 확산층과, 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 게이트 전극을 접속하는 상기 제2 배선층에 속한 배선과,
    상기 제3 트랜지스터의 한쪽의 확산층과, 상기 제4 트랜지스터의 한쪽의 확산층을 접속하는 상기 제2 배선층에 속한 배선을 갖고,
    상기 기능 셀은, 구동 능력이 2배의 인버터의 기능을 갖는 반도체 장치.
  9. 제7항에 있어서,
    상기 기능 셀은,
    상기 제1 트랜지스터의 한쪽의 확산층과, 상기 제2 트랜지스터의 한쪽의 확산층과, 상기 제3 트랜지스터의 한쪽의 확산층과, 상기 제4 트랜지스터의 한쪽의 확산층을 접속하는 상기 제2 배선층에 속한 배선과,
    상기 제1 트랜지스터의 다른 쪽의 확산층과, 상기 제3 트랜지스터의 다른 쪽의 확산층을 접속하는 상기 제2 배선층에 속한 배선과,
    상기 제2 트랜지스터의 다른 쪽의 확산층과, 상기 제4 트랜지스터의 다른 쪽의 확산층을 접속하는 상기 제2 배선층에 속한 배선과,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터의 게이트 전극과, 상기 제3 트랜지스터 및 상기 제4 트랜지스터의 게이트 전극을 접속하는 상기 제2 배선층에 속한 배선을 갖고,
    상기 기능 셀은, 구동 능력이 4배의 인버터의 기능을 갖는 반도체 장치.
  10. 제7항에 있어서,
    상기 기능 셀은,
    상기 제1 트랜지스터의 한쪽의 확산층과, 상기 제2 트랜지스터의 한쪽의 확산층과, 상기 제3 트랜지스터 및 상기 제4 트랜지스터의 게이트 전극을 접속하는 상기 제2 배선층에 속한 배선과,
    상기 제1 트랜지스터의 다른 쪽의 확산층과, 상기 제3 트랜지스터의 다른 쪽의 확산층을 접속하는 상기 제2 배선층에 속한 배선과,
    상기 제3 트랜지스터의 한쪽의 확산층과, 상기 제4 트랜지스터의 한쪽의 확산층을 접속하는 상기 제2 배선층에 속한 배선과,
    상기 제2 트랜지스터의 다른 쪽의 확산층과, 상기 제4 트랜지스터의 다른 쪽의 확산층을 접속하는 상기 제2 배선층에 속한 배선을 갖고,
    상기 기능 셀은, 구동 능력이 2배의 버퍼의 기능을 갖는 반도체 장치.
  11. 제7항에 있어서,
    상기 기능 셀은,
    상기 제1 트랜지스터의 한쪽의 확산층과, 상기 제3 트랜지스터의 한쪽의 확산층과, 제4 트랜지스터의 한쪽의 확산층을 접속하는 상기 제2 배선층에 속한 배선과,
    상기 제2 트랜지스터의 한쪽의 확산층과, 상기 제4 트랜지스터의 다른 쪽의 확산층을 접속하는 상기 제2 배선층에 속한 배선과,
    상기 제1 트랜지스터의 다른 쪽의 확산층과, 상기 제3 트랜지스터의 다른 쪽의 확산층을 접속하는 상기 제2 배선층에 속한 배선을 갖고,
    상기 기능 셀은, 구동 능력이 2배의 NAND의 기능을 갖는 반도체 장치.
  12. 제7항에 있어서,
    상기 기능 셀은,
    상기 제1 트랜지스터의 한쪽의 확산층과, 상기 제3 트랜지스터의 다른 쪽의 확산층을 접속하는 상기 제2 배선층에 속한 배선과,
    상기 제3 트랜지스터의 한쪽의 확산층과, 상기 제4 트랜지스터의 한쪽의 확산층과, 상기 제2 트랜지스터의 한쪽의 확산층을 접속하는 상기 제2 배선층에 속한 배선과,
    상기 제2 트랜지스터의 다른 쪽의 확산층과, 상기 제4 트랜지스터의 다른 쪽의 확산층을 접속하는 상기 제2 배선층에 속한 배선을 갖고,
    상기 기능 셀은, 구동 능력이 2배의 NOR의 기능을 갖는 반도체 장치.
  13. 반도체 기판의 주면측에 형성되며 소정의 패턴을 갖는 제1 배선층과, 상기 제1 배선층 상에 형성되며 소정의 패턴을 갖는 제2 배선층을 포함하는 복수의 기본 셀을 사용하여 설계되고, 설계 단계에 있어서의 상기 제2 배선층의 패턴의 변경에 의해 상기 기본 셀이 소정의 기능을 갖도록 변경된 기능 셀을 포함하는 반도체 장치로서,
    상기 주면측에는, 상기 기능 셀 및 상기 기본 셀을 포함하는 복수의 셀이 형성되고,
    상기 기본 셀은, 상기 주면에 평행한 면내에 있어서의 일방향으로 나란히 배치된 제1 레이아웃 및 제2 레이아웃을 갖고,
    상기 제1 레이아웃은,
    제1 트랜지스터와,
    상기 면내에 있어서의 상기 일방향과 교차하는 타방향으로 상기 제1 트랜지스터와 나란히 배치되며, 상기 제1 트랜지스터와 도전형이 상이한 제2 트랜지스터와,
    상기 제1 트랜지스터의 어느 한쪽의 확산층을 제1 전원에 접속하는 제1 배선과,
    상기 제1 트랜지스터의 다른 쪽의 확산층에 접속한 제2 배선과,
    상기 제2 트랜지스터의 어느 한쪽의 확산층을 제2 전원에 접속하는 제3 배선과,
    상기 제2 트랜지스터의 다른 쪽의 확산층에 접속한 제4 배선과,
    상기 타방향에 있어서의 상기 제1 트랜지스터 및 상기 제2 트랜지스터 사이에 배치되며, 상기 제1 트랜지스터 및 상기 제2 트랜지스터에 공통의 게이트 전극에 접속한 제5 배선을 포함하고,
    상기 제2 레이아웃은,
    제3 트랜지스터와,
    상기 타방향으로 상기 제3 트랜지스터와 나란히 배치되며, 상기 제3 트랜지스터와 도전형이 상이한 제4 트랜지스터와,
    상기 제3 트랜지스터의 어느 한쪽의 확산층에 접속한 제6 배선과,
    상기 제3 트랜지스터의 다른 쪽의 확산층에 접속한 제7 배선과,
    상기 제4 트랜지스터의 어느 한쪽의 확산층에 접속한 제8 배선과,
    상기 제4 트랜지스터의 다른 쪽의 확산층에 접속한 제9 배선과,
    상기 타방향에 있어서의 상기 제3 트랜지스터 및 상기 제4 트랜지스터 사이에 배치되며, 상기 제3 트랜지스터 및 상기 제4 트랜지스터에 공통의 게이트 전극에 접속한 제10 배선을 포함하고,
    상기 제1 배선층에 속하는 상기 제1 배선, 상기 제2 배선, 상기 제3 배선 및 상기 제4 배선은, 상기 타방향으로 연장되고,
    상기 제1 배선층에 속하는 상기 제5 배선, 상기 제6 배선, 상기 제7 배선, 상기 제8 배선, 상기 제9 배선 및 상기 제10 배선은, 상기 일방향으로 연장되는 반도체 장치.
  14. 제13항에 있어서,
    상기 제6 배선, 상기 제7 배선, 상기 제8 배선 및 상기 제9 배선은 전기적으로 플로팅되어 있는 반도체 장치.
  15. 제13항에 있어서,
    상기 기본 셀은,
    상기 제1 트랜지스터에 있어서의 한쪽의 확산층과 다른 쪽의 확산층을 접속하는 상기 제2 배선층에 속한 제11 배선과,
    상기 제2 트랜지스터에 있어서의 한쪽의 확산층과 다른 쪽의 확산층을 접속하는 상기 제2 배선층에 속한 제12 배선을 갖는 반도체 장치.
  16. 제15항에 있어서,
    상기 제12 배선은, 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 게이트 전극에도 접속하는 반도체 장치.
  17. 제13항에 있어서,
    상기 기본 셀은,
    상기 제6 배선에 접속한 상기 제2 배선층에 속하는 상기 일방향으로 연장된 배선과,
    상기 제7 배선에 접속한 상기 제2 배선층에 속하는 상기 일방향으로 연장된 배선과,
    상기 제8 배선에 접속한 상기 제2 배선층에 속하는 상기 일방향으로 연장된 배선과,
    상기 제9 배선에 접속한 상기 제2 배선층에 속하는 상기 일방향으로 연장된 배선과,
    상기 제10 배선에 접속한 상기 제2 배선층에 속하는 상기 일방향으로 연장된 배선을 갖는 반도체 장치.
  18. 제13항에 있어서,
    상기 기본 셀은, 상기 제2 배선층의 배선의 패턴을 변경함으로써, 인버터, 버퍼, NAND 및 NOR 중 적어도 하나의 기능 셀로 변경 가능한 반도체 장치.
  19. 제13항에 있어서,
    상기 제1 트랜지스터 및 제2 트랜지스터의 역치 전압은, 상기 제3 트랜지스터 및 제4 트랜지스터의 역치 전압보다도 높은 반도체 장치.
  20. 제13항에 있어서,
    상기 기능 셀에 포함된 트랜지스터의 역치 전압은, 상기 기본 셀에 포함된 트랜지스터의 역치 전압보다도 높은 반도체 장치.
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