WO2014010088A1 - 半導体集積回路 - Google Patents

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WO2014010088A1
WO2014010088A1 PCT/JP2012/068013 JP2012068013W WO2014010088A1 WO 2014010088 A1 WO2014010088 A1 WO 2014010088A1 JP 2012068013 W JP2012068013 W JP 2012068013W WO 2014010088 A1 WO2014010088 A1 WO 2014010088A1
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transistor
gate
logic
power
well
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PCT/JP2012/068013
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English (en)
French (fr)
Inventor
龍一 西山
Original Assignee
富士通株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/205—Substrate bias-voltage generators

Definitions

  • the present invention relates to a semiconductor integrated circuit.
  • a switch transistor (power gate) having a high threshold voltage is arranged so as to surround an area in which a logic circuit such as a NAND gate of a semiconductor integrated circuit is mounted. Is to reduce the power consumption of unused circuits.
  • a problem may arise when a switch transistor and a transistor constituting a logic circuit are connected in series and the back gate of each transistor is connected to a reference potential of a power source or a ground. That is, a reverse voltage is applied to the back gates of the transistors constituting the logic circuit due to a voltage drop caused by the switch transistors, and the threshold value of the transistors connected in series with the switch transistors may increase due to the substrate bias effect. In this case, the operation speed of the logic circuit is lowered, and a good operation may not be obtained.
  • an object of the present invention is to provide a semiconductor integrated circuit that operates well when performing power gating.
  • a semiconductor integrated circuit includes a power gate transistor connected to a reference potential point of either a power supply or a ground, and a first logic in which a source and a back gate are connected to a drain of the power gate transistor.
  • FIG. 7 is a diagram showing a cross section taken along line BB of the semiconductor integrated circuit 100 shown in FIG. 6. It is a figure which shows the operation time of the logic transistor 111 of 100 A of semiconductor integrated circuits of embodiment, and the logic transistor 11 of the semiconductor integrated circuit 30 of a comparative example. It is a circuit diagram which shows the semiconductor integrated circuit 200 of the modification of embodiment. It is a figure which shows planar arrangement
  • FIG. 1 and 2 are diagrams showing a circuit configuration of a semiconductor integrated circuit of a comparative example.
  • FIG. 1 shows a circuit including a power gate transistor constructed by an NMOS (N-type Metal Oxide Semiconductor) transistor.
  • FIG. 2 shows a circuit including a power gate transistor constructed by a PMOS (P-type Metal Oxide Semiconductor) transistor.
  • the semiconductor integrated circuit 10 shown in FIG. 1 includes a logic transistor 11, a power gate transistor 12, and an output terminal 10A. Both the logic transistor 11 and the power gate transistor 12 are NMOS transistors.
  • the drain D1 of the logic transistor 11 is connected to the output terminal 10A, and the source S1 is connected to the drain D2 of the power gate transistor 12.
  • the back gate BG1 of the logic transistor 11 is connected to the ground line VSS together with the back gate BG2 of the power gate transistor 12.
  • the ground line VSS is an example of a reference potential point.
  • Both the back gate BG1 and the back gate BG2 are connected to the ground line VSS by connecting the P well 1 (Pwell 1) of the semiconductor integrated circuit 10 to the ground line VSS.
  • a predetermined drive voltage is applied to the gate G1 of the logic transistor 11.
  • the logic transistor 11 is turned on when a drive voltage of H (High) level ('1') is applied to the gate G1 while the power gate transistor 12 is on, and the L (Low) level (' It is turned off when a drive voltage of 0 ′) is applied.
  • the drain D2 of the power gate transistor 12 is connected to the source S1 of the logic transistor 11, and the source S2 is connected to the ground line VSS.
  • the back gate BG2 of the power gate transistor 12 is connected to the ground line VSS together with the back gate BG1 of the logic transistor 11.
  • a predetermined drive voltage is applied to the gate G2 of the power gate transistor 12.
  • the power gate transistor 12 is turned on when a drive voltage of H (High) level ('1') is applied to the gate G2, and a drive voltage of L (Low) level ('0') is applied to the gate G2. And turned off.
  • the power gate transistor 12 puts the logic transistor 11 into an operable state when it is on, and puts the logic transistor 11 into a non-operating state when it is off.
  • the logic transistor 11 is operable when the power gate transistor 12 is turned on so that the source S1 of the logic transistor 11 is connected to the ground line VSS, and an H level driving voltage is applied to the gate G1. In this state, the transistor 11 can be turned on.
  • the semiconductor integrated circuit 20 shown in FIG. 2 includes a logic transistor 21, a power gate transistor 22, and an output terminal 20A. Both the logic transistor 21 and the power gate transistor 22 are PMOS transistors.
  • the drain D1 of the logic transistor 21 is connected to the output terminal 20A, and the source S1 is connected to the drain D2 of the power gate transistor 22.
  • the back gate BG1 of the logic transistor 21 is connected to the power supply line VDD together with the back gate BG2 of the power gate transistor 22.
  • the power supply line VDD is an example of a reference potential point.
  • Both the back gate BG1 and the back gate BG2 are connected to the power supply line VDD by connecting the N well 1 (Nwell1) of the semiconductor integrated circuit 20 to the power supply line VDD.
  • a predetermined drive voltage is applied to the gate G1 of the logic transistor 21.
  • the logic transistor 21 is turned on when a drive voltage of L (Low) level ('0') is applied to the gate G1 while the power gate transistor 22 is on, and the H (High) level (' When the drive voltage 1 ') is applied, it is turned off.
  • the drain D2 of the power gate transistor 22 is connected to the source S1 of the logic transistor 21, and the source S2 is connected to the power supply line VDD.
  • the back gate BG2 of the power gate transistor 22 is connected to the power supply line VDD together with the back gate BG1 of the logic transistor 21.
  • a predetermined drive voltage is applied to the gate G2 of the power gate transistor 22.
  • the power gate transistor 22 is turned on when a drive voltage of L (Low) level ('0') is applied to the gate G2, and a drive voltage of H (High) level ('1') is applied to the gate G2. And turned off.
  • the power gate transistor 22 makes the logic transistor 21 operable when it is on, and disables the logic transistor 21 when it is off.
  • the logic transistor 21 is operable when the power gate transistor 22 is turned on so that the source S1 of the logic transistor 21 is connected to the power supply line VDD, and an L level driving voltage is applied to the gate G1. In this state, the transistor 21 can be turned on.
  • FIG. 3 is a diagram showing a planar arrangement of the semiconductor integrated circuit 30 of the comparative example.
  • the semiconductor integrated circuit 30 of the comparative example includes both the logic transistor 11 and the power gate transistor 12 of the semiconductor integrated circuit 10 shown in FIG. 1, and the logic transistor 21 and the power gate transistor 22 of the semiconductor integrated circuit 20 shown in FIG. Circuit.
  • FIG. 3 shows a state in which one P well 1 (Pwell 1) is arranged on each side of one N well 1 (Nwell 1).
  • the P well 1 (Pwell 1) and the N well 1 (N well 1) are formed on the surface side of a P-type silicon substrate, for example.
  • the substrate contact cell is indicated by a thick solid line
  • the power gate cell is indicated by a thick broken line
  • the standard cell is indicated by a thick dashed line.
  • a power line VDD and a ground line VSS arranged above the P well 1 (Pwell 1) and the N well 1 (Nwell 1) are indicated by two-dot chain lines.
  • the ground line VSS is included in the L1 layer
  • the power supply line VDD is included in the L2 layer located above the L1 layer.
  • the gates of the NMOS transistor and the PMOS transistor are indicated by hatching with an upward slanting line, and the diffusion layers formed on both sides of the gate are indicated by broken lines.
  • the contact with the wiring of the NMOS transistor and the PMOS transistor is indicated by a solid square ( ⁇ ).
  • the contact includes a contact whose gate is connected to a gate driving wiring (not shown), and a contact whose drain or source is connected to the power supply line VDD or the ground line VSS.
  • the substrate contact cell is a cell in which the P well 1 (Pwell 1) and the N well 1 (Nwell 1) are connected to the ground line VSS and the power supply line VDD, respectively.
  • the power gate cell is a cell that controls whether or not power is supplied to the standard cell.
  • the power gate cell is a cell including the power gate transistor 12 and the power gate transistor 22, for example.
  • a standard cell is a functional cell such as a NAND gate used in a logic circuit of a semiconductor integrated circuit, and is a cell to which power is supplied from a power supply via a power gate cell.
  • the standard cell is a cell including the logic transistor 11 and the logic transistor 21, for example.
  • the standard cells to which power is supplied through the power gate cells are some standard cells among all the standard cells included in the semiconductor integrated circuit 30.
  • a power gate cell indicated by a thick broken line is arranged on the left side of the standard cell indicated by a thick one-dot chain line.
  • a substrate contact cell indicated by a thick solid line is arranged on the left side of the power gate cell.
  • the standard cell and the power gate cell are realized by a logic circuit. For this reason, the area where the standard cell and the power gate cell are arranged is referred to as a logic arrangement area.
  • a P well 1 (Pwell 1) shown in FIG. 3 shows a logic transistor 11 and a power gate transistor 12 constructed by NMOS transistors.
  • a circuit diagram of the logic transistor 11 and the power gate transistor 12 is as shown in FIG.
  • the drain D1 of the logic transistor 11 shown in FIG. 3 is constructed by an N + type diffusion layer disposed on the right side of the gate G1, and is connected to an output terminal 10A (not shown) (see FIG. 1) by a contact.
  • the source S1 is constructed by an N + type diffusion layer disposed on the left side of the gate G1, and is connected to the drain D2 of the power gate transistor 12 through a contact and wiring 10B.
  • the gate G1 is connected to a gate driving wiring (not shown) through a contact.
  • the drain D2 of the power gate transistor 12 is constructed by an N + type diffusion layer disposed on the right side of the gate G2 in the region of the power gate cell, and is connected to the wiring 10B by a contact.
  • the source S2 is constructed by an N-type diffusion layer disposed on the left side of the gate G2, and is connected to the ground line VSS by a contact.
  • the gate G2 is connected to a gate driving wiring (not shown) through a contact.
  • the gate driving wiring connected to the gate G2 is different from the gate driving wiring connected to the gate G1, in order to perform power gating, the power gate transistor 12 included in the power gate cell is turned on / off.
  • the P well 1 (Pwell 1) which becomes the back gates BG1 and BG2 of the logic transistor 11 and the power gate transistor 12 is connected to the ground line VSS by a contact inside the substrate contact cell.
  • the drain D1 of the logic transistor 11 is connected to the drain of a PMOS transistor (not shown), and is driven complementarily to construct a CMOS (Complementary Metal Metal Oxide Semiconductor) circuit.
  • the PMOS transistor (not shown) that constructs the CMOS circuit with the logic transistor 11 is not connected to the power gate transistor, and power gating is not performed.
  • a logic transistor 21 and a power gate transistor 22 constructed by PMOS transistors are arranged in the N well 1 (Nwell 1) shown in FIG.
  • a circuit diagram of the logic transistor 21 and the power gate transistor 22 is as shown in FIG.
  • the drain D1 of the logic transistor 21 shown in FIG. 3 is constructed by a P + type diffusion layer arranged on the right side of the gate G1, and is connected to an output terminal 20A (see FIG. 1) (not shown) through a contact.
  • the source S1 is constructed by a P + type diffusion layer disposed on the left side of the gate G1, and is connected to the drain D2 of the power gate transistor 22 through a contact and wiring 20B.
  • the gate G1 is connected to a gate driving wiring (not shown) through a contact.
  • the drain D2 of the power gate transistor 22 is constructed by a P + type diffusion layer disposed on the right side of the gate G2 in the region of the power gate cell, and is connected to the wiring 20B by a contact.
  • the source S2 is constructed by an N-type diffusion layer disposed on the left side of the gate G2, and is connected to the power supply line VDD by a contact.
  • the gate G2 is connected to a gate driving wiring (not shown) through a contact.
  • the gate drive wiring connected to the gate G2 is different from the gate drive wiring connected to the gate G1, and the power gate transistor 22 included in the power gate cell is turned on / off in order to perform power gating.
  • the N well 1 (Nwell 1) that becomes the back gates BG1 and BG2 of the logic transistor 21 and the power gate transistor 22 is connected to the power supply line VDD by a contact inside the substrate contact cell.
  • the drain D1 of the logic transistor 21 is connected to the drain of an NMOS transistor (not shown), and is driven in a complementary manner to construct a CMOS (Complementary Metal Oxide Semiconductor) circuit.
  • CMOS Complementary Metal Oxide Semiconductor
  • the power gate transistor 22 is turned off to reduce the power consumption without operating the CMOS circuit including the logic transistor 21.
  • the NMOS transistor and the PMOS transistor are shown only in the logic arrangement region on the right side of the substrate contact cell. However, the NMOS transistor and the PMOS transistor may be arranged in the logic arrangement region on the left side of the substrate contact cell. .
  • the logic transistor 11 is stacked vertically with respect to the power gate transistor 12 whose source S2 is connected to the ground line VSS. That is, the logic transistor 11 is connected to the ground line VSS through the power gate transistor 12. For this reason, the potential of the source S1 rises as compared with the case where the source S1 is connected to the ground line VSS without going through the power gate transistor 12, and the threshold voltage at which the logic transistor 11 is turned on increases. That is, a substrate bias effect occurs, and the switching speed of the logic transistor 11 decreases.
  • the current value of the logic transistor 11 decreases due to a decrease in the gate voltage of the logic transistor 11 that is vertically stacked with the power gate transistor 12.
  • FIG. 4 and 5 are circuit diagrams showing the semiconductor integrated circuits 100A and 100B of the embodiment.
  • FIG. 4 shows a circuit including a power gate transistor constructed by NMOS transistors.
  • FIG. 5 shows a circuit including a power gate transistor constructed with PMOS transistors.
  • the same components as those of the semiconductor integrated circuits 10, 20, and 30 of the comparative example are denoted by the same reference numerals, and the description thereof is omitted.
  • a semiconductor integrated circuit 100A shown in FIG. 4 includes a logic transistor 111, a power gate transistor 112, a diode 113, an output terminal 10A, and a logic transistor 151. Both the logic transistor 111 and the power gate transistor 112 are NMOS transistors.
  • the logic transistor 151 is a PMOS transistor.
  • the logic transistor 111 is an example of a first logic transistor
  • the logic transistor 151 is an example of a second logic transistor.
  • the drain D1 of the logic transistor 111 is connected to the output terminal 10A and the drain of the logic transistor 151.
  • the source S 1 of the logic transistor 111 is connected to the drain D 2 of the power gate transistor 112, its own back gate BG 1, and the anode of the diode 113.
  • the back gate BG1 of the logic transistor 111 is connected to its own source S1, the drain D2 of the power gate transistor 112, and the anode of the diode 113. Since the cathode of the diode 113 is grounded, the back gate BG1 of the logic transistor 111 is grounded via the diode 113.
  • the back gate BG1 of the logic transistor 111 is P well 2 (Pwell 2)
  • the back gate BG2 of the power gate transistor 112 is P well 1 (Pwell 1).
  • the back gate BG1 of the logic transistor 111 and the back gate BG2 of the power gate transistor 112 are constructed by different wells.
  • a predetermined drive voltage is applied to the gate G1 of the logic transistor 111.
  • the logic transistor 111 is turned on when a drive voltage of H (High) level ('1') is applied to the gate G1 when the power gate transistor 112 is on, and the L (Low) level (' It is turned off when a drive voltage of 0 ′) is applied.
  • the drain D2 of the power gate transistor 112 is connected to the source S1 of the logic transistor 111, the back gate BG1 of the logic transistor 111, and the anode of the diode 113.
  • the source S2 of the power gate transistor 112 is connected to the ground line VSS.
  • the back gate BG2 of the power gate transistor 112 is connected to the ground line VSS.
  • a predetermined drive voltage is applied to the gate G2 of the power gate transistor 112.
  • the power gate transistor 112 is turned on when a drive voltage of H (High) level ('1') is applied to the gate G2, and a drive voltage of L (Low) level ('0') is applied to the gate G2. And turned off.
  • the power gate transistor 112 supplies power to the logic transistors 111 and 151 to be operable when the power gate transistor 112 is on, and cuts off power supply to the logic transistors 111 and 151 when the power gate transistor 112 is off.
  • the logic transistors 111 and 151 can be operated when the power gate transistor 112 is turned on, the source S1 of the logic transistor 111 is connected to the ground line VSS, and a drive voltage is applied to the gate, whereby the logic transistor 111 and This is a state in which ON / OFF of 151 can be controlled.
  • the anode of the diode 113 is connected to the source S1 and back gate BG1 of the logic transistor 111 and the drain D2 of the power gate transistor 112.
  • the cathode of the diode 113 is connected to the ground line VSS. That is, the diode 113 is connected in the forward direction with respect to the potential of the back gate BG1 when the power gate transistor 112 is made conductive.
  • the drain of the logic transistor 151 is connected to the drain D1 of the logic transistor 111 and the output terminal 10A.
  • the source of the logic transistor 151 is connected to the power supply line VDD.
  • the logic transistor 151 is turned on when a drive voltage of L (Low) level ('0') is applied to the gate, and is turned off when a drive voltage of H (High) level ('1') is applied to the gate G2. Is done.
  • the logic transistor 151 is driven in a complementary manner with the logic transistor 111 to construct an inverter based on a CMOS (Complementary Metal Oxide Semiconductor) circuit.
  • CMOS Complementary Metal Oxide Semiconductor
  • the logic transistor 111 of the embodiment has the back gate BG1 connected to its own source S1 and the drain D2 of the power gate transistor 112. This is because, by setting the source S1 of the logic transistor 111 and the back gate BG1 to the same potential, an increase in the threshold voltage of the logic transistor 111 is suppressed and a decrease in operating speed is suppressed. That is, the substrate bias effect that increases the threshold voltage of the logic transistor 111 is suppressed.
  • the back gate BG1 is connected to the ground line VSS via the diode 113. This is for suppressing an increase in the potential of the back gate BG1 and preventing the logic transistor 111 from being latched up.
  • the back gate BG1 of the logic transistor 111 is connected to its own source S1 and the drain D2 of the power gate transistor 112, thereby suppressing an increase in threshold voltage. Suppresses the decrease in speed.
  • a capacitance is generated with respect to the ground at the connection point of the source S1 and the drain D2.
  • the capacitance reflects the potential of the P well 2 (Pwell 2) of the logic transistor 111.
  • Such a capacitance acts in the direction of lowering the operation speed of the power gate transistor 112 connected to the ground line VSS side among the logic transistor 111 and the power gate transistor 112.
  • the power gate transistor 112 is not a transistor that repeatedly turns on and off at high speed like the logic transistor 111, but is a transistor used for power gating of the logic transistor 111. Therefore, a decrease in the operating speed of the power gate transistor 112 is a problem. It will not be.
  • a plurality of logic transistors 111 and 151 may be connected to one power gate transistor 112.
  • the plurality of logic transistors 111 and 151 may be connected to form a plurality of pairs, and the plurality of pairs of logic transistors 111 and 151 may be connected to the power gate transistor 112 in parallel with each other.
  • the semiconductor integrated circuit 100B shown in FIG. 5 includes a logic transistor 121, a power gate transistor 122, a diode 123, an output terminal 20A, and a logic transistor 152. Both the logic transistor 121 and the power gate transistor 122 are PMOS transistors.
  • the logic transistor 152 is an NMOS transistor.
  • the logic transistor 121 is an example of a first logic transistor
  • the logic transistor 152 is an example of a second logic transistor.
  • the drain D1 of the logic transistor 121 is connected to the output terminal 20A and the drain of the logic transistor 152.
  • the source S 1 of the logic transistor 121 is connected to the drain D 2 of the power gate transistor 122, its own back gate BG 1, and the cathode of the diode 123.
  • the back gate BG1 of the logic transistor 121 is connected to its own source S1, the drain D2 of the power gate transistor 122, and the cathode of the diode 123. Since the anode of the diode 123 is connected to the power supply line VDD, the back gate BG1 of the logic transistor 121 is connected to the power supply line VDD via the diode 123.
  • BG1 of the logic transistor 121 is N-well 2 (Nwell2)
  • the back gate BG2 of the power gate transistor 122 is N-well 1 (Nwell1).
  • the back gate BG1 of the logic transistor 121 and the back gate BG2 of the power gate transistor 122 are constructed by different wells.
  • a predetermined drive voltage is applied to the gate G1 of the logic transistor 121.
  • the logic transistor 121 is turned on when a drive voltage of L (Low) level ('0') is applied to the gate G1 when the power gate transistor 122 is on, and the H (High) level (' When the drive voltage 1 ') is applied, it is turned off.
  • the drain D2 of the power gate transistor 122 is connected to the source S1 of the logic transistor 121, the back gate BG1 of the logic transistor 111, and the cathode of the diode 123.
  • the source S2 of the power gate transistor 122 is connected to the power supply line VDD.
  • the back gate BG2 of the power gate transistor 122 is connected to the power supply line VDD.
  • a predetermined drive voltage is applied to the gate G2 of the power gate transistor 122.
  • the power gate transistor 122 is turned on when a drive voltage of L (Low) level ('0') is applied to the gate G2, and a drive voltage of H (High) level ('1') is applied to the gate G2. And turned off.
  • the power gate transistor 122 supplies power to the logic transistors 121 and 152 to be operable when it is on, and cuts off power supply to the logic transistors 121 and 152 when it is off.
  • the logic transistors 121 and 152 can be operated when the power gate transistor 122 is turned on, the source S1 of the logic transistor 121 is connected to the power supply line VDD, and a driving voltage is applied to the gate, thereby causing the logic transistor 121 to operate. And 152 can be turned on.
  • the anode of the diode 123 is connected to the power supply line VDD.
  • the cathode of the diode 123 is connected to the source S 1 and back gate BG 1 of the logic transistor 121 and the drain D 2 of the power gate transistor 122. That is, the diode 123 is connected in the forward direction with respect to the potential of the back gate BG1 of the logic transistor 121 when the power gate transistor 122 is made conductive.
  • the back gate BG1 is connected to its own source S1 and the drain D2 of the power gate transistor 122. This is because, by setting the source S1 of the logic transistor 121 and the back gate BG1 to the same potential, an increase in the threshold voltage of the logic transistor 121 is suppressed and a decrease in operating speed is suppressed. That is, the substrate bias effect that increases the threshold voltage of the logic transistor 121 is suppressed.
  • the back gate BG1 is connected to the power supply line VDD via the diode 123. This is to suppress a decrease in the potential of the back gate BG1 and to prevent the logic transistor 111 from being latched up.
  • the back gate BG1 of the logic transistor 121 is connected to its own source S1 and the drain D2 of the power gate transistor 122 to suppress an increase in threshold voltage. Suppresses the decrease in speed.
  • the power gate transistor 122 is not a transistor that repeatedly turns on and off at a high speed like the logic transistor 121, but is a transistor used for power gating of the logic transistor 121, a decrease in the operating speed of the power gate transistor 122 is a problem. It will not be.
  • FIG. 5 illustrates a mode in which a pair of logic transistors 121 and 152 are connected to one power gate transistor 122.
  • a plurality of logic transistors 121 and 152 may be connected to one power gate transistor 122.
  • the plurality of logic transistors 121 and 152 may be connected to form a plurality of pairs, and the plurality of pairs of logic transistors 121 and 152 may be connected to the power gate transistor 122 in parallel with each other.
  • FIG. 6 is a diagram showing a planar arrangement of the semiconductor integrated circuit 100 according to the embodiment.
  • an XYZ coordinate system which is an orthogonal coordinate system is defined as shown.
  • the semiconductor integrated circuit 100 of the comparative example includes both the logic transistor 111 and the power gate transistor 112 of the semiconductor integrated circuit 100A shown in FIG. 4, and the logic transistor 121 and the power gate transistor 122 of the semiconductor integrated circuit 100B shown in FIG. Circuit.
  • P-well 1 (Pwell 1) and N-well 1 (Nwell 1) are alternately arranged in an island shape in the Y-axis direction. Further, P wells 2 (Pwell2) and N wells 2 (Nwell2) are alternately arranged in an island shape in the Y-axis direction. P well 1 (Pwell 1) and P well 2 (Pwell 2) are arranged adjacent to each other in the X-axis direction.
  • the P well 1 (Pwell 1) and the N well 1 (N well 1) are provided with a P well and an N well separated in potential from the P well 1 (P well 1) and the N well 1 (N well 1) on the negative side of the X axis.
  • the P well 2 (Pwell2) and the N well 2 (Nwell2) are arranged on the positive side in the positive direction of the X axis. Wells are disposed.
  • one P-well 1 (Pwell1) is arranged on each side of one N-well 1 (Nwell1) in the Y-axis direction, and one N-well 2 (Nwell2) is arranged on both sides in the Y-axis direction.
  • a state in which one P well 2 (Pwell 2) is arranged one by one is shown.
  • the P well 1 (Pwell 1), the P well 2 (P well 2), the N well 1 (N well 1), and the N well 2 (N well 2) are formed on the surface side of a P-type silicon substrate, for example.
  • the semiconductor integrated circuit 100 includes a P well 1 (Pwell 1) and a P well 2 (Pwell 2) in order to separate the potentials of the back gate BG1 of the logic transistor 111 and the back gate BG2 of the power gate transistor 112. .
  • the semiconductor integrated circuit 100 has an N well 1 (Nwell 1) and an N well 2 (Nwell 2) in order to separate the potentials of the back gate BG1 of the logic transistor 121 and the back gate BG2 of the power gate transistor 122. including.
  • the substrate contact cell is indicated by a thick solid line
  • the power gate cell is indicated by a thick broken line
  • the standard cell is indicated by a thick dashed line.
  • the power supply line VDD and the ground line VSS arranged above the P well 1 (P well 1), the P well 2 (P well 2), the N well 1 (N well 1), and the N well 2 (N well 2) (in the positive direction of the Z axis). Indicated by a two-dot chain line.
  • the ground line VSS is included in the L1 layer
  • the power supply line VDD is included in the L2 layer located above the L1 layer.
  • the gates of the NMOS transistor and the PMOS transistor are indicated by hatching with an upward slanting line, and the diffusion layers formed on both sides of the gate are indicated by broken lines.
  • the contact with the wiring of the NMOS transistor and the PMOS transistor is indicated by a solid square ( ⁇ ).
  • Examples of the contact include a contact whose gate is connected to a gate driving wiring (not shown), a contact whose drain or source is connected to the power supply line VDD or the ground line VSS, and the like.
  • the number of contacts is larger than that of the semiconductor integrated circuit 30 of the comparative example in order to connect the back gate BG1 and the source S1 of the logic transistor 111 and to form the diode 113. Yes.
  • the number of contacts is larger than that of the semiconductor integrated circuit 30 of the comparative example in order to connect the back gate BG1 and the source S1 of the logic transistor 121 and to form the diode 123. is increasing.
  • the substrate contact cell is a cell in which the P well 1 (Pwell 1) and the N well 1 (Nwell 1) are connected to the ground line VSS and the power supply line VDD, respectively.
  • the power gate cell is a cell that controls whether or not power is supplied to the standard cell.
  • a standard cell is a cell to which power is supplied from a power source via a power gate cell.
  • the standard cells to which power is supplied via the power gate cells are some standard cells among all the standard cells included in the semiconductor integrated circuit 100.
  • a power gate cell indicated by a thick broken line is arranged on the left side of the standard cell indicated by a thick dashed line.
  • a substrate contact cell indicated by a thick solid line is arranged on the left side of the power gate cell.
  • the standard cell and the power gate cell are realized by a logic circuit. For this reason, the area where the standard cell and the power gate cell are arranged is referred to as a logic arrangement area.
  • a P well 1 (Pwell 1) shown in FIG. 6 shows a logic transistor 111, a power gate transistor 112, and a diode 113 constructed by NMOS transistors.
  • a circuit diagram of the logic transistor 111, the power gate transistor 112, and the diode 113 is as shown in FIG.
  • the drain D1 of the logic transistor 111 shown in FIG. 6 is constructed by an N + type diffusion layer disposed on the right side of the gate G1 inside the P well 2 (Pwell 2), and is connected to an output terminal 10A (not shown) by a contact (see FIG. 4). ).
  • the source S1 of the logic transistor 111 is constructed by an N + type diffusion layer disposed on the left side of the gate G1.
  • the source S1 of the logic transistor 111 is connected to the drain D2 of the power gate transistor 112 through a contact and wiring 110B, and is connected to the P well 2 (Pwell2) through the contact 114.
  • the contact 114 connects the wiring 110B to the P well 2 (Pwell 2), so that the back gate BG1 (see FIG. 4) of the logic transistor 111 has its own source S1, the drain D2 of the power gate transistor 112, and the anode of the diode 113. Connected to.
  • the gate G1 of the logic transistor 111 is connected to a gate driving wiring (not shown) by a contact.
  • the drain D2 of the power gate transistor 112 is constructed by an N + type diffusion layer arranged on the right side of the gate G2 in the region of the power gate cell of the P well 1 (Pwell 1), and is connected to the wiring 110B by a contact.
  • the source S2 is constructed by an N-type diffusion layer disposed on the left side of the gate G2, and is connected to the ground line VSS by a contact.
  • the gate G2 is connected to a gate driving wiring (not shown) through a contact.
  • the gate driving wiring connected to the gate G2 is different from the gate driving wiring connected to the gate G1, and the power gate transistor 112 included in the power gate cell is turned on / off in order to perform power gating.
  • the P well 1 (P well 1) which becomes the back gate BG2 of the power gate transistor 112 is connected to the ground line VSS by a contact inside the substrate contact cell.
  • back gate BG2 (Pwell1) is connected in the reverse bias direction with respect to the PN junction of the NMOS transistor to stabilize the operation of the power gate transistor 112 constructed by the NMOS transistor.
  • logic transistor 151 (PMOS transistor) shown in FIG. 4 may be formed in, for example, the N well 1 (Nwell 1) or the N well 2 (Nwell 2).
  • the diode 113 is formed at the interface between the P well 2 (Pwell 2) and the N + layer 113A formed in the P well 2 (P well 2). Therefore, the anode of the diode 113 is connected to the back gate BG1 of the logic transistor 111 and is held at the same potential.
  • the anode of the diode 113 is connected to the source S1 of the logic transistor 111 and the drain D2 of the power gate transistor 112 through the contact 114 and the wiring 110B.
  • the cathode of the diode 113 is connected to the ground line VSS by a contact 115 that connects the N + layer 113A to the ground line VSS.
  • a logic transistor 121 and a power gate transistor 122 constructed by PMOS transistors are arranged in the N well 2 (Nwell 2) and the N well 1 (Nwell 1) shown in FIG. 6, respectively.
  • a diode 123 is arranged on the left side of the logic transistor 121 in the N well 2 (Nwell 2).
  • the circuit diagram of the logic transistor 121, the power gate transistor 122, and the diode 123 is as shown in FIG.
  • the drain D1 of the logic transistor 121 shown in FIG. 6 is constructed by a P + type diffusion layer arranged on the right side of the gate G1, and is connected to an output terminal 20A (not shown) (see FIG. 4) by a contact.
  • the source S1 of the logic transistor 121 is constructed by a P + type diffusion layer disposed on the left side of the gate G1.
  • the source S1 of the logic transistor 121 is connected to the drain D2 of the power gate transistor 122 through a contact and wiring 20B, and is connected to the N well 2 (Nwell2) through the contact 124.
  • the contact 124 connects the wiring 120B to the N well 2 (Nwell 2), so that the back gate BG1 (see FIG. 4) of the logic transistor 121 has its own source S1, the drain D2 of the power gate transistor 112, and the cathode of the diode 123. Connected to.
  • the gate G1 is connected to a gate driving wiring (not shown) through a contact.
  • the drain D2 of the power gate transistor 122 is constructed by a P + type diffusion layer disposed on the right side of the gate G2 in the region of the power gate cell of the N well 1 (Nwell 1), and is connected to the wiring 20B by a contact.
  • the source S2 is constructed by an N-type diffusion layer disposed on the left side of the gate G2, and is connected to the power supply line VDD by a contact.
  • the gate G2 is connected to a gate driving wiring (not shown) through a contact.
  • the gate drive wiring connected to the gate G2 is different from the gate drive wiring connected to the gate G1, and the power gate transistor 122 included in the power gate cell is turned on / off in order to perform power gating.
  • N well 1 which becomes the back gate BG2 of the power gate transistor 122 is connected to the power supply line VDD by a contact inside the substrate contact cell.
  • back gate BG2 (Nwell1) is connected in the reverse bias direction with respect to the PN junction of the PMOS transistor to stabilize the operation of the power gate transistor 122 constructed by the PMOS transistor.
  • logic transistor 152 (NMOS transistor) shown in FIG. 5 may be formed in, for example, the P well 1 (Pwell 1) or the P well 2 (Pwell 2).
  • the diode 123 is formed at the interface between the N well 2 (N well 2) and the P + layer 123A formed in the N well 2 (N well 2). For this reason, the cathode of the diode 123 is connected to the back gate BG1 of the logic transistor 121 and is held at the same potential.
  • the cathode of the diode 123 is connected to the source S1 of the logic transistor 121 and the drain D2 of the power gate transistor 122 through the contact 124 and the wiring 120B.
  • the anode of the diode 123 is connected to the power supply line VDD by a contact 125 that connects the P + layer 123A and the power supply line VDD.
  • FIGS. 7 and 8 the structure of the semiconductor integrated circuit 100 shown in FIG. 6 taken along the line AA and the line BB is shown.
  • FIG. 7 is a view showing a cross section taken along the line AA of the semiconductor integrated circuit 100 shown in FIG.
  • FIG. 8 is a view showing a cross section taken along line BB of the semiconductor integrated circuit 100 shown in FIG.
  • the cross section taken along the line AA is a cross section along the ground line VSS extending in the X-axis direction of the logic transistor 111 and the power gate transistor 112.
  • the BB cross section is a cross section along the wiring 110B extending in the X-axis direction of the logic transistor 111 and the power gate transistor 112.
  • the N + layer 113 ⁇ / b> A of the diode 113 is connected to the ground line VSS through the contact 115 in the cross section taken along the line AA. Further, the N + layer (diffusion layer) that becomes the source S2 of the power gate transistor 112 is connected to the ground line VSS by the contact 112A. Further, in the connection substrate contact cell of P well 1 (Pwell 1), P well 1 (P well 1) is connected to the ground line VSS via the P + layer 116 and the contact 116A.
  • the N + layer that becomes the source S1 of the logic transistor 111 is connected to the wiring 110B via the contact 111A.
  • the P well 2 (Pwell2) is connected to the wiring 110B through the P + layer 113B formed in the P well 2 (Pwell2) and the contact 114.
  • the N + layer that becomes the drain D2 of the power gate transistor 112 is connected to the wiring 110B through the contact 112B.
  • the logic transistor 111, the power gate transistor 112, and the diode 113 represented by the circuit diagram shown in FIG. 4 are connected inside the semiconductor integrated circuit 100.
  • FIG. 9 is a diagram illustrating an operation time of the logic transistor 111 of the semiconductor integrated circuit 100A of the embodiment and the logic transistor 11 of the semiconductor integrated circuit 30 of the comparative example.
  • the horizontal axis indicates time
  • the vertical axis indicates the signal level.
  • FIG. 9 shows a case where the same input signal is input to the buffer using the semiconductor integrated circuit 100A of the embodiment (see FIG. 4) and the buffer using the semiconductor integrated circuit 10 of the comparative example (see FIG. 1). The output signal is shown.
  • the buffer using the semiconductor integrated circuit 100A (see FIG. 4) of the embodiment is a buffer formed by connecting two inverters (see FIG. 4) of the semiconductor integrated circuit 100A of the embodiment in series. is there.
  • the buffer using the semiconductor integrated circuit 10 of the comparative example is an inverter formed by connecting a PMOS transistor similar to the logic transistor 151 (see FIG. 4) to the semiconductor integrated circuit 10 of the comparative example. Two buffers connected in series.
  • the buffer of the embodiment and the buffer of the comparative example were designed and simulated so as to have the same delay time.
  • the output signal of the buffer of the embodiment falls about 20% earlier than the output signal of the comparative example.
  • the operation time of the logic transistor 111 of the semiconductor integrated circuit 100A of the embodiment is shortened by about 20% compared to the operation time of the logic transistor 11 of the semiconductor integrated circuit 10 of the comparative example.
  • the back gate BG1 of the logic transistor 111 is grounded via the diode 113, the occurrence of latch-up of the logic transistor 111 can be suppressed, and a favorable operation of the semiconductor integrated circuit 100A can be obtained.
  • the semiconductor integrated circuit 100A does not need to increase the size of the logic transistor 111, and thus can achieve both power gating and miniaturization.
  • a buffer can be manufactured inside.
  • a semiconductor integrated circuit 200 including a buffer will be described with reference to FIGS.
  • FIG. 10 is a circuit diagram showing a semiconductor integrated circuit 200 according to a modification of the embodiment.
  • a semiconductor integrated circuit 200 shown in FIG. 10 is obtained by adding buffers 161 and 162 to the semiconductor integrated circuit 100 shown in FIG.
  • the buffers 161 and 162 may be replaced with an even number of inverters.
  • a driving voltage for driving the gate G2 of the power gate transistor 121 is input to the buffer 161.
  • the output terminal of the buffer 161 is connected to the gate G2 of the power gate transistor 121 and the input terminal of the buffer 162.
  • the output terminal of the buffer 162 is connected to the next buffer (not shown) and the gate G2 of the power gate transistor 122 (see FIG. 5).
  • the power gate transistor 112 is an NMOS transistor, and the power gate transistor 122 is a PMOS transistor. Therefore, as shown in FIG. 10, if the outputs of the buffers 161 and 162 are respectively input to the gate G2 of the power gate transistor 112 and the gate G2 of the power gate transistor 122, the power gate transistor 112 and the power gate transistor 122 are turned on / off. Off can be performed in the same phase.
  • FIG. 11 is a diagram showing a planar arrangement of a semiconductor integrated circuit 200 according to a modification of the embodiment.
  • an XYZ coordinate system which is an orthogonal coordinate system is defined as shown.
  • the buffer 161 includes an NMOS transistor 161A formed in the P well 3 (Pwell 3) and a PMOS transistor 161B formed in the N well 3 (N well 3).
  • P well 3 (Pwell 3) and N well 3 (N well 3) are electrically separated from P well 1 (P well 1), N well 1 (N well 1), P well 2 (P well 2), and N well 2 (N well 2), respectively.
  • the buffers 161 and 162 are electrically separated from the P well 1 (Pwell 1), the N well 1 (N well 1), the P well 2 (P well 2), and the N well 2 (N well 2), respectively.
  • the form formed in P well 3 (Pwell 3) and N well 3 (Nwell 3) is shown.
  • the buffers 161 and 162 may be formed in the P well 1 (Pwell 1) and the N well 1 (N well 1) in which the power gate transistors 112 and 122 are formed, respectively.
  • the NMOS transistor 161A and the PMOS transistor 161B each have a gate G3, a drain D3, and a source S3.
  • the gate G3, the drain D3, and the source S3 are shown using the same symbols as the gates G1, G2, the drains D1, D2, and the sources S1, S2.
  • a wiring 171 for inputting a driving voltage for driving the gate is connected to the gate G3 of the NMOS transistor 161A.
  • the gate G3 of the NMOS transistor 161A is connected to the gate of the PMOS transistor 161B.
  • the drain D3 of the NMOS transistor 161A is connected to the drain D3 of the PMOS transistor 161B.
  • the drain D3 of the NMOS transistor 161A and the drain D3 of the PMOS transistor 161B are connected to the gate G2 of the power gate transistor 112 by a wiring 172, and are connected to the gate of the PMOS transistor 162A by wirings 173 and 174.
  • the source S3 of the PMOS transistor 161B is connected to the power supply line VDD.
  • the buffer 162 includes a PMOS transistor 162A and an NMOS transistor 162B.
  • the PMOS transistor 162A and the NMOS transistor 162B each have a gate G3, a drain D3, and a source S3.
  • the gate G3, the drain D3, and the source S3 are shown using the same symbols as the gates G1, G2, the drains D1, D2, and the sources S1, S2.
  • the gate G3 of the PMOS transistor 162A is connected to the drain D3 of the PMOS transistor 161B of the buffer 161 via the wirings 173 and 174.
  • the gate G3 of the PMOS transistor 162A and the gate G3 of the NMOS transistor 162B are connected to each other. Further, the drain D3 of the PMOS transistor 162A and the drain D3 of the NMOS transistor 162B are connected to each other, and are connected to the gate G2 of the power gate transistor 122 through the wiring 175.
  • the source S3 of the PMOS transistor 162A is connected to the power supply line VDD.
  • the semiconductor integrated circuit 200 includes the logic transistors 111 and 121 and the power gate transistors 112 and 122 as well as the buffers 161 and 162 for inputting a driving voltage to the gate G2 of the power gate transistors 112 and 122. It has the structure which produced.
  • the buffers 161 and 162 for inputting the drive voltage to the gate G2 of the power gate transistors 112 and 122 are manufactured together with the logic transistors 111 and 121 and the power gate transistors 112 and 122.
  • the semiconductor integrated circuit 200 having the above configuration can be provided.
  • the power gate can be easily designed.

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Abstract

　動作の良好な半導体集積回路を提供することを課題とする。　半導体集積回路は、電源又はグランドのいずれかの基準電位点に接続されたパワーゲートトランジスタと、前記パワーゲートトランジスタのドレインに、ソース及びバックゲートが接続された第１ロジックトランジスタと、前記第１ロジックトランジスタのバックゲートと前記基準電位点との間を、前記パワーゲートトランジスタを導通させた場合に順方向となるように接続するダイオードとを含む。

Description

半導体集積回路
　本発明は、半導体集積回路に関する。
　近年の半導体集積回路は、トランジスタの閾値電圧の低下に伴うリーク電流の増加による電力増加を削減するため、パワーゲーティングを行うパワーゲートを配置する場合がある。
　パワーゲーティングとは、例えば、半導体集積回路のＮＡＮＤゲート等の論理回路を搭載したエリアを取り囲むように高閾値電圧を有するスイッチトランジスタ（パワーゲート）を配置することにより、エリア単位で電源からの電力供給を制御して不使用回路の消費電力を削減することをいう。
特開２００４－２０１２６８号公報
　しかしながら、スイッチトランジスタと論理回路を構成するトランジスタとを直列接続し、それぞれのトランジスタのバックゲートを電源またはグランドの基準電位に接続した場合、問題が生じ得る。すなわち、スイッチトランジスタによる電圧降下により、論理回路を構成するトランジスタのバックゲートに逆バイアスがかかるため、基板バイアス効果により、スイッチトランジスタと直列接続されたトランジスタの閾値が増大する場合がある。この場合、論理回路の動作速度が低下し、良好な動作が得られない場合が生じる。
　１つの側面では、本発明は、パワーゲーティングを行う場合に、動作の良好な半導体集積回路を提供することを目的とする。
　本発明の実施の形態の半導体集積回路は、電源又はグランドのいずれかの基準電位点に接続されたパワーゲートトランジスタと、前記パワーゲートトランジスタのドレインに、ソース及びバックゲートが接続された第１ロジックトランジスタと、前記第１ロジックトランジスタのバックゲートと前記基準電位点との間を、前記パワーゲートトランジスタを導通させた場合に順方向となるように接続するダイオードとを含む。
　パワーゲーティングを行う場合に、動作の良好な半導体集積回路を提供することができる。
比較例の半導体集積回路の回路構成を示す図である。 比較例の半導体集積回路の回路構成を示す図である。 比較例の半導体集積回路３０の平面配置を示す図である。 実施の形態の半導体集積回路１００Ａ、１００Ｂを示す回路図である。 実施の形態の半導体集積回路１００Ａ、１００Ｂを示す回路図である。 実施の形態の半導体集積回路１００の平面配置を示す図である。 図６に示す半導体集積回路１００のＡ－Ａ矢視断面を示す図である。 図６に示す半導体集積回路１００のＢ－Ｂ矢視断面を示す図である。 実施の形態の半導体集積回路１００Ａのロジックトランジスタ１１１と、比較例の半導体集積回路３０のロジックトランジスタ１１との動作時間を示す図である。 実施の形態の変形例の半導体集積回路２００を示す回路図である。 実施の形態の変形例の半導体集積回路２００の平面配置を示す図である。
　以下、本発明の半導体集積回路を適用した実施の形態について説明する。
　まず、実施の形態の半導体集積回路について説明する前に、比較例の半導体集積回路について説明する。
　＜比較例＞
　図１及び図２は、比較例の半導体集積回路の回路構成を示す図である。図１にはＮＭＯＳ（N-type Metal Oxide Semiconductor）トランジスタで構築されるパワーゲートトランジスタを含む回路を示す。図２にはＰＭＯＳ（P-type Metal Oxide Semiconductor）トランジスタで構築されるパワーゲートトランジスタを含む回路を示す。
　図１に示す半導体集積回路１０は、ロジックトランジスタ１１、パワーゲートトランジスタ１２、及び出力端子１０Ａを含む。ロジックトランジスタ１１及びパワーゲートトランジスタ１２は、ともにＮＭＯＳトランジスタである。
　ロジックトランジスタ１１のドレインＤ１は出力端子１０Ａに接続され、ソースＳ１はパワーゲートトランジスタ１２のドレインＤ２に接続される。ロジックトランジスタ１１のバックゲートＢＧ１は、パワーゲートトランジスタ１２のバックゲートＢＧ２とともにグランドラインＶＳＳに接続される。ここで、グランドラインＶＳＳは基準電位点の一例である。
　バックゲートＢＧ１とバックゲートＢＧ２は、ともに半導体集積回路１０のＰウェル１（Pwell1）をグランドラインＶＳＳに接続することによって、グランドラインＶＳＳに接続される。
　ロジックトランジスタ１１のゲートＧ１には、所定の駆動電圧が印加される。ロジックトランジスタ１１は、パワーゲートトランジスタ１２がオンであるときに、ゲートＧ１にＨ(High)レベル（'１'）の駆動電圧が印加されるとオンされ、ゲートＧ１にＬ(Low)レベル（'０'）の駆動電圧が印加されるとオフされる。
　パワーゲートトランジスタ１２のドレインＤ２は、ロジックトランジスタ１１のソースＳ１に接続され、ソースＳ２はグランドラインＶＳＳに接続される。パワーゲートトランジスタ１２のバックゲートＢＧ２は、ロジックトランジスタ１１のバックゲートＢＧ１とともにグランドラインＶＳＳに接続される。
　パワーゲートトランジスタ１２のゲートＧ２には、所定の駆動電圧が印加される。パワーゲートトランジスタ１２は、ゲートＧ２にＨ(High)レベル（'１'）の駆動電圧が印加されるとオンされ、ゲートＧ２にＬ(Low)レベル（'０'）の駆動電圧が印加されるとオフされる。パワーゲートトランジスタ１２は、オンであるときにロジックトランジスタ１１を動作可能な状態にし、オフであるときにロジックトランジスタ１１を動作しない状態にする。
　ロジックトランジスタ１１が動作可能な状態とは、パワーゲートトランジスタ１２がオンになることによってロジックトランジスタ１１のソースＳ１がグランドラインＶＳＳに接続され、ゲートＧ１にＨレベルの駆動電圧を印加することにより、ロジックトランジスタ１１をオンにできる状態である。
　図２に示す半導体集積回路２０は、ロジックトランジスタ２１、パワーゲートトランジスタ２２、及び出力端子２０Ａを含む。ロジックトランジスタ２１及びパワーゲートトランジスタ２２は、ともにＰＭＯＳトランジスタである。
　ロジックトランジスタ２１のドレインＤ１は出力端子２０Ａに接続され、ソースＳ１はパワーゲートトランジスタ２２のドレインＤ２に接続される。ロジックトランジスタ２１のバックゲートＢＧ１は、パワーゲートトランジスタ２２のバックゲートＢＧ２とともに電源ラインＶＤＤに接続される。ここで、電源ラインＶＤＤは基準電位点の一例である。
　バックゲートＢＧ１とバックゲートＢＧ２は、ともに半導体集積回路２０のＮウェル１（Nwell1）を電源ラインＶＤＤに接続することによって、電源ラインＶＤＤに接続される。
　ロジックトランジスタ２１のゲートＧ１には、所定の駆動電圧が印加される。ロジックトランジスタ２１は、パワーゲートトランジスタ２２がオンであるときに、ゲートＧ１にＬ(Low)レベル（'０'）の駆動電圧が印加されるとオンされ、ゲートＧ１にＨ(High)レベル（'１'）の駆動電圧が印加されるとオフされる。
　パワーゲートトランジスタ２２のドレインＤ２は、ロジックトランジスタ２１のソースＳ１に接続され、ソースＳ２は電源ラインＶＤＤに接続される。パワーゲートトランジスタ２２のバックゲートＢＧ２は、ロジックトランジスタ２１のバックゲートＢＧ１とともに電源ラインＶＤＤに接続される。
　パワーゲートトランジスタ２２のゲートＧ２には、所定の駆動電圧が印加される。パワーゲートトランジスタ２２は、ゲートＧ２にＬ(Low)レベル（'０'）の駆動電圧が印加されるとオンされ、ゲートＧ２にＨ(High)レベル（'１'）の駆動電圧が印加されるとオフされる。パワーゲートトランジスタ２２は、オンであるときにロジックトランジスタ２１を動作可能な状態にし、オフであるときにロジックトランジスタ２１を動作しない状態にする。
　ロジックトランジスタ２１が動作可能な状態とは、パワーゲートトランジスタ２２がオンになることによってロジックトランジスタ２１のソースＳ１が電源ラインＶＤＤに接続され、ゲートＧ１にＬレベルの駆動電圧を印加することにより、ロジックトランジスタ２１をオンにできる状態である。
　次に、図３を用いて、半導体集積回路１０及び２０を含む半導体集積回路３０の平面配置について説明する。
　図３は、比較例の半導体集積回路３０の平面配置を示す図である。
　比較例の半導体集積回路３０は、図１に示す半導体集積回路１０のロジックトランジスタ１１及びパワーゲートトランジスタ１２と、図２に示す半導体集積回路２０のロジックトランジスタ２１及びパワーゲートトランジスタ２２との両方を含む回路である。
　図３に示す半導体集積回路３０は、Ｐウェル１（Pwell1）とＮウェル１（Nwell1）が縞状に交互に配置されている。図３には、１つのＮウェル１（Nwell1）の両側にＰウェル１（Pwell1）が１つずつ配置されている状態を示す。なお、Ｐウェル１（Pwell1）とＮウェル１（Nwell1）は、例えば、Ｐ型のシリコン基板の表面側に形成される。
　ここで、図３では、基板コンタクトセルを太い実線で示し、パワーゲートセルを太い破線で示し、スタンダードセルを太い一点鎖線で示す。また、Ｐウェル１（Pwell1）とＮウェル１（Nwell1）の上方に配置される電源ラインＶＤＤ及びグランドラインＶＳＳを二点鎖線で示す。例えば、グランドラインＶＳＳはＬ１層に含まれ、電源ラインＶＤＤはＬ１層の上に位置するＬ２層に含まれる。
　また、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのゲートを右上がりの斜線のハッチングで示し、ゲートの両脇に形成される拡散層を破線で示す。
　また、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの配線等とのコンタクトを実線の四角（□）で示す。コンタクトには、ゲートが図示しないゲート駆動用の配線と接続されるコンタクト、ドレイン又はソースが電源ラインＶＤＤ又はグランドラインＶＳＳに接続されるコンタクトがある。
　基板コンタクトセルは、Ｐウェル１（Pwell1）及びＮウェル１（Nwell1）が、それぞれ、グランドラインＶＳＳ及び電源ラインＶＤＤに接続されるセルである。パワーゲートセルは、スタンダードセルへの電力供給の有無を制御するセルである。パワーゲートセルは、例えばパワーゲートトランジスタ１２やパワーゲートトランジスタ２２を含むセルである。スタンダードセルは、半導体集積回路の論理回路に用いられるＮＡＮＤゲート等の機能セルであり、パワーゲートセルを介して電源から電力が供給されるセルである。スタンダードセルは、例えば、ロジックトランジスタ１１やロジックトランジスタ２１を含むセルである。
　なお、パワーゲートセルを介して電力が供給されるスタンダードセルは、半導体集積回路３０に含まれるすべてのスタンダードセルのうちの一部のスタンダードセルである。
　図３に示すように、太い一点鎖線で示すスタンダードセルの左側には、太い破線で示すパワーゲートセルが配置されている。また、パワーゲートセルの左側には、太い実線で示す基板コンタクトセルが配置されている。なお、スタンダードセルとパワーゲートセルは、論理回路によって実現される。このため、スタンダードセルとパワーゲートセルを配置する領域をロジック配置領域と称す。
　図３に示すＰウェル１（Pwell1）には、ＮＭＯＳトランジスタによって構築されるロジックトランジスタ１１及びパワーゲートトランジスタ１２を示す。ロジックトランジスタ１１及びパワーゲートトランジスタ１２の回路図は、図１に示す通りである。
　図３に示すロジックトランジスタ１１のドレインＤ１は、ゲートＧ１の右側に配置されるＮ＋型の拡散層によって構築され、コンタクトによって図示しない出力端子１０Ａ（図１参照）に接続される。ソースＳ１は、ゲートＧ１の左側に配置されるＮ＋型の拡散層によって構築され、コンタクト及び配線１０Ｂを介して、パワーゲートトランジスタ１２のドレインＤ２に接続される。
　なお、ゲートＧ１は、コンタクトによって図示しないゲート駆動用の配線に接続される。
　パワーゲートトランジスタ１２のドレインＤ２は、パワーゲートセルの領域内において、ゲートＧ２の右側に配置されるＮ＋型の拡散層によって構築され、コンタクトによって配線１０Ｂに接続される。ソースＳ２は、ゲートＧ２の左側に配置されるＮ型の拡散層によって構築され、コンタクトによってグランドラインＶＳＳに接続される。
　なお、ゲートＧ２は、コンタクトによって図示しないゲート駆動用の配線に接続される。ゲートＧ２に接続されるゲート駆動用の配線は、ゲートＧ１に接続されるゲート駆動用の配線とは異なり、パワーゲーティングを行うために、パワーゲートセルに含まれるパワーゲートトランジスタ１２のオン／オフを制御する制御信号を伝送する配線である。
　また、ロジックトランジスタ１１及びパワーゲートトランジスタ１２のバックゲートＢＧ１及びＢＧ２となるＰウェル１（Pwell1）は、基板コンタクトセルの内部でコンタクトによりグランドラインＶＳＳに接続されている。
　これは、バックゲートＢＧ１及びＢＧ２（Pwell1）をＮＭＯＳトランジスタのＰＮ接合に対して逆バイアスの方向に接続することにより、ＮＭＯＳトランジスタで構築されるロジックトランジスタ１１及びパワーゲートトランジスタ１２の動作を安定化させるためである。
　なお、ロジックトランジスタ１１のドレインＤ１は、図示しないＰＭＯＳトランジスタのドレインと接続され、相補的に駆動されることにより、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路を構築する。ロジックトランジスタ１１とＣＭＯＳ回路を構築する図示しないＰＭＯＳトランジスタは、パワーゲートトランジスタに接続されておらず、パワーゲーティングは行われない。
　また、図３に示すＮウェル１（Nwell1）には、ＰＭＯＳトランジスタによって構築されるロジックトランジスタ２１及びパワーゲートトランジスタ２２が配置される。ロジックトランジスタ２１及びパワーゲートトランジスタ２２の回路図は、図１に示す通りである。
　図３に示すロジックトランジスタ２１のドレインＤ１は、ゲートＧ１の右側に配置されるＰ＋型の拡散層によって構築され、コンタクトによって図示しない出力端子２０Ａ（図１参照）に接続される。ソースＳ１は、ゲートＧ１の左側に配置されるＰ＋型の拡散層によって構築され、コンタクト及び配線２０Ｂを介して、パワーゲートトランジスタ２２のドレインＤ２に接続される。
　なお、ゲートＧ１は、コンタクトによって図示しないゲート駆動用の配線に接続される。
　パワーゲートトランジスタ２２のドレインＤ２は、パワーゲートセルの領域内において、ゲートＧ２の右側に配置されるＰ＋型の拡散層によって構築され、コンタクトによって配線２０Ｂに接続される。ソースＳ２は、ゲートＧ２の左側に配置されるＮ型の拡散層によって構築され、コンタクトによって電源ラインＶＤＤに接続される。
　なお、ゲートＧ２は、コンタクトによって図示しないゲート駆動用の配線に接続される。ゲートＧ２に接続されるゲート駆動用の配線は、ゲートＧ１に接続されるゲート駆動用の配線とは異なり、パワーゲーティングを行うために、パワーゲートセルに含まれるパワーゲートトランジスタ２２のオン／オフを制御する制御信号を伝送する配線である。
　また、ロジックトランジスタ２１及びパワーゲートトランジスタ２２のバックゲートＢＧ１及びＢＧ２となるＮウェル１（Nwell1）は、基板コンタクトセルの内部でコンタクトにより電源ラインＶＤＤに接続されている。
　これは、バックゲートＢＧ１及びＢＧ２（Nwell1）をＰＭＯＳトランジスタのＰＮ接合に対して逆バイアスの方向に接続することにより、ＰＭＯＳトランジスタで構築されるロジックトランジスタ２１及びパワーゲートトランジスタ２２の動作を安定化させるためである。
　なお、ロジックトランジスタ２１のドレインＤ１は、図示しないＮＭＯＳトランジスタのドレインと接続され、相補的に駆動されることにより、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路を構築する。　　[MSOffice1]
　以上のような比較例の半導体集積回路３０では、ロジックトランジスタ１１を含むＣＭＯＳ回路を使用しないときは、パワーゲートトランジスタ１２をオフにすることにより、ロジックトランジスタ１１を含むＣＭＯＳ回路を動作させずに低消費電力化を図る。
　また、ロジックトランジスタ２１を含むＣＭＯＳ回路を使用しないときは、パワーゲートトランジスタ２２をオフにすることにより、ロジックトランジスタ２１を含むＣＭＯＳ回路を動作させずに低消費電力化を図る。
　なお、図３では、基板コンタクトセルの右側にあるロジック配置領域にのみＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを示すが、基板コンタクトセルの左側にあるロジック配置領域にもＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを配置してもよい。
　ところで、ロジックトランジスタ１１は、ソースＳ２がグランドラインＶＳＳに接続されるパワーゲートトランジスタ１２に対して、縦積みされる。すなわち、ロジックトランジスタ１１はパワーゲートトランジスタ１２を介してグランドラインＶＳＳに接続される。
このため、パワーゲートトランジスタ１２を介さずにソースＳ１をグランドラインＶＳＳに接続する場合に比べてソースＳ１の電位が上昇し、ロジックトランジスタ１１がオフからオンになる閾値電圧が大きくなる。すなわち、基板バイアス効果が発生し、ロジックトランジスタ１１のスイッチング速度が低下する。
　また、パワーゲーティングが行われていないロジックトランジスタ１１と比較すると、パワーゲートトランジスタ１２と縦積みされたロジックトランジスタ１１のゲート電圧が低下することにより、ロジックトランジスタ１１の電流値が低下する。
　このため、パワーゲートトランジスタ１２を用いてロジックトランジスタ１１のパワーゲーティングを行うと、ロジックトランジスタ１１の動作速度が低下するという問題がある。
　ここで、ロジックトランジスタ１１の閾値電圧の低下を抑えるためには、パワーゲートトランジスタ１２のサイズを大きくすることが考えられる。また、ロジックトランジスタ１１のサイズを大きくしてオン抵抗を小さくすることによってパワーゲートトランジスタ１２に接続されたロジックトランジスタ１１の動作速度を改善することが考えられる。しかしながら、パワーゲーティングトランジスタ１２やロジックトランジスタ１１のサイズを大きくすることは、半導体集積回路１０又は半導体集積回路３０の内部においてロジックトランジスタ１１が占める面積が増えるため、集積率が低下するという問題が生じる。
　従って、以下で説明する実施の形態では、上述の問題を解決した半導体集積回路について説明する。
　＜実施の形態＞
　図４及び図５は、実施の形態の半導体集積回路１００Ａ、１００Ｂを示す回路図である。
図４にはＮＭＯＳトランジスタで構築されるパワーゲートトランジスタを含む回路を示す。図５にはＰＭＯＳトランジスタで構築されるパワーゲートトランジスタを含む回路を示す。以下、比較例の半導体集積回路１０、２０、３０の構成要素と同様の構成要素には同一符号を付し、その説明を省略する。
　図４に示す半導体集積回路１００Ａは、ロジックトランジスタ１１１、パワーゲートトランジスタ１１２、ダイオード１１３、出力端子１０Ａ、及びロジックトランジスタ１５１を含む。ロジックトランジスタ１１１及びパワーゲートトランジスタ１１２は、ともにＮＭＯＳトランジスタである。ロジックトランジスタ１５１は、ＰＭＯＳトランジスタである。
　ここで、ロジックトランジスタ１１１は第１ロジックトランジスタの一例であり、ロジックトランジスタ１５１は第２ロジックトランジスタの一例である。
　ロジックトランジスタ１１１のドレインＤ１は出力端子１０Ａと、ロジックトランジスタ１５１のドレインに接続される。ロジックトランジスタ１１１のソースＳ１は、パワーゲートトランジスタ１１２のドレインＤ２、自己のバックゲートＢＧ１、及びダイオード１１３のアノードに接続される。
　ロジックトランジスタ１１１のバックゲートＢＧ１は、自己のソースＳ１、パワーゲートトランジスタ１１２のドレインＤ２、及びダイオード１１３のアノードに接続される。ダイオード１１３のカソードは接地されるため、ロジックトランジスタ１１１のバックゲートＢＧ１は、ダイオード１１３を介して接地されている。
　なお、ロジックトランジスタ１１１のバックゲートＢＧ１はＰウェル２(Pwell2)であり、パワーゲートトランジスタ１１２のバックゲートＢＧ２はＰウェル１(Pwell1)である。ロジックトランジスタ１１１のバックゲートＢＧ１と、パワーゲートトランジスタ１１２のバックゲートＢＧ２とは異なるウェルによって構築される。
　ロジックトランジスタ１１１のゲートＧ１には、所定の駆動電圧が印加される。ロジックトランジスタ１１１は、パワーゲートトランジスタ１１２がオンであるときに、ゲートＧ１にＨ(High)レベル（'１'）の駆動電圧が印加されるとオンされ、ゲートＧ１にＬ(Low)レベル（'０'）の駆動電圧が印加されるとオフされる。
　パワーゲートトランジスタ１１２のドレインＤ２は、ロジックトランジスタ１１１のソースＳ１、ロジックトランジスタ１１１のバックゲートＢＧ１、及びダイオード１１３のアノードに接続される。
　パワーゲートトランジスタ１１２のソースＳ２はグランドラインＶＳＳに接続される。パワーゲートトランジスタ１１２のバックゲートＢＧ２はグランドラインＶＳＳに接続される。
　パワーゲートトランジスタ１１２のゲートＧ２には、所定の駆動電圧が印加される。パワーゲートトランジスタ１１２は、ゲートＧ２にＨ(High)レベル（'１'）の駆動電圧が印加されるとオンされ、ゲートＧ２にＬ(Low)レベル（'０'）の駆動電圧が印加されるとオフされる。パワーゲートトランジスタ１１２は、オンであるときにロジックトランジスタ１１１及び１５１に電力を供給して動作可能な状態にし、オフであるときにロジックトランジスタ１１１及び１５１への電力供給を遮断する。
　ロジックトランジスタ１１１及び１５１が動作可能な状態とは、パワーゲートトランジスタ１１２がオンになってロジックトランジスタ１１１のソースＳ１がグランドラインＶＳＳに接続され、ゲートに駆動電圧を印加することにより、ロジックトランジスタ１１１及び１５１のオン／オフを制御できる状態である。
　ダイオード１１３のアノードは、ロジックトランジスタ１１１のソースＳ１及びバックゲートＢＧ１と、パワーゲートトランジスタ１１２のドレインＤ２に接続される。ダイオード１１３のカソードは、グランドラインＶＳＳに接続される。すなわち、ダイオード１１３は、パワーゲートトランジスタ１１２を導通させた場合のバックゲートＢＧ１の電位に対して順方向に接続される。
　ロジックトランジスタ１５１のドレインは、ロジックトランジスタ１１１のドレインＤ１と出力端子１０Ａに接続される。ロジックトランジスタ１５１のソースは電源ラインＶＤＤに接続される。ロジックトランジスタ１５１は、ゲートにＬ(Low)レベル（'０'）の駆動電圧が印加されるとオンされ、ゲートＧ２にＨ(High)レベル（'１'）の駆動電圧が印加されるとオフされる。
　ロジックトランジスタ１５１は、ロジックトランジスタ１１１と相補的に駆動されることにより、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路によるインバータを構築する。
　図４に示すように、実施の形態のロジックトランジスタ１１１は、バックゲートＢＧ１を自己のソースＳ１とパワーゲートトランジスタ１１２のドレインＤ２に接続している。これは、ロジックトランジスタ１１１のソースＳ１とバックゲートＢＧ１を同電位にすることにより、ロジックトランジスタ１１１の閾値電圧の上昇を抑制して動作速度の低下を抑制するためである。すなわち、ロジックトランジスタ１１１の閾値電圧が上昇する基板バイアス効果を抑制するためである。
　また、実施の形態のロジックトランジスタ１１１は、バックゲートＢＧ１をダイオード１１３を介してグランドラインＶＳＳに接続している。これは、バックゲートＢＧ１の電位の上昇を抑制して、ロジックトランジスタ１１１のラッチアップが生じることを抑制するためである。
　以上のように、実施の形態の半導体集積回路１００Ａでは、ロジックトランジスタ１１１のバックゲートＢＧ１を自己のソースＳ１とパワーゲートトランジスタ１１２のドレインＤ２に接続して閾値電圧の上昇を抑制することにより、動作速度の低下を抑制する。
　また、バックゲートＢＧ１をダイオード１１３を介してグランドラインＶＳＳに接続することにより、バックゲートＢＧ１の電位の上昇を抑制して、ロジックトランジスタ１１１のラッチアップが生じることを抑制する。
　また、ロジックトランジスタ１１１のバックゲートＢＧ１及びソースＳ１とパワーゲートトランジスタ１１２のドレインＤ２を接続することにより、ソースＳ１とドレインＤ２の接続点にはグランドに対して容量が発生する。この容量には、ロジックトランジスタ１１１のＰウェル２(Pwell2)の電位が反映される。このような容量は、ロジックトランジスタ１１１とパワーゲートトランジスタ１１２のうち、グランドラインＶＳＳ側に接続されるパワーゲートトランジスタ１１２の動作速度を低下させる方向に働く。
　しかしながら、パワーゲートトランジスタ１１２は、ロジックトランジスタ１１１のように高速でオン／オフを繰り返し行うトランジスタではなく、ロジックトランジスタ１１１のパワーゲーティングに用いるトランジスタであるため、パワーゲートトランジスタ１１２の動作速度の低下は問題にはならない。
　なお、図４には、１つのパワーゲートトランジスタ１１２に対して、一対のロジックトランジスタ１１１及び１５１が接続される形態について説明した。
　しかしながら、１つのパワーゲートトランジスタ１１２に対して、複数のロジックトランジスタ１１１及び１５１が接続されてもよい。この場合に、複数のロジックトランジスタ１１１及び１５１は、複数の対をなすように接続すればよく、複数対のロジックトランジスタ１１１及び１５１をパワーゲートトランジスタ１１２に対して互いに並列に接続すればよい。
　図５に示す半導体集積回路１００Ｂは、ロジックトランジスタ１２１、パワーゲートトランジスタ１２２、ダイオード１２３、出力端子２０Ａ、及びロジックトランジスタ１５２を含む。ロジックトランジスタ１２１及びパワーゲートトランジスタ１２２は、ともにＰＭＯＳトランジスタである。ロジックトランジスタ１５２はＮＭＯＳトランジスタである。
　ここで、ロジックトランジスタ１２１は第１ロジックトランジスタの一例であり、ロジックトランジスタ１５２は第２ロジックトランジスタの一例である。
　ロジックトランジスタ１２１のドレインＤ１は、出力端子２０Ａと、ロジックトランジスタ１５２のドレインとに接続される。ロジックトランジスタ１２１のソースＳ１は、パワーゲートトランジスタ１２２のドレインＤ２、自己のバックゲートＢＧ１、及びダイオード１２３のカソードに接続される。
　ロジックトランジスタ１２１のバックゲートＢＧ１は、自己のソースＳ１、パワーゲートトランジスタ１２２のドレインＤ２、及びダイオード１２３のカソードに接続される。ダイオード１２３のアノードは電源ラインＶＤＤに接続されるため、ロジックトランジスタ１２１のバックゲートＢＧ１は、ダイオード１２３を介して電源ラインＶＤＤに接続される。
　なお、ロジックトランジスタ１２１のＢＧ１はＮウェル２(Nwell2)であり、パワーゲートトランジスタ１２２のバックゲートＢＧ２はＮウェル１(Nwell1)である。ロジックトランジスタ１２１のバックゲートＢＧ１と、パワーゲートトランジスタ１２２のバックゲートＢＧ２とは異なるウェルによって構築される。
　ロジックトランジスタ１２１のゲートＧ１には、所定の駆動電圧が印加される。ロジックトランジスタ１２１は、パワーゲートトランジスタ１２２がオンであるときに、ゲートＧ１にＬ(Low)レベル（'０'）の駆動電圧が印加されるとオンされ、ゲートＧ１にＨ(High)レベル（'１'）の駆動電圧が印加されるとオフされる。
　パワーゲートトランジスタ１２２のドレインＤ２は、ロジックトランジスタ１２１のソースＳ１、ロジックトランジスタ１１１のバックゲートＢＧ１、及びダイオード１２３のカソードに接続される。
　パワーゲートトランジスタ１２２のソースＳ２は電源ラインＶＤＤに接続される。パワーゲートトランジスタ１２２のバックゲートＢＧ２は電源ラインＶＤＤに接続される。
　パワーゲートトランジスタ１２２のゲートＧ２には、所定の駆動電圧が印加される。パワーゲートトランジスタ１２２は、ゲートＧ２にＬ(Low)レベル（'０'）の駆動電圧が印加されるとオンされ、ゲートＧ２にＨ(High)レベル（'１'）の駆動電圧が印加されるとオフされる。パワーゲートトランジスタ１２２は、オンであるときにロジックトランジスタ１２１及び１５２に電力を供給して動作可能な状態にし、オフであるときにロジックトランジスタ１２１及び１５２への電力供給を遮断する。
　ロジックトランジスタ１２１及び１５２が動作可能な状態とは、パワーゲートトランジスタ１２２がオンになることによってロジックトランジスタ１２１のソースＳ１が電源ラインＶＤＤに接続され、ゲートに駆動電圧を印加することにより、ロジックトランジスタ１２１及び１５２をオンにできる状態である。
　ダイオード１２３のアノードは、電源ラインＶＤＤに接続される。ダイオード１２３のカソードは、ロジックトランジスタ１２１のソースＳ１及びバックゲートＢＧ１と、パワーゲートトランジスタ１２２のドレインＤ２に接続される。すなわち、ダイオード１２３は、パワーゲートトランジスタ１２２を導通させた場合のロジックトランジスタ１２１のバックゲートＢＧ１の電位に対して順方向に接続される。
　図５に示すように、実施の形態のロジックトランジスタ１２１は、バックゲートＢＧ１を自己のソースＳ１とパワーゲートトランジスタ１２２のドレインＤ２に接続している。これは、ロジックトランジスタ１２１のソースＳ１とバックゲートＢＧ１を同電位にすることにより、ロジックトランジスタ１２１の閾値電圧の上昇を抑制して動作速度の低下を抑制するためである。すなわち、ロジックトランジスタ１２１の閾値電圧が上昇する基板バイアス効果を抑制するためである。
　また、実施の形態のロジックトランジスタ１２１は、バックゲートＢＧ１をダイオード１２３を介して電源ラインＶＤＤに接続している。これは、バックゲートＢＧ１の電位の低下を抑制して、ロジックトランジスタ１１１のラッチアップが生じることを抑制するためである。
　以上のように、実施の形態の半導体集積回路１００Ｂでは、ロジックトランジスタ１２１のバックゲートＢＧ１を自己のソースＳ１とパワーゲートトランジスタ１２２のドレインＤ２に接続して閾値電圧の上昇を抑制することにより、動作速度の低下を抑制する。
　また、バックゲートＢＧ１をダイオード１２３を介して電源ラインＶＤＤに接続することにより、バックゲートＢＧ１の電位の低下を抑制して、ロジックトランジスタ１２１のラッチアップが生じることを抑制する。
　また、ロジックトランジスタ１２１のバックゲートＢＧ１及びソースＳ１とパワーゲートトランジスタ１２２のドレインＤ２を接続することにより、ソースＳ１とドレインＤ２の接続点には電源ラインＶＤＤに対して比較的大きな容量が発生する。この容量は、ロジックトランジスタ１２１のバックゲートＢＧ２の電位を反映したものである。このような容量は、ロジックトランジスタ１２１とパワーゲートトランジスタ１２２のうち、電源ラインＶＤＤ側に接続されるパワーゲートトランジスタ１２２の動作速度を低下させる方向に働く。
　しかしながら、パワーゲートトランジスタ１２２は、ロジックトランジスタ１２１のように高速でオン／オフを繰り返し行うトランジスタではなく、ロジックトランジスタ１２１のパワーゲーティングに用いるトランジスタであるため、パワーゲートトランジスタ１２２の動作速度の低下は問題にはならない。
　なお、図５には、１つのパワーゲートトランジスタ１２２に対して、一対のロジックトランジスタ１２１及び１５２が接続される形態について説明した。
　しかしながら、１つのパワーゲートトランジスタ１２２に対して、複数のロジックトランジスタ１２１及び１５２が接続されてもよい。この場合に、複数のロジックトランジスタ１２１及び１５２は、複数の対をなすように接続すればよく、複数対のロジックトランジスタ１２１及び１５２をパワーゲートトランジスタ１２２に対して互いに並列に接続すればよい。
　次に、図６を用いて、半導体集積回路１００Ａ及び１００Ｂを含む半導体集積回路１００の平面配置について説明する。
　図６は、実施の形態の半導体集積回路１００の平面配置を示す図である。図６では、図示するように、直交座標系であるＸＹＺ座標系を定義する。
　比較例の半導体集積回路１００は、図４に示す半導体集積回路１００Ａのロジックトランジスタ１１１及びパワーゲートトランジスタ１１２と、図５に示す半導体集積回路１００Ｂのロジックトランジスタ１２１及びパワーゲートトランジスタ１２２との両方を含む回路である。
　図６に示す半導体集積回路１００は、Ｙ軸方向にＰウェル１（Pwell1）とＮウェル１（Nwell1）とが島状に交互に配置されている。また、Ｙ軸方向にＰウェル２（Pwell2）とＮウェル２（Nwell2）とが島状に交互に配置されている。また、Ｐウェル１（Pwell1）とＰウェル２（Pwell2）はＸ軸方向に隣接して配置されている。
　Ｐウェル１（Pwell1）及びＮウェル１（Nwell1）にＸ軸負方向側には、Ｐウェル１（Pwell1）及びＮウェル１（Nwell1）とは電位的に分離されたＰウェル及びＮウェルが配設される。同様に、Ｐウェル２（Pwell2）及びＮウェル２（Nwell2）のＸ軸正方向側には、Ｐウェル２（Pwell2）及びＮウェル２（Nwell2）とは電位的に分離されたＰウェル及びＮウェルが配設される。
　図６には、１つのＮウェル１（Nwell1）のＹ軸方向における両側にＰウェル１（Pwell1）が１つずつ配置されるとともに、１つのＮウェル２（Nwell2）のＹ軸方向における両側にＰウェル２（Pwell2）が１つずつ配置されている状態を示す。なお、Ｐウェル１（Pwell1）、Ｐウェル２（Pwell2）、Ｎウェル１（Nwell1）、及びＮウェル２（Nwell2）は、例えば、Ｐ型のシリコン基板の表面側に形成される。
　実施の形態の半導体集積回路１００は、ロジックトランジスタ１１１のバックゲートＢＧ１と、パワーゲートトランジスタ１１２のバックゲートＢＧ２との電位を分けるために、Ｐウェル１（Pwell1）とＰウェル２（Pwell2）を含む。
　また、実施の形態の半導体集積回路１００は、ロジックトランジスタ１２１のバックゲートＢＧ１と、パワーゲートトランジスタ１２２のバックゲートＢＧ２との電位を分けるために、Ｎウェル１（Nwell1）とＮウェル２（Nwell2）を含む。
　ここで、図６では、基板コンタクトセルを太い実線で示し、パワーゲートセルを太い破線で示し、スタンダードセルを太い一点鎖線で示す。また、Ｐウェル１（Pwell1）、Ｐウェル２（Pwell2）、Ｎウェル１（Nwell1）、及びＮウェル２（Nwell2）の上方（Ｚ軸正方向）に配置される電源ラインＶＤＤ及びグランドラインＶＳＳを二点鎖線で示す。例えば、グランドラインＶＳＳはＬ１層に含まれ、電源ラインＶＤＤはＬ１層の上に位置するＬ２層に含まれる。
　また、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのゲートを右上がりの斜線のハッチングで示し、ゲートの両脇に形成される拡散層を破線で示す。
　また、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの配線等とのコンタクトを実線の四角（□）で示す。コンタクトには、ゲートが図示しないゲート駆動用の配線と接続されるコンタクト、ドレイン又はソースが電源ラインＶＤＤ又はグランドラインＶＳＳに接続されるコンタクト等がある。
　実施の形態の半導体集積回路１００では、ロジックトランジスタ１１１のバックゲートＢＧ１とソースＳ１とを接続するためと、ダイオード１１３を形成するために、比較例の半導体集積回路３０よりもコンタクトの数が増えている。
　また、実施の形態の半導体集積回路１００では、ロジックトランジスタ１２１のバックゲートＢＧ１とソースＳ１とを接続するためと、ダイオード１２３を形成するために、比較例の半導体集積回路３０よりもコンタクトの数が増えている。
　基板コンタクトセルは、Ｐウェル１（Pwell1）及びＮウェル１（Nwell1）が、それぞれ、グランドラインＶＳＳ及び電源ラインＶＤＤに接続されるセルである。パワーゲートセルは、スタンダードセルへの電力供給の有無を制御するセルである。スタンダードセルは、パワーゲートセルを介して電源から電力が供給されるセルである。
　なお、パワーゲートセルを介して電力が供給されるスタンダードセルは、半導体集積回路１００に含まれるすべてのスタンダードセルのうちの一部のスタンダードセルである。
　図６に示すように、太い一点鎖線で示すスタンダードセルの左側には、太い破線で示すパワーゲートセルが配置されている。また、パワーゲートセルの左側には、太い実線で示す基板コンタクトセルが配置されている。なお、スタンダードセルとパワーゲートセルは、論理回路によって実現される。このため、スタンダードセルとパワーゲートセルを配置する領域をロジック配置領域と称す。
　図６に示すＰウェル１（Pwell1）には、ＮＭＯＳトランジスタによって構築されるロジックトランジスタ１１１、パワーゲートトランジスタ１１２、及びダイオード１１３を示す。ロジックトランジスタ１１１、パワーゲートトランジスタ１１２、及びダイオード１１３の回路図は、図４に示す通りである。
　図６に示すロジックトランジスタ１１１のドレインＤ１は、Ｐウェル２(Pwell2)の内部において、ゲートＧ１の右側に配置されるＮ＋型の拡散層によって構築され、コンタクトによって図示しない出力端子１０Ａ（図４参照）に接続される。
　ロジックトランジスタ１１１のソースＳ１は、ゲートＧ１の左側に配置されるＮ＋型の拡散層によって構築される。ロジックトランジスタ１１１のソースＳ１は、コンタクト及び配線１１０Ｂを介してパワーゲートトランジスタ１１２のドレインＤ２に接続されるとともに、コンタクト１１４によってＰウェル２(Pwell2)に接続される。コンタクト１１４が配線１１０ＢをＰウェル２(Pwell2)に接続することにより、ロジックトランジスタ１１１のバックゲートＢＧ１（図４参照）は、自己のソースＳ１、パワーゲートトランジスタ１１２のドレインＤ２、及びダイオード１１３のアノードに接続される。
　なお、ロジックトランジスタ１１１のゲートＧ１は、コンタクトによって図示しないゲート駆動用の配線に接続される。
　パワーゲートトランジスタ１１２のドレインＤ２は、Ｐウェル１(Pwell1)のパワーゲートセルの領域内において、ゲートＧ２の右側に配置されるＮ＋型の拡散層によって構築され、コンタクトによって配線１１０Ｂに接続される。ソースＳ２は、ゲートＧ２の左側に配置されるＮ型の拡散層によって構築され、コンタクトによってグランドラインＶＳＳに接続される。
　なお、ゲートＧ２は、コンタクトによって図示しないゲート駆動用の配線に接続される。ゲートＧ２に接続されるゲート駆動用の配線は、ゲートＧ１に接続されるゲート駆動用の配線とは異なり、パワーゲーティングを行うために、パワーゲートセルに含まれるパワーゲートトランジスタ１１２のオン／オフを制御する制御信号を伝送する配線である。
　また、パワーゲートトランジスタ１１２のバックゲートＢＧ２となるＰウェル１（Pwell1）は、基板コンタクトセルの内部でコンタクトによりグランドラインＶＳＳに接続されている。
　これは、バックゲートＢＧ２（Pwell1）をＮＭＯＳトランジスタのＰＮ接合に対して逆バイアスの方向に接続することにより、ＮＭＯＳトランジスタで構築されるパワーゲートトランジスタ１１２の動作を安定化させるためである。
　なお、図４に示すロジックトランジスタ１５１（ＰＭＯＳトランジスタ）は、例えば、Ｎウェル１(Nwell1)又はＮウェル２(Nwell2)に形成すればよい。
　ダイオード１１３は、Ｐウェル２(Pwell2)と、Ｐウェル２(Pwell2)内に形成されるＮ＋層１１３Ａとの界面に形成される。このため、ダイオード１１３のアノードは、ロジックトランジスタ１１１のバックゲートＢＧ１と接続されており、同電位に保持される。
　ダイオード１１３のアノードは、コンタクト１１４及び配線１１０Ｂを介して、ロジックトランジスタ１１１のソースＳ１と、パワーゲートトランジスタ１１２のドレインＤ２とに接続される。
　また、ダイオード１１３のカソードは、Ｎ＋層１１３ＡをグランドラインＶＳＳに接続するコンタクト１１５によって、グランドラインＶＳＳに接続されている。
　また、図６に示すＮウェル２(Nwell2)及びＮウェル１（Nwell1）には、それぞれ、ＰＭＯＳトランジスタによって構築されるロジックトランジスタ１２１及びパワーゲートトランジスタ１２２が配置される。また、Ｎウェル２(Nwell2)のロジックトランジスタ１２１の左側には、ダイオード１２３が配置される。
　ロジックトランジスタ１２１、パワーゲートトランジスタ１２２、及びダイオード１２３の回路図は、図４に示す通りである。
　図６に示すロジックトランジスタ１２１のドレインＤ１は、ゲートＧ１の右側に配置されるＰ＋型の拡散層によって構築され、コンタクトによって図示しない出力端子２０Ａ（図４参照）に接続される。
　ロジックトランジスタ１２１のソースＳ１は、ゲートＧ１の左側に配置されるＰ＋型の拡散層によって構築される。ロジックトランジスタ１２１のソースＳ１は、コンタクト及び配線２０Ｂを介して、パワーゲートトランジスタ１２２のドレインＤ２に接続されるとともに、コンタクト１２４を介して、Ｎウェル２(Nwell2)に接続される。コンタクト１２４が配線１２０ＢをＮウェル２(Nwell2)に接続することにより、ロジックトランジスタ１２１のバックゲートＢＧ１（図４参照）は、自己のソースＳ１、パワーゲートトランジスタ１１２のドレインＤ２、及びダイオード１２３のカソードに接続される。
　なお、ゲートＧ１は、コンタクトによって図示しないゲート駆動用の配線に接続される。
　パワーゲートトランジスタ１２２のドレインＤ２は、Ｎウェル１(Nwell1)のパワーゲートセルの領域内において、ゲートＧ２の右側に配置されるＰ＋型の拡散層によって構築され、コンタクトによって配線２０Ｂに接続される。ソースＳ２は、ゲートＧ２の左側に配置されるＮ型の拡散層によって構築され、コンタクトによって電源ラインＶＤＤに接続される。
　なお、ゲートＧ２は、コンタクトによって図示しないゲート駆動用の配線に接続される。ゲートＧ２に接続されるゲート駆動用の配線は、ゲートＧ１に接続されるゲート駆動用の配線とは異なり、パワーゲーティングを行うために、パワーゲートセルに含まれるパワーゲートトランジスタ１２２のオン／オフを制御する制御信号を伝送する配線である。
　また、パワーゲートトランジスタ１２２のバックゲートＢＧ２となるＮウェル１（Nwell1）は、基板コンタクトセルの内部でコンタクトにより電源ラインＶＤＤに接続されている。
　これは、バックゲートＢＧ２（Nwell1）をＰＭＯＳトランジスタのＰＮ接合に対して逆バイアスの方向に接続することにより、ＰＭＯＳトランジスタで構築されるパワーゲートトランジスタ１２２の動作を安定化させるためである。
　なお、図５に示すロジックトランジスタ１５２（ＮＭＯＳトランジスタ）は、例えば、Ｐウェル１(Pwell1)又はＰウェル２(Pwell2)に形成すればよい。
　ダイオード１２３は、Ｎウェル２(Nwell2)と、Ｎウェル２(Nwell2)内に形成されるＰ＋層１２３Ａとの界面に形成される。このため、ダイオード１２３のカソードは、ロジックトランジスタ１２１のバックゲートＢＧ１と接続されており、同電位に保持される。
　ダイオード１２３のカソードは、コンタクト１２４及び配線１２０Ｂを介して、ロジックトランジスタ１２１のソースＳ１と、パワーゲートトランジスタ１２２のドレインＤ２とに接続される。
　また、ダイオード１２３のアノードは、Ｐ＋層１２３Ａと電源ラインＶＤＤとを接続するコンタクト１２５によって、電源ラインＶＤＤに接続される。
　次に、図７及び図８を用いて、図６に示す半導体集積回路１００のＡ－Ａ矢視断面とＢ－Ｂ矢視断面の構造を示す。
　図７は、図６に示す半導体集積回路１００のＡ－Ａ矢視断面を示す図である。図８は、図６に示す半導体集積回路１００のＢ－Ｂ矢視断面を示す図である。
　Ａ－Ａ矢視断面は、ロジックトランジスタ１１１及びパワーゲートトランジスタ１１２のＸ軸方向に延在するグランドラインＶＳＳに沿った断面である。Ｂ－Ｂ断面は、ロジックトランジスタ１１１及びパワーゲートトランジスタ１１２のＸ軸方向に延在する配線１１０Ｂに沿った断面である。
　図７に示すように、Ａ－Ａ矢視断面では、ダイオード１１３のＮ＋層１１３Ａがコンタクト１１５を介してグランドラインＶＳＳに接続される。また、パワーゲートトランジスタ１１２のソースＳ２になるＮ＋層（拡散層）がコンタクト１１２ＡによってグランドラインＶＳＳに接続される。また、Ｐウェル１(Pwell1)の接続基板コンタクトセル内では、Ｐ＋層１１６及びコンタクト１１６Ａを介して、Ｐウェル１(Pwell1)がグランドラインＶＳＳに接続される。
　また、図８に示すように、Ｂ－Ｂ矢視断面では、ロジックトランジスタ１１１のソースＳ１になるＮ＋層がコンタクト１１１Ａを介して配線１１０Ｂに接続される。また、ダイオード１１３のアノード側を形成するために、Ｐウェル２(Pwell2)内に形成されるＰ＋層１１３Ｂとコンタクト１１４を介して、Ｐウェル２(Pwell2)が配線１１０Ｂに接続される。また、パワーゲートトランジスタ１１２のドレインＤ２になるＮ＋層がコンタクト１１２Ｂを介して配線１１０Ｂに接続される。
　以上のように、図４に示す回路図で表されるロジックトランジスタ１１１、パワーゲートトランジスタ１１２、及びダイオード１１３は、半導体集積回路１００の内部で接続される。
　なお、ここでは、ロジックトランジスタ１２１、パワーゲートトランジスタ１２２、及びダイオード１２３の接続構造を表す断面図を省略するが、Ｐ型とＮ型が入れ替わることと、ダイオード１２３の接続方向が異なることと、グランドラインＶＳＳが電源ラインＶＤＤに入れ替わること以外は、同様である。
　図９は、実施の形態の半導体集積回路１００Ａのロジックトランジスタ１１１と、比較例の半導体集積回路３０のロジックトランジスタ１１との動作時間を示す図である。図９において、横軸は時間を示し、縦軸は信号レベルを示す。
　図９には、実施の形態の半導体集積回路１００Ａ（図４参照）を用いたバッファと、比較例の半導体集積回路１０（図１参照）を用いたバッファに同一の入力信号を入力した場合の出力信号を示す。
　ここで、実施の形態の半導体集積回路１００Ａ（図４参照）を用いたバッファとは、実施の形態の半導体集積回路１００Ａのインバータ（図４参照）を２つ直列に接続して形成したバッファである。また、比較例の半導体集積回路１０（図１参照）を用いたバッファとは、比較例の半導体集積回路１０にロジックトランジスタ１５１（図４参照）と同様のＰＭＯＳトランジスタを接続して形成したインバータを２つ直列に接続したバッファである。
　なお、実施の形態のバッファと比較例のバッファは、等しい遅延時間を有するように設計してシミュレーションを行った。
　図９に実線で示す入力信号の立ち下がりを実施の形態のバッファに入力したところ、破線で示す出力信号が得られた。
　一方、図９に実線で示す入力信号の立ち下がりを比較例のバッファに入力したところ、一点鎖線で示す出力信号が得られた。
　実施の形態のバッファの出力信号は、比較例の出力信号に比べて、出力信号が約２０％程度早く立ち下がっている。
　従って、実施の形態の半導体集積回路１００Ａのロジックトランジスタ１１１の動作時間は、比較例の半導体集積回路１０のロジックトランジスタ１１の動作時間に比べて、約２０％程度短縮されていることが分かる。
　これは、ロジックトランジスタ１１１のバックゲートＢＧ１を、自己のソースＳ１、及びパワーゲートトランジスタ１１２のドレインＤ２に接続したことにより、ロジックトランジスタ１１１の閾値電圧の上昇が抑制されたためである。
　また、ダイオード１１３を介してロジックトランジスタ１１１のバックゲートＢＧ１を接地したので、ロジックトランジスタ１１１のラッチアップの発生を抑制することができ、半導体集積回路１００Ａの良好な動作を得ることができる。
　また、実施の形態の半導体集積回路１００Ａは、ロジックトランジスタ１１１のサイズを大きくする必要がないため、パワーゲーティングと小型化を両立することができる。
　以上で説明した効果は、図５に示す半導体集積回路１００Ｂと図６に示す半導体集積回路１００でも同様である。
　以上、実施の形態によれば、動作の良好な半導体集積回路１００を提供することができる。
　なお、実施の形態の半導体集積回路１００は、例えば、内部にバッファを作製することが可能である。以下では、図１０及び図１１を用いて、バッファを含む半導体集積回路２００について説明する。
　図１０は、実施の形態の変形例の半導体集積回路２００を示す回路図である。
　図１０に示す半導体集積回路２００は、図６に示す半導体集積回路１００に、バッファ１６１及び１６２を追加したものである。尚、バッファ１６１及び１６２は、偶数個のインバータに置き換えても良い。
　バッファ１６１には、パワーゲートトランジスタ１２１のゲートＧ２を駆動するための駆動電圧が入力される。
　バッファ１６１の出力端子は、パワーゲートトランジスタ１２１のゲートＧ２と、バッファ１６２の入力端子とに接続されている。
　バッファ１６２の出力端子は、図示しない次段のバッファと、パワーゲートトランジスタ１２２（図５参照）のゲートＧ２とに接続されている。
　パワーゲートトランジスタ１１２はＮＭＯＳトランジスタであり、パワーゲートトランジスタ１２２はＰＭＯＳトランジスタである。このため、図１０に示すようにバッファ１６１、１６２の出力をそれぞれパワーゲートトランジスタ１１２のゲートＧ２とパワーゲートトランジスタ１２２のゲートＧ２とに入力すれば、パワーゲートトランジスタ１１２とパワーゲートトランジスタ１２２のオン／オフを同一位相で行うことができる。
　図１１は、実施の形態の変形例の半導体集積回路２００の平面配置を示す図である。図１１では、図示するように、直交座標系であるＸＹＺ座標系を定義する。
　図１１に示すように、バッファ１６１は、Ｐウェル３(Pwell3)内に形成されるＮＭＯＳトランジスタ１６１Ａと、Ｎウェル３(Nwell3)内に形成されるＰＭＯＳトランジスタ１６１Ｂとを含む。Ｐウェル３(Pwell3)及びＮウェル３(Nwell3)は、それぞれ、Ｐウェル１(Pwell1)、Ｎウェル１(Nwell1)、Ｐウェル２(Pwell2)、Ｎウェル２(Nwell2)とは電位的に分離されたウェルである。
　なお、図１１には、バッファ１６１及び１６２が、それぞれ、Ｐウェル１(Pwell1)、Ｎウェル１(Nwell1)、Ｐウェル２(Pwell2)、Ｎウェル２(Nwell2)とは電位的に分離されたＰウェル３(Pwell3)及びＮウェル３(Nwell3)に形成される形態を示す。
　しかしながら、バッファ１６１及び１６２は、それぞれ、パワーゲートトランジスタ１１２及び１２２が形成されるＰウェル１(Pwell1)及びＮウェル１(Nwell1)に形成されてもよい。
　ＮＭＯＳトランジスタ１６１ＡとＰＭＯＳトランジスタ１６１Ｂとは、それぞれ、ゲートＧ３、ドレインＤ３、及びソースＳ３を有する。ゲートＧ３、ドレインＤ３、及びソースＳ３は、ゲートＧ１、Ｇ２、ドレインＤ１、Ｄ２、ソースＳ１、Ｓ２と同様の記号を用いて示す。
　ＮＭＯＳトランジスタ１６１ＡのゲートＧ３には、ゲートを駆動するための駆動電圧を入力する配線１７１が接続されている。ＮＭＯＳトランジスタ１６１ＡのゲートＧ３はＰＭＯＳトランジスタ１６１Ｂのゲートと接続されている。
　また、ＮＭＯＳトランジスタ１６１ＡのドレインＤ３は、ＰＭＯＳトランジスタ１６１ＢのドレインＤ３と接続されている。ＮＭＯＳトランジスタ１６１ＡのドレインＤ３と、ＰＭＯＳトランジスタ１６１ＢのドレインＤ３は、配線１７２でパワーゲートトランジスタ１１２のゲートＧ２に接続されるとともに、配線１７３及び１７４で、ＰＭＯＳトランジスタ１６２Ａのゲートに接続されている。なお、ＰＭＯＳトランジスタ１６１ＢのソースＳ３は、電源ラインＶＤＤに接続されている。
　バッファ１６２は、ＰＭＯＳトランジスタ１６２ＡとＮＭＯＳトランジスタ１６２Ｂを含む。ＰＭＯＳトランジスタ１６２ＡとＮＭＯＳトランジスタ１６２Ｂは、それぞれ、ゲートＧ３、ドレインＤ３、及びソースＳ３を有する。ゲートＧ３、ドレインＤ３、及びソースＳ３は、ゲートＧ１、Ｇ２、ドレインＤ１、Ｄ２、ソースＳ１、Ｓ２と同様の記号を用いて示す。
　ＰＭＯＳトランジスタ１６２ＡのゲートＧ３は、配線１７３及び１７４を介して、バッファ１６１のＰＭＯＳトランジスタ１６１ＢのドレインＤ３に接続されている。
　ＰＭＯＳトランジスタ１６２ＡのゲートＧ３と、ＮＭＯＳトランジスタ１６２ＢのゲートＧ３とは互いに接続されている。また、ＰＭＯＳトランジスタ１６２ＡのドレインＤ３と、ＮＭＯＳトランジスタ１６２ＢのドレインＤ３とは互いに接続されるとともに、配線１７５を介して、パワーゲートトランジスタ１２２のゲートＧ２に接続されている。
　また、ＰＭＯＳトランジスタ１６２ＡのソースＳ３は電源ラインＶＤＤに接続されている。
　このように、実施の形態の変形例の半導体集積回路２００は、ロジックトランジスタ１１１、１２１及びパワーゲートトランジスタ１１２、１２２とともに、パワーゲートトランジスタ１１２、１２２のゲートＧ２に駆動電圧を入力するバッファ１６１及び１６２を作製した構成を有する。
　以上のように、実施の形態の変形例によれば、ロジックトランジスタ１１１、１２１及びパワーゲートトランジスタ１１２、１２２とともに、パワーゲートトランジスタ１１２、１２２のゲートＧ２に駆動電圧を入力するバッファ１６１及び１６２を作製した構成を有する半導体集積回路２００を提供することができる。
　また、バッファ１６１及び１６２が、それぞれ、パワーゲートトランジスタ１１２及び１２２が形成されるＰウェル１(Pwell1)及びＮウェル１(Nwell1)に形成される場合は、パワーゲートの設計が容易になる。
　以上、本発明の例示的な実施の形態の半導体集積回路について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
　１００、１００Ａ、１００Ｂ、２００　半導体集積回路
　１１１、１２１　ロジックトランジスタ
　１１２、１２２　パワーゲートトランジスタ
　１１３、１２３　ダイオード
　１０Ａ、２０Ａ　出力端子
　１５１、１５２　ロジックトランジスタ
　１６１、１６２　バッファ

Claims (6)

  1. 　電源又はグランドのいずれかの基準電位点に接続されたパワーゲートトランジスタと、
    　前記パワーゲートトランジスタのドレインに、ソース及びバックゲートが接続された第１ロジックトランジスタと、
    　前記第１ロジックトランジスタのバックゲートと前記基準電位点との間を、前記パワーゲートトランジスタを導通させた場合に順方向となるように接続するダイオードと
    　を含む、半導体集積回路。
  2. 　前記パワーゲートトランジスタは半導体基板に形成される第１ウェルに形成され、前記第１ロジックトランジスタは、前記第１ウェルとは異なる、前記半導体基板に形成される第２ウェルに形成される、請求項１記載の半導体集積回路。
  3. 　前記ダイオードは、前記第２ウェルに形成される、請求項２記載の半導体集積回路。
  4. 　前記第２ウェルに形成され、出力端子が前記パワーゲートトランジスタのゲートに接続されるバッファをさらに含む、請求項２又は３記載の半導体集積回路。
  5. 　前記第１ロジックトランジスタのドレインにソースが接続され、前記第１ロジックトランジスタとは導電型が異なり、前記第１ロジックトランジスタと相補的に駆動される第２ロジックトランジスタをさらに含む、請求項１乃至４のいずれか一項記載の半導体集積回路。
  6. 　前記第１ロジックトランジスタ及び前記第２ロジックトランジスタを複数含み、前記複数の第１ロジックトランジスタは前記パワーゲートトランジスタに対して互いに並列に接続され、前記複数の第２ロジックトランジスタのソースは、それぞれ、前記複数の第１ロジックトランジスタのドレインに接続される、請求項５記載の半導体集積回路。
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