JP2008227035A - スペアセル用のセルデータ、半導体集積回路の設計方法及び半導体集積回路。 - Google Patents

Abstract

【課題】セルベース設計において、スペアセルを使用した回路の修正を行なう際に、可及的に配線長を短くしつつ、修正により影響される配線層数を減らす。
【解決手段】スペアセルの信号入力端子および信号出力端子の形状を表現するマスクパターンデータを、第2配線層以上の配線層のマスクパターンデータとする。この解決手段により、マスク製造のやり直しを最小限に抑えつつ、スペアセルに接続される配線の長さを可及的に短くすることができる。
【選択図】図３

Description

本発明は、半導体集積回路に関し、特に回路修正時のマスク修正を最小限に抑えるスペアセル用のセルデータ、そのセルデータを用いて半導体集積回路を設計する方法、およびその設計方法により設計された半導体集積回路に関する。

半導体集積回路の設計方法のひとつに、スタンダードセル方式がある。このスタンダードセル方式では、回路が異なるチップ毎に全層のマスクを製造する必要がある。そして、一旦設計した回路の修正をする場合、セルの配置や配線を変更するために、マスクの製造をやり直す必要がある。特に、第1配線層のマスクは、他の配線層のマスクに比べて、製造コストが高く、また、製造に要する期間が長い。そのため、第1配線層のマスクの製造をやり直すことは、極力、避けるべきである。

マスク製造のやり直しを最小限にするための技術が、特許文献１に記載されている。

特許文献１に記載された技術を図１に示す。この従来技術では、スペアセル１０１の入力ピンを配線２０１で電源もしくはグランド配線に接続しておき、かつ、スペアセル１０１の出力ピンに、一旦最上位配線層を通り最下位配線層まで引き回された配線２０３を接続しておく（図１）。

そして、スペアセル１０１を使用して回路を修正することが必要となった場合に、配線２０１、２０３を使用してスペアセル１０１を機能セル（ファンクションセル）１０３，１０４に接続し直す（図２）。

特開２００６−２３７１２３号公報

本発明者は、上記の従来技術に以下の課題があることを見出した。

特許文献１に記載された技術では、スタンダードセル方式を用いて設計することが何ら記載されておらず、スペアセルがセルデータとして用意されているのか不明である。スペアセルがセルデータとして用意されていたとした場合であっても、どの部分までがセルデータとして用意されているのか全く記載されていない。したがって、スペアセルを用いて回路の修正をする際に、最短パターンで回路の修正を行うために第１の配線層の配線パターンが変更され、その結果、第１の配線層のマスクパターンが変更され半導体集積回路のコストが上昇してしまうという課題が発生する。さらに、特許文献１に記載された技術では、出力ピンに接続された配線２０３が長く、スペアセル１０１を機能セル１０３，１０４に接続して回路の修正を行なった場合に、信号経路が長くなり、信号の遅延の原因となる。また、スペアセル１０１が回路の修正に使用されなかった場合でも、配線２０３が多層の配線層（１からｎ）を２回貫通しているための余分なスペースを必要とするため、他の配線のためのスペースが圧迫される。

本発明は、信号入力端子および信号出力端子の形状を表現するマスクパターンデータを、第2配線層以上の配線層のマスクパターンデータとして有するスペアセル用のセルデータである。

本発明のスペアセル用のセルデータを用いてセルベース設計をすることにより、当該スペアセルを使用して回路の修正をするために配線の設計をやり直す場合であっても、第2配線層以上の配線層のマスクパターンのみ変更すればよく、スペアセル内の第1配線層のマスクパターンが変更されることが無いため、第1配線層用のマスクを作り直す必要がない。

また、その他の本発明に係るスペアセル用のセルデータは、信号入力端子および信号出力端子の形状を表現するマスクパターンデータを、第2配線層以上の配線層のマスクパターンデータとして有し、かつ、前記信号入力端子および前記信号出力端子の形状を表現するマスクパターンを含む配線層より上の配線層のマスクパターンデータには、信号の入出力に用いられる配線の形状を表現するマスクパターンデータを有さないことを特徴とする。

このその他の発明のスペアセル用のセルデータを用いたセルベース設計では、引用文献１のように、出力ピンの配線を最上位配線層まで引き回す必要が無い。

マスク製造のやり直しを最小限に抑えつつ、スペアセルに接続される配線の長さを可及的に短くすることができる。

本願において、セルデータとは、セルベース設計に用いられるセルの構造を表現するためのデータであって、半導体集積回路の製造に用いられるフォトマスクのマスクパターンデータの集合のことを指す。マスクパターンデータには、例えば、そのセルに含まれるトランジスタのソース・ドレインとなる拡散層の形状のデータ、ゲート電極の形状のデータ、そのトランジスタに信号や電源を供給するための配線やビアの形状のデータなどが含まれる。

また、セルデータは、セル同士を接続するための信号配線の形状を表現するマスクパターンデータとして、半導体基板から信号入力端子までの配線のマスクパターンデータ、および、半導体基板から信号出力端子までの配線のマスクパターンデータのみを有する。すなわち、セルデータには、セルの信号出力端子と他のセルの信号入力端子とを接続する信号配線のマスクパターンデータは、セルデータには含まれていない。セル同士を接続するための信号配線のマスクパターンデータは、後述するように、自動配線ツールなどにより設計される。自動配線ツールは、信号入力端子および信号出力端子を起点として、セル間を接続する信号配線の設計を行う。
図３および図４は、本実施の形態に係るスペアセル用のセルデータ１を説明するための図であり、インバータ１０を有するスペアセルの例である。

セルデータ１はＣＡＤを用いて作成される。尚、図３では、簡略のために、インバータ１０を構成するトランジスタ等の一部の具体的な構造を表現する形状データを省略している。また、図３は、実際の形状を理解しやすくするために３次元的に表現されているが、セルデータ１は、２次元の形状データであるマスクパターンデータの集合である。例えば図３では、ビア１２，１４，２２，２４が直方体として表現されているが、後述するように、ビア１２，１４，２２，２４を表現するマスクパターンデータは、その断面形状を表現する２次元の形状データである。

図３において、１１は信号入力端子であり、ビア１２、第１配線層の配線１３およびビア１４を介して、インバータ１０を構成するトランジスタのゲート電極（図示せず）に接続している。同様に、図３において、２１は信号出力端子であり、インバータ１０を構成するＰＭＯＳトランジスタのドレインおよびＮＭＯＳトランジスタのソース（図示せず）に接続している。

また、インバータ１０は、ローカル電源配線４，およびローカルグランド配線５から電源の供給を受けている。図３では、配線４および５の具体的な形状を省略しているが、図４において、両配線の形状を表現するマスクパターンの一部を示す。

スペアセル用のセルデータ１に含まれるマスクパターンデータを例示すると、インバータ１０を構成するトランジスタが形成されるウェルの形状（図４（ａ））、ゲート電極の形状（図４（ｂ））、ビア４，５，１２，１４，２２，２４の形状（図（ｃ））、第１配線層の配線４，５，１３，２３の形状（図４（ｄ））、第2配線層の配線４，５，１１，２１形状（図４（ｅ））などである。図４（ｅ）において、１１が信号入力端子の形状であり、２１が信号出力端子の形状である。また、図３において、３はセルの境界線であり、マスクがネガマスクの場合は、図４（ａ）から（ｅ）において斜線で示した形状に光が遮られる。

尚、本願において第ｎ配線層とは、ゲート電極層GLを除き、半導体基板SUBに一番近い金属配線層から数えてｎ番目の配線層である（図５参照）。

スペアセル用のセルデータ１は、信号入力端子１１および信号出力端子２１のマスクパターンデータを含む配線層より上の配線層（本実施の形態では、第３配線層以上の配線層）には、信号入出力用の配線のマスクパターンデータを持たない。そのため、回路修正が行なわれた後の半導体集積回路にこのスペアセルが使用された場合でも、信号配線が必要以上に長くなることが無い。

次に、フローチャート（図６）および図７から図９を用いて、セルデータ１を用いた、半導体集積回路の設計方法を説明する。

まず、ステップＳ１において、スペアセル用のセルデータ１および機能セル用のセルデータ６を用意する。機能セルとは、予め定められた機能を実現するためのセルである。スペアセルとは、回路の修正に用いられるセルであり、レイアウトされたとしても、最終的に実際に製造された半導体集積回路装置内では、他の回路を接続されずに、信号処理に使用されない場合がある。

次に、ステップＳ２において、図７に示すように、スペアセル用のセルデータ１および機能セル用のセルデータ６をレイアウトし、半導体チップ上でのそれぞれのセルの配置を表すレイアウトデータ７とする。スペアセル用のセルデータ１は、機能セル用のセルデータ６のレイアウトが完了した後に、空いているスペースにレイアウトされる。図７（ｂ）は、図７（ａ）を、Ｉ−Ｉ断面に垂直な方向から見た図である。図８および図９において同様である。

尚、図７（ａ）において、４０，５０は、それぞれ、ローカル電源配線４およびローカルグランド配線５のマスクパターンが配置される位置を示している。

図７（ｂ）に示すように、機能セル用のセルデータは、機能セル内の配線６３のマスパターンデータを含んでいる。配線６３のマスクパターンデータは、第1配線層および第2配線層のマスクパターンデータとして、セルデータに含まれている。尚、配線６３は、図７（ａ）および後述の図８（ａ）、図９（ａ）では、省略されている。

本実施の形態において、機能セル用のセルデータ６は、信号入力端子６１および信号出力端子６２をそれぞれ一つずつ有しているが、信号入力端子や信号出力端子の数はそれぞれ一つに限られない。

ステップＳ２が完了した段階では、機能セル６同士を接続する配線の形状を表現するマスクパターンデータは作成されていない。

次に、ステップＳ３において、機能セル６同士を接続する接続配線の形状を設計し、この接続配線のマスクパターンデータ７を作成する（図８）。このステップＳ３が完了すると、マスクデータＭＤ１の一次設計が完了する。

ステップＳ３において、スペアセル１の信号入力端子１１とローカルグランド配線５０とを接続する配線８の形状を同時に設計してもよい。図８（ｂ）では、配線８を模式的に表現している。

一方、ステップＳ３が完了した時点では、スペアセル１の信号出力端子２１に接続される配線のデータは存在しない。

次いで、ステップＳ４において、一次設計されたマスクデータＭＤ１により実現される半導体集積回路が正常に動作するか否かを検証する。この検証は、一次設計されたマスクデータに基づいて実際にマスクを製造し、実物の半導体集積回路装置を製造して行なうことができる。あるいは、一次設計されたマスクデータに基づいた計算機シミュレーションで、一次設計された半導体集積回路が正常に動作するか否かを検証しても良い。

ステップＳ４における検証の結果、一次設計された半導体集積回路の修正が必要か否かを判定する（ステップＳ５）。

ステップＳ５における判定の結果、スペアセルを使用して一次設計された半導体集積回路を修正することが必要となり、スペアセル１を機能セル６の間に接続する場合、ステップＳ６で、セル間を接続する配線のマスクパターンデータの修正を行なう。セル間を接続する配線のマスクパターンデータの修正した後のマスクデータＭＤ２を図９に示す。

破線で示した部分７１，８１のマスクパターンデータは、一次設計されたマスクデータＭＤ１に含まれていたが修正後のマスクデータＭＤ２では削除されている。

一方、斜線で示した部分のマスクパターンデータ１１０，２１０は、スペアセル１を機能セル６間に接続するために追加された配線の形状データである。配線２１０は、出力端子２１を起点として配線７に接続するように、設計される。

本実施の形態による配線データの修正では、第２配線層以上の配線の形状データの修正のみで、スペアセル１を機能セル６間に接続することができる。そのため、第1配線層のマスクを製造し直す必要がない。第1配線層のマスクは、第２配線層以上の配線層のマスクに比して、製造コストを要する場合があるので、第１配線層のマスクを製造し直す必要が無いことは大きな利点となる。

本実施の形態は、第２層配線層以上にスペアセルの入出力端子形状を有するセルデータをスペアセルのセルデータとして用意することによって実現することができる。したがって、スペアセルの入出力端子形状は第２層配線層以上に配置されていればよく、入力端子、出力端子形状を有するセルデータの配線層が異なっていても良い。さらに、複数の入力端子形状のセルデータが存在する場合にも、第２層配線層以上の配線層であれば、それぞれの端子形状のセルデータが別々の配線層に配置されても良い。複数の出力端子形状のセルデータが存在する場合も同様である。

また、第２層配線層以上にスペアセルの入出力端子を有する半導体集積回路を用意することによって配線データの修正を、第１層配線のマスクを製造し直すことなく実現することができる。なお、スペアセルの入出力端子は、第２層配線以上に配置されていればよく、入力端子、出力端子が配置される配線層が異なっていても良い。さらに、複数の入力端子がスペアセルに存在する場合にも、第２層配線層以上の配線層であれば、それぞれの端子が別々の配線層に配置されても良い。複数の出力端子がスペアセルに存在する場合も同様である。

なお、入出力端子が配置されている配線層よりも上層の配線層には、他の配線のためのスペースを確保するため、入出力端子に接続された配線が配置されない方が好ましい。

本実施の形態に係る半導体集積回路の設計システム９を図１０に示す。この設計システム９は、ＣＡＤ９０，レイアウトツール９１、自動配線ツール９２、シミュレーションツール９３、セルデータライブラリ９４、マスクデータ９５、レイアウトデータ９６から構成される。

ステップＳ１は、ＣＡＤ９０で行なわれ、作成されたセルデータは、セルデータライブラリ９４に記録される。セルデータライブラリ９４は、例えば、ハードディスクドライブなどに記録されたデータベースである。

ステップＳ２は、レイアウトツール９１で行なわれる。レイアウトツール９１は、セルデータライブラリ９４からスペアセルのセルデータ１や機能セルのセルデータ６を読み出し、それらのセルデータの配置を表すレイアウトデータ９６を出力する。レイアウトツールは、レイアウトソフトウェアをインストールしたコンピュータである。レイアウトデータ９６は、レイアウトツールを構成するコンピュータのハードディスクドライブ等に保存され、必要に応じて、ネットワーク経由や、CD-ROM等のデータ記録媒体を介して、他のコンピュータに移動される。

ステップＳ３は、自動配線ツール９２により行なわれる。自動配線ツール９２は、レイアウトデータ９６に基づいて、機能セル６同士を接続する配線の形状を表現するマスクパターンデータを作成し、このマスクパターンデータをレイアウトデータ９６に付加することにより、マスクデータＭＤを出力する。自動配線ツール９２は、自動配線ソフトウェアをインストールしたコンピュータである。マスクデータＭＤは、レイアウトツールを構成するコンピュータのハードディスクドライブ等に保存され、必要に応じて、ネットワーク経由や、CD-ROM等のデータ記録媒体を介して、他のコンピュータに移動される。

ステップＳ４の検証を、計算機シミュレーションで行なう場合には、シミュレーションツール９３が用いられる。シミュレーションツール９３は、半導体集積回路の動作をシミュレートするソフトウェアをインストールしたコンピュータである。

ステップＳ５は、レイアウトツール９１および自動配線ツール９２を用いて行なわれる。まず、レイアウトツール９１において、回路の修正にどのスペアセルを使用するか、および、回路のどの位置にスペアセルを挿入するかについての修正情報をレイアウトデータ９６に付加する。次いで、自動配線ツール９２を用いて、この修正情報を参照し、スペアセルが機能セルに接続されるように、配線の形状データを修正する。

尚、本実施の形態の設計システムを構成する複数のツール９０、９１、９２、９３は、それぞれ別々のコンピュータにより構成されても良いし、同一のコンピュータにより構成されても良い。

従来の技術を説明するための図である。 従来の技術を説明するための図である。 本発明の実施の形態に係るスペアセル用のセルデータを説明するための図である。 本発明の実施の形態に係るスペアセル用のセルデータに含まれるマスクパターンデータを説明するための図である。 本願における第ｎ配線層の定義を説明するための図である。 本発明の実施の形態に係る半導体集積回路の設計方法のフローチャートである。 本発明の実施の形態に係る半導体集積回路の設計方法を説明するための図である。 本発明の実施の形態に係る半導体集積回路の設計方法を説明するための図である。 本発明の実施の形態に係る半導体集積回路の設計方法を説明するための図である。 本発明の実施の形態に係る半導体集積回路の設計システムを説明するための図である。

符号の説明

１ スペアセル用のセルデータ
６ 機能セル用のセルデータ
９ 半導体集積回路の設計システム

Claims (12)

1. 信号入力端子および信号出力端子の形状を表現するマスクパターンデータを、第2配線層以上の配線層のマスクパターンデータとして有すること、
   を特徴とするスペアセル用のセルデータ。
2. 前記信号入力端子および前記信号出力端子の形状を表現するマスクパターンを含む配線層より上の配線層のマスクパターンデータには、信号の入出力に用いられる配線の形状を表現するマスクパターンデータを有さないこと、
   を特徴とする請求項１に記載のスペアセル用のセルデータ。
3. 前記信号入力端子の形状を表現するマスクパターンデータと前記信号出力端子の形状を表現するマスクパターンデータとを、異なる配線層のマスクパターンデータとして有すること、
   を特徴とする請求項１に記載のスペアセル用のセルデータ。
4. 前記信号入力端子および前記信号出力端子の形状を表現するマスクパターンデータを、第2配線層のマスクパターンデータとして有すること、
   を特徴とする請求項１に記載のスペアセル用のセルデータ。
5. 信号入力端子および信号出力端子の形状を表現するマスクパターンデータを、第２配線層以上の配線層のマスクパターンデータとして有するスペアセル用のセルデータを作成し、
   前記信号入力端子および前記信号出力端子を起点として、前記スペアセルに接続される配線を表現するマスクパターンデータを作成すること、
   を特徴とする半導体集積回路の設計方法。
6. 半導体集積回路の設計方法であって、
   信号入力端子および信号出力端子の形状を表現するマスクパターンデータを、第2配線層以上の配線層のマスクパターンとして有するスペアセル用のセルデータ、および、予め定められた機能を実現する機能セル用のセルデータを用意する第1ステップと、
   前記スペアセル用のセルデータ、および、前記機能セル用のセルデータをレイアウトする第２ステップと、
   前記機能セルに接続され、前記半導体集積回路を構成するための接続配線の形状を表現するマスクパターンデータを作成する第３ステップと、
   前記半導体集積回路の動作の検証を行い当該半導体集積回路の修正が必要か否かを判定する第４ステップと、
   前記第４ステップにおいて前記半導体集積回路の修正が必要であると判定された場合に、前記接続配線の一端が、前記第２配線層において、前記スペアセルの前記信号入力端子および前記信号出力端子の少なくとも一方に接続されるように、前記接続配線の形状を表現するマスクパターンデータを修正する第5ステップと、
   を有することを特徴とする半導体集積回路の設計方法。
7. 前記スペアセルの前記信号入力端子と電源配線とを接続する配線の形状を表現するマスクパターンデータを作成するステップをさらに含むこと、
   を特徴とする請求項６に記載の半導体集積回路の設計方法。
8. 機能セルと、スペアセルと、多層配線層とを備える半導体装置において、前記スペアセルの入出力端子が前記多層配線層の第２層以上の配線層に配置されていることを特徴とする半導体集積回路。
9. 前記スペアセルの前記入出力端子は、同一の配線層に配置されていることを特徴とする請求項８記載の半導体集積回路。
10. 前記スペアセルの前記入出力端子は、複数の配線層に配置されていることを特徴とする請求項８記載の半導体集積回路。
11. 前記スペアセルの前記入出力端子は、前記機能セルと前記第２層以上の配線層以下の配線層を用いて接続されていることを特徴とする請求項８記載の半導体集積回路。
12. 前記スペアセルの前記入出力端子から前記第２層以上の配線層よりも上の配線層に延在形成される配線を有しないことを特徴とする請求項８記載の半導体集積回路。

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