JP2007165489A - 半導体装置及びその設計方法 - Google Patents

Abstract

【課題】束配線の抵抗値を低減させること。
【解決手段】本発明に係る半導体装置は、束配線１１とブリッジ配線２０とを備える。束配線１１は、２つのマクロセル１，２間を接続し同じ信号が伝達される並列な複数の配線１０からなる。一方、ブリッジ配線２０は、上記複数の配線１０のうち隣接する配線１０−１，１０−２間を橋渡しする。それら隣接する配線１０−１，１０−２のそれぞれの端部Ｔ１，Ｔ２とブリッジ配線２０の両端Ｎ１，Ｎ２のそれぞれとの間の配線抵抗は、互いに異なっている。
【選択図】図２

Description

本発明は、半導体装置に関する。特に、本発明は、半導体装置の配線をレイアウトする設計方法に関する。

半導体装置において、マクロセルとマクロセルを接続する配線の抵抗値に、制限（上限）が設けられる場合がある。例えば、マクロセル間を接続する電源配線には、アナログ特性上の理由により、抵抗値の上限が設定される場合がある。従来、配線材料としてＡｌが用いられることが多く、その場合、抵抗値を低減させるために、配線幅は比較的大きく設計されていた。

近年、より低抵抗な配線材料として、従来のＡｌに代わり、Ｃｕの導入が本格化している。配線材料としてＣｕが用いられる場合、配線幅が大きく設計されると、製造プロセス時に、「ディッシング（Dishing）」と呼ばれる現象が発生する。具体的には、デバイス製造時のＣＭＰ（Chemical Mechanical Polishing）工程において、幅広のＣｕ配線の表面が皿状にくぼむ。これは、形成されるＣｕ配線の平坦性の低下および膜厚の減少を意味し、配線抵抗のバラツキおよび増加を引き起こす。

ディッシングを抑制するためには、配線幅を所定の上限値以下に制限する必要がある。配線幅の制限を満たすために、１本の配線を複数の細配線に分割することが考えられる。例えば図１において、第１マクロセル１０１の端子１０１ａと第２マクロセル１０２の端子１０２ａとの間を接続する電源配線は、複数の配線１１０（以下、「スプリット配線１１０」と参照される）に分割されている。複数のスプリット配線１１０は、マクロセル間で同じ信号を伝達するための配線であり、それらの電位は全て同じである。すなわち、複数のスプリット配線１１０をまとめて、ある１つの信号を伝達するための束配線１１１と呼ぶことができる。各スプリット配線１１０の配線幅は制限されているので、ディッシングが抑制される。

配線設計に関連する技術として、特許文献１には、配線占有率が所定の基準を満たすような設計の実現を目的としたレイアウト設計方法が開示されている。そのレイアウト設計方法によれば、まず、スリット配線の配置が行われる。次に、そのスリット配線を含むある領域における配線占有率が算出される。次に、その配線占有率に基づいて、以降の配線工程で配線占有率エラーが起こることのないような配線禁止面積が算出される。次に、算出された配線禁止面積を有する配線禁止領域が、上記ある領域中に設けられる。

特開２００３−１４１２００

上述の通り、電源配線等の幅広配線において、ディッシングを抑制するために「束配線」が必要とされている。そのような束配線の抵抗値を更に低減することができる技術が望まれている。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の第１の観点において、半導体装置が提供される。その半導体装置は、束配線（１１）とブリッジ配線（２０）とを備える。束配線（１１）は、２つのマクロセル（１，２）間を接続し同じ信号が伝達される並列な複数の配線（１０）からなる。一方、ブリッジ配線（２０）は、上記複数の配線（１０）のうち隣接する配線（１０−１，１０−２）間を橋渡しする。それら隣接する配線（１０−１，１０−２）のそれぞれの端部（Ｔ１，Ｔ２）とブリッジ配線（２０）の両端（Ｎ１，Ｎ２）のそれぞれとの間の配線抵抗は、互いに異なっている。

このような構造により、ブリッジ配線（２０）の両端（Ｎ１，Ｎ２）の間に電位差が生じる。ブリッジ配線（２０）の両端（Ｎ１，Ｎ２）の間に電位差が生じない場合、そのブリッジ配線（２０）は束配線（１１）の抵抗値に何ら影響を与えないが、ブリッジ配線（２０）の両端（Ｎ１，Ｎ２）の間に電位差が生じる場合、そのブリッジ配線（２０）は束配線（１１）の抵抗値を低減する役割を果たす。このように、本発明に係る半導体装置によれば、ブリッジ配線（２０）によって束配線（１１）の抵抗値が全体として低減される。

本発明の第２の観点において、半導体装置の設計方法が提供される。その設計方法は、（Ａ）同一のネットに関する配線として、複数の配線（１０）からなる束配線（１１）を配線層に配置するステップと、（Ｂ）上記複数の配線（１０）のうち隣接する配線（１０−１，１０−２）間を橋渡しするブリッジ配線（２０）を、同じ配線層に配置するステップとを有する。束配線（１１）及びブリッジ配線（２０）は、上記隣接する配線（１０−１，１０−２）のそれぞれの端部（Ｔ１，Ｔ２）とブリッジ配線（２０）の両端（Ｎ１，Ｎ２）のそれぞれとの間の配線抵抗が互いに異なるようにレイアウトされる。

本発明に係る半導体装置及びその設計方法によれば、束配線の抵抗値が全体として低減される。

添付図面を参照して、本発明に係る半導体装置及びその設計方法を説明する。

１．第１の実施の形態
図２は、本発明の第１の実施の形態に係る半導体装置の構造を概略的に示している。その半導体装置は、第１端子１ａを有する第１マクロセル１、第２端子２ａを有する第２マクロセル２を備えている。第１マクロセル１及び第２マクロセル２としては、アナログ回路が例示される。第１マクロセル１と第２マクロセル２との間を接続する配線（例えば電源配線）は、並列な複数の配線１０とブリッジ配線２０から構成されている。

複数の配線１０は、第１端子１ａと第２端子２ａとの間を並列に接続している。つまり、複数の配線１０は、マクロセル間で同じ信号を伝達するための配線である。その意味で、複数の配線１０をまとめて、マクロセル間である１つの信号を伝達するための「束配線１１」と呼ぶことができる。また、各々の配線１０は、以下、「スプリット配線１０」と参照される。つまり、束配線１１は複数のスプリット配線１０から構成されている。スプリット配線１０の本数としては５０〜１００本が例示される。配線抵抗値を低減するため、束配線１１の材料としてＣｕが用いられている。また、各スプリット配線１０の配線幅は制限されており、ディッシングが抑制されている。

一方、ブリッジ配線２０は、複数のスプリット配線１０間を橋渡しするための配線である。図２に示されるように、本実施の形態によれば、そのブリッジ配線２０は、並列なスプリット配線１０に対して斜めに設けられている。言い換えれば、ブリッジ配線２０とスプリット配線１０とのなす角度は９０度未満である。例えば、複数のスプリット配線２０が、Ｙ方向に沿って形成されているとする。また、Ｙ方向に直交する方向がＸ方向であるとする。この場合、ブリッジ配線２０は、Ｘ方向とＹ方向の中間の方向に沿って形成される。配線抵抗値を低減するため、ブリッジ配線２０の材料としてＣｕが用いられている。また、各ブリッジ配線２０の配線幅は制限されており、ディッシングが抑制されている。

図３には、本実施の形態に係る束配線１１とブリッジ配線２０との関係が更に詳しく示されている。図３においては、複数のスプリット配線１０のうち隣接する２本（第１配線１０−１，第２配線１０−２）が示されている。第１配線１０−１の端部Ｔ１と第２配線１０−２の端部Ｔ２は、同じマクロセルの端子に接続されている。ブリッジ配線２０は、隣接する第１配線１０−１と第２配線１０−２との間を橋渡ししている。具体的には、ブリッジ配線２０−１は、第１配線１０−１上のノードＮ１と第２配線１０−２上のノードＮ２との間を接続している。また、ブリッジ配線２０−２は、第１配線１０−１上のノードＮ３と第２配線１０−２上のノードＮ４との間を接続している。

本実施の形態によれば、ブリッジ配線２０−１はスプリット配線１０に対して斜めに設けられている。従って、第１配線１０−１の端部Ｔ１とノードＮ１との間の距離Ｌ１は、第２配線１０−２の端部Ｔ２とノードＮ２との間の距離Ｌ２と異なっている。この場合、端部Ｔ１とノードＮ１との間の配線抵抗は、端部Ｔ２とノードＮ２との間の配線抵抗と異なっている。言い換えれば、端部Ｔ１、Ｔ２のそれぞれとブリッジ配線２０−１の両端Ｎ１、Ｎ２のそれぞれとの間の配線抵抗は、互いに異なっている。

ブリッジ配線２０−２に関しても同様である。第１配線１０−１の端部Ｔ１とノードＮ３との間の距離Ｌ３は、第２配線１０−２の端部Ｔ２とノードＮ４との間の距離Ｌ４と異なっている。この場合、端部Ｔ１とノードＮ３との間の配線抵抗は、端部Ｔ２とノードＮ４との間の配線抵抗と異なっている。言い換えれば、端部Ｔ１、Ｔ２のそれぞれとブリッジ配線２０−２の両端Ｎ３、Ｎ４のそれぞれとの間の配線抵抗は、互いに異なっている。

以上に説明されたように、ブリッジ配線２０の両端とマクロセル端子との間の抵抗値は、異なっている。その場合、ブリッジ配線２０の両端Ｎ１，Ｎ２（あるいはＮ３，Ｎ４）の間に電位差が生じる。ブリッジ配線２０の両端の間に電位差が生じる場合、そのブリッジ配線２０は束配線１１の抵抗値を低減する役割を果たす。以下、その抵抗値が低減されることを、例を用いて示す。

図４Ａにおいて、マクロセル間が２本の配線でつながれている。各配線は直列に接続された３つの抵抗Ｒ１を有している。１つの抵抗Ｒ１の抵抗値が“４”の場合、合成抵抗Ｒは“６”となる。一方、図４Ｂにおいて、図４Ａで示された構成に更に抵抗Ｒ２が追加されている。その抵抗Ｒ２は、２本の配線の間を橋渡ししており、ブリッジ配線２０に相当している。また、その抵抗Ｒ２は、各配線に対して斜めに設けられており、抵抗Ｒ２の両端の間には電位差が生じる。例えば抵抗Ｒ２の抵抗値が“５”の場合、合成抵抗Ｒは“５．６４”と算出される。このように、両端に電位差が生じるようにブリッジ配線２０が設けられると、合成抵抗Ｒが減少する。図４Ａ、図４Ｂでは２本の配線の場合が示されたが、実際にはスプリット配線１０は多数存在し、ブリッジ配線２０も多数設けられる。その場合、合成抵抗Ｒの減少率は更に増加し、全体としては約２０％程度抵抗値が減少する。

２．第２の実施の形態
図５は、本発明の第２の実施の形態に係る半導体装置の構造を概略的に示している。図５において、図２と同様の構造には同一の符号が付され、重複する説明は適宜省略される。

本実施の形態において、束配線１１は、配線幅の異なるスプリット配線１０を含んでいる。好適には、隣接するスプリット配線１０間で配線幅が異なっている。また、図５に示されるように、１本のスプリット配線１０において、配線幅が位置によって変わっていてもよい。このように、本実施の形態によれば、配線幅がわざと不均一になるように束配線１１が形成されている。図５において、複数のスプリット配線１０はＹ方向に沿って並行に形成されており、隣接するスプリット配線１０間を橋渡しするブリッジ配線２０は、Ｘ方向に沿って形成されている。但し、ブリッジ配線２０は、第１の実施の形態と同様に、スプリット配線１０に対して斜めに設けられていてもよい。

図６には、本実施の形態に係る束配線１１とブリッジ配線２０との関係が更に詳しく示されている。図６においては、複数のスプリット配線１０のうち隣接する２本（第１配線１０−１，第２配線１０−２）が示されている。第１配線１０−１の端部Ｔ１と第２配線１０−２の端部Ｔ２は、同じマクロセルの端子に接続されている。ブリッジ配線２０は、隣接する第１配線１０−１と第２配線１０−２との間を橋渡ししている。具体的には、ブリッジ配線２０−１は、第１配線１０−１上のノードＮ１と第２配線１０−２上のノードＮ２との間を接続している。また、ブリッジ配線２０−２は、第１配線１０−１上のノードＮ３と第２配線１０−２上のノードＮ４との間を接続している。

本実施の形態によれば、第１配線１０−１の端部Ｔ１とノードＮ１との間の配線幅Ｗ１は、第２配線１０−２の端部Ｔ２とノードＮ２との間の配線幅Ｗ２と異なっている。この場合、端部Ｔ１とノードＮ１との間の配線抵抗は、端部Ｔ２とノードＮ２との間の配線抵抗と異なっている。言い換えれば、端部Ｔ１、Ｔ２のそれぞれとブリッジ配線２０−１の両端Ｎ１、Ｎ２のそれぞれとの間の配線抵抗は、互いに異なっている。

ブリッジ配線２０−２に関しても同様である。ノードＮ１とノードＮ３との間の配線幅Ｗ３は、ノードＮ２とノードＮ４との間の配線幅Ｗ４と異なっている。この場合、ノードＮ１，Ｎ３間の配線抵抗は、ノードＮ２，Ｎ４間の配線抵抗と異なっている。好適には、端部Ｔ１とノードＮ３との間の配線抵抗が、端部Ｔ２とノードＮ４との間の配線抵抗と異なっている。

以上に説明されたように、ブリッジ配線２０の両端とマクロセル端子との間の抵抗値は、異なっている。その場合、ブリッジ配線２０の両端Ｎ１，Ｎ２（あるいはＮ３，Ｎ４）の間に電位差が生じる。ブリッジ配線２０の両端の間に電位差が生じるので、束配線１１の抵抗値が全体として低減される。

３．第３の実施の形態
図７は、本発明の第３の実施の形態に係る半導体装置の構造を概略的に示している。図７において、図２と同様の構造には同一の符号が付され、重複する説明は適宜省略される。

本実施の形態において、束配線１１は、Ｙ方向に沿って形成された複数のスプリット配線１０を含んでいる。それら複数のスプリット配線１０の配線幅は同じであってもよい。また、ブリッジ配線２０は、隣接するスプリット配線１０間を橋渡しするようにＸ方向に沿って形成されている。ここで、複数のブリッジ配線２０は、段違いになるように設けられている。言い換えれば、複数のブリッジ配線２０は、ばらばらに分布するように設けられている。つまり、束配線１１と複数のブリッジ配線２０は、全体として非対称なレイアウトパターンを有するように構成されている。

図８には、本実施の形態に係る束配線１１とブリッジ配線２０との関係が更に詳しく示されている。図８においては、複数のスプリット配線１０のうち隣接する３本（第１配線１０−１，第２配線１０−２，第３配線１０−３）が示されている。第１配線１０−１の端部Ｔ１、第２配線１０−２の端部Ｔ２、及び第３配線１０−３の端部Ｔ３は、同じマクロセルの端子に接続されている。ブリッジ配線２０−１は、隣接する第１配線１０−１と第２配線１０−２との間を橋渡ししており、第１配線１０−１上のノードＮ１と第２配線１０−２上のノードＮ２との間を接続している。ブリッジ配線２０−２は、隣接する第２配線１０−２と第３配線１０−３との間を橋渡ししており、第２配線１０−２上のノードＮ３と第３配線１０−３上のノードＮ４との間を接続している。ブリッジ配線２０−３は、隣接する第１配線１０−１と第２配線１０−２との間を橋渡ししており、第１配線１０−１上のノードＮ５と第２配線１０−２上のノードＮ６との間を接続している。

本実施の形態において、ブリッジ配線２０−１とブリッジ配線２０−２は、同一直線上にない。言い換えれば、ブリッジ配線２０−１がある直線に沿って形成されているとき、ブリッジ配線２０−２は、その直線と異なる直線に沿って形成されている。また、ブリッジ配線２０−２とブリッジ配線２０−３も、同一直線上にない。言い換えれば、ブリッジ配線２０−２がある直線に沿って形成されているとき、ブリッジ配線２０−３は、その直線と異なる直線に沿って形成されている。

このように、ブリッジ配線２０がばらばらに非対称的に設けられることによって、ブリッジ配線２０の両端とマクロセル端子との間の抵抗値は、異なってくる。その場合、ブリッジ配線２０の両端の間に電位差が生じる。ブリッジ配線２０の両端の間に電位差が生じるので、束配線１１の抵抗値が全体として低減される。

図９には、束配線１１が複数の配線層にまたがる場合が示されている。図９において、第１マクロセル１と第２マクロセル２との間を接続する束配線は、第１配線層に形成された第１束配線１１−１と、第２配線層に形成された第２束配線１１−２を含んでいる。それら第１束配線１１−１と第２束配線１１−２は、重なり領域ＲＯにおいて互いにオーバラップしている。そして、それら第１束配線１１−１と第２束配線１１−２は、重なり領域ＲＯにおいて、ビア３０を通して互いに接続されている。このような場合においても、ブリッジ配線２０は、各配線層において上述の説明と同様に配置される。特に、ブリッジ配線２０が、重なり領域ＲＯにも形成されていることに留意されるべきである。これにより、束配線全体としての抵抗値がより低減される。尚、図９には例として、第３の実施の形態が適用された場合が示されているが、他の実施の形態が適用されてもよい。

４．半導体装置設計システム、設計方法
以上に示された半導体装置を設計するための設計システム、及び設計方法が次に示される。図１０は、半導体装置設計システム４０の一例を示すブロック図である。その半導体装置設計システム４０は、記憶装置４１、演算処理装置４２、入力装置４３、表示装置４４を備えるコンピュータシステムである。

記憶装置４１としてＨＤＤやＲＡＭが例示される。記憶装置４１には各種データが格納される。ネットリスト５１は、所望の半導体装置の接続関係を示す。配線ルールデータ５２は、配線に関するデザインルールを示す。束配線位置データ５３は、配置された束配線の位置情報を示しており、ブリッジ配線２０の配置時に用いられる。レイアウトデータ５４は、レイアウト設計後に得られる半導体装置のレイアウトを示す。

演算処理装置４２は、記憶装置４１にアクセス可能である。入力装置４３としては、キーボードやマウスが例示される。設計者は、入力装置４３を用いることによって、配線幅や配線間隔を設定したり、各種コマンドを入力したりできる。また、設計者は、表示装置４４に表示される情報を参照しながら、レイアウト設計を行うことができる。

更に、半導体装置設計システム４０は、設計プログラム（レイアウトプログラム）４５を有している。この設計プログラム４５は、演算処理装置４２によって実行されるコンピュータソフトウェアである。また、設計プログラム４５は、コンピュータが読み取り可能な記録媒体に記録されていてもよい。設計プログラム４５と演算処理装置４２によって、次のような回路設計処理を実行するシステムが構築される。

図１１は、本発明に係る配線のレイアウト方法を示すフローチャートである。まず、システムは、記憶装置４１からネットリスト５１と配線ルールデータ５２を読み込む（ステップＳ１１）。配線ルールデータ５２は、配線を作成する上でのルール（設計基準）を示している。その配線ルールとしては、最大配線幅、配線間隔の制限値、同層配線で囲まれた領域の最小面積などが挙げられる。最大配線幅は、製造プロセス時のディッシングが防止されるように規定されている。また、配線間隔の制限値は、最大配線幅に依存している。

次に、配線本数、配線幅、及びレイアウト対象としての配線層が指定される（ステップＳ１２）。その指定は、例えば、設計者が入力装置４３を用いることによって行う。設計者が指定を行うと、システムは、その指定が上述の配線ルールに違反しているかどうかチェックする（ステップＳ１３）。指定が配線ルールに違反している場合（ステップＳ１３；ＮＧ）、設計者によって再度指定が行われる。

前述の指定が配線ルールに適合すると（ステップＳ１３；ＯＫ）、次に、束配線の配置位置（始点・終点）が指定される（ステップＳ１４）。その指定は、例えば、設計者が入力装置４３を用いることによって行う。設計者が指定を行うと、システムは、指定された位置に束配線を配置可能かどうかチェックする（ステップＳ１５）。配線不可能な場合（ステップＳ１５；ＮＧ）、処理はステップＳ１２に戻る。配線可能な場合（ステップＳ１５；Ｙｅｓ）、システムは、指定された配線層の指定された位置に束配線を配置する（ステップＳ１６）。

既出の実施の形態で示されたように、その束配線は、同じ信号を伝達するための複数のスプリット配線から構成されている。ネットリスト５１の観点から見れば、その束配線は、同一のネットに関する配線であると言える。束配線の配置が行われると、システムは、配置された束配線の位置（始点・終点）を示す束配線位置データ５３を作成し、それを記憶装置４１に格納する。

次に、ブリッジ配線の配置が行われる。まず、システムは、記憶装置４１から上述の束配線位置データ５３を読み込む（ステップＳ２１）。次に、システムは、束配線の位置を参照することによって、隣接するスプリット配線間を橋渡しするブリッジ配線の位置（始点・終点）を計算する（ステップＳ２２）。１本ブリッジ配線を、２本以上のスプリット配線にまたがって配置することも可能である。ここで、既出の実施の形態で示されたように、ブリッジ配線の位置は、デバイス動作時に、そのブリッジ配線の両端の間に電位差が生じるように決定される。ブリッジ配線の両端の間に電位差が生じない場合、そのブリッジ配線は束配線の抵抗値に何ら影響を与えないが、ブリッジ配線の両端の間に電位差が生じる場合、そのブリッジ配線によって束配線の抵抗値は低減される。

次に、システムは、決定されたブリッジ配線の位置が上述の配線ルールに違反しているかどうかチェックする（ステップＳ２３）。ブリッジ配線のチェックの一例が図１２に示されている。図１２において、マクロセル端子１ａと１ｂ間を接続する２本のスプリット配線１０−１、１０−２が配置されている。更に、その２本のスプリット配線１０−１、１０−２の間を橋渡しするブリッジ配線２０−１〜２０−４が配置されている。ステップＳ２３においては、隣接するブリッジ配線２０間の間隔が、配線ルールで規定された制限値以上かどうかがチェックされる。また、スプリット配線１０やブリッジ配線２０で囲まれた領域の面積が、配線ルールで規定された最小面積以上かどうかがチェックされる。決定されたブリッジ配線の位置が配線ルールに違反している場合（ステップＳ２３；ＮＧ）、ブリッジ配線の位置は再計算される。

あるいは、ブリッジ配線の位置決定（ステップＳ２２）と位置チェック（ステップＳ２３）が並列に行われてもよい。図１２を参照して、所定の最小面積を満たすように、マクロセル端子１ａに最も近いブリッジ配線２０−１の位置が決定される。続いて、所定の最小配線間隔と最小面積を満たすように、ブリッジ配線２０−１の隣りのブリッジ配線２０−２の位置が決定される。同様に、ブリッジ配線２０−３、２０−４の位置が順番に決定されていく。このように、配線ルールデータ５２を参照しながら、配線ルールに適合するようにブリッジ配線２０の位置が順番に決定されていく。束配線１１の抵抗値をより低減させるためには、可能な限り多くのブリッジ配線２０を設けることが好適である。

再度図１１を参照して、決定されたブリッジ配線の位置が配線ルールに適合している場合（ステップＳ２３；Ｙｅｓ）、システムは、指定された配線層の決定された位置にブリッジ配線を配置する（ステップＳ２４）。続いて、他の束配線に対してブリッジ配線が必要な場合（ステップＳ２５；Ｎｏ）、ステップＳ２１から処理が繰り返される。ブリッジ配線の配置が終了し（ステップＳ２５；Ｙｅｓ）、全ての配線の配置が完了すると（ステップＳ３０）、処理は終了する。得られた半導体装置のレイアウトを示すレイアウトデータ５４は、記憶装置４１に格納される。

第１の実施の形態の場合、上記ステップＳ１６（束配線の配置）において、束配線は、従来通り設計される。その後、上記ステップＳ２２（ブリッジ配線の位置決定）において、ブリッジ配線は、そのブリッジ配線とスプリット配線のなす角が９０度未満になるように設計される（図２、図３参照）。第１の実施の形態の場合、図２に示されたように、１本ブリッジ配線を、２本以上のスプリット配線にまたがって配置することも可能である。従って、設計処理が比較的シンプルになる。また、ブリッジ配線の数が比較的少なくてすむため、ブリッジ配線の位置（始点・終点）を表すデータの量が削減されるというメリットが得られる。

第２の実施の形態の場合、上記ステップＳ１６（束配線の配置）において、束配線は、配線幅の異なるスプリット配線を含むように設計される（図５、図６参照）。その後、上記ステップＳ２２（ブリッジ配線の位置決定）において、ブリッジ配線は、配線幅が異なるスプリット配線間を接続するように設計される。第３の実施の形態の場合、上記ステップＳ１６（束配線の配置）において、束配線は、従来通り設計される。その後、上記ステップＳ２２（ブリッジ配線の位置決定）において、ブリッジ配線は、ばらばらに非対称的に設けられる（図７、図８参照）。

以上に示されたように、束配線及びブリッジ配線は、ブリッジ配線の両端のそれぞれとマクロセル端子との間の配線抵抗が互いに異なるようにレイアウトされる。これにより、デバイス動作時に、そのブリッジ配線の両端の間に電位差が生じ、束配線の抵抗値が全体として低減される。

図１は、従来の束配線の構造を示す平面図である。 図２は、本発明の第１の実施の形態に係る半導体装置の構造を示す平面図である。 図３は、第１の実施の形態に係るブリッジ配線の接続を説明するための図である。 図４Ａは、ある回路例における合成抵抗を示す図である。 図４Ｂは、ブリッジ配線を有する回路例における合成抵抗を示す図である。 図５は、本発明の第２の実施の形態に係る半導体装置の構造を示す平面図である。 図６は、第２の実施の形態に係るブリッジ配線の接続を説明するための図である。 図７は、本発明の第３の実施の形態に係る半導体装置の構造を示す平面図である。 図８は、第３の実施の形態に係るブリッジ配線の接続を説明するための図である。 図９は、本発明の実施の形態に係る半導体装置の構造を示す平面図である。 図１０は、本発明の実施の形態に係る半導体装置設計システムの構成を示すブロック図である。 図１１は、本発明の実施の形態に係る半導体装置の設計方法を示すフローチャートである。 図１２は、本発明の実施の形態に係る半導体装置の設計方法を説明するための図である。

符号の説明

１ 第１マクロセル
２ 第２マクロセル
１０ スプリット配線
１１ 束配線
２０ ブリッジ配線
３０ ビア
４０ 半導体装置設計システム
４１ 記憶装置
４２ 演算処理装置
４３ 入力装置
４４ 表示装置
４５ 設計プログラム
５１ ネットリスト
５２ 配線ルールデータ
５３ 束配線位置データ
５４ レイアウトデータ

Claims (10)

1. ２つのマクロセル間を接続し同じ信号が伝達される並列な複数の配線からなる束配線と、
   前記複数の配線のうち隣接する配線間を橋渡しするブリッジ配線と
   を備え、
   前記隣接する配線のそれぞれの端部と前記ブリッジ配線の両端のそれぞれとの間の配線抵抗は、互いに異なっている
   半導体装置。
2. 請求項１に記載の半導体装置であって、
   前記束配線は、
   第１端部でマクロセルに接続された第１配線と、
   第２端部で前記マクロセルに接続された第２配線と
   を含み、
   前記ブリッジ配線は、前記第１配線上の第１ノードと前記第２配線上の第２ノードとの間を接続し、
   前記第１端部と前記第１ノードとの間の配線抵抗は、前記第２端部と前記第２ノードとの間の配線抵抗と異なる
   半導体装置。
3. 請求項２に記載の半導体装置であって、
   前記第１端部と前記第１ノードとの間の距離は、前記第２端部と前記第２ノードとの間の距離と異なる
   半導体装置。
4. 請求項２に記載の半導体装置であって、
   前記第１端部と前記第１ノードとの間の前記第１配線の配線幅は、前記第２端部と前記第２ノードとの間の前記第２配線の配線幅と異なる
   半導体装置。
5. 請求項１に記載の半導体装置であって、
   前記束配線は、
   第１配線と、
   前記第１配線に隣接する第２配線と、
   前記第２配線に隣接する第３配線と
   を含み、
   前記第１配線と前記第２配線との間を橋渡しする前記ブリッジ配線は、第１直線に沿って形成され、
   前記第２配線と前記第３配線との間を橋渡しする前記ブリッジ配線は、前記第１直線と異なる第２直線に沿って形成された
   半導体装置。
6. 請求項１乃至５のいずれかに記載の半導体装置であって、
   前記束配線は、
   第１配線層に形成された第１束配線と、
   第２配線層に形成された第２束配線と
   を含み、
   前記第１束配線と前記第２束配線は、重なり領域においてビアを介して互いに接続され、
   前記ブリッジ配線は、前記重なり領域中にも設けられる
   半導体装置。
7. コンピュータによる半導体装置の設計方法であって、
   （Ａ）同一のネットに関する配線として、並列な複数の配線からなる束配線を配線層に配置するステップと、
   （Ｂ）前記複数の配線のうち隣接する配線間を橋渡しするブリッジ配線を、前記配線層に配置するステップと
   を有し、
   前記（Ａ）、（Ｂ）ステップにおいて、前記束配線及び前記ブリッジ配線は、前記隣接する配線のそれぞれの端部と前記ブリッジ配線の両端のそれぞれとの間の配線抵抗が互いに異なるようにレイアウトされる
   半導体装置の設計方法。
8. 請求項７に記載の半導体装置の設計方法であって、
   前記（Ａ）ステップは、
   （ａ１）前記束配線のうち、第１端部でマクロセルに接続される第１配線を配置するステップと、
   （ａ２）前記束配線のうち、第２端部で前記マクロセルに接続される第２配線を配置するステップと
   を含み、
   前記（Ｂ）ステップは、前記第１配線上の第１ノードと前記第２配線上の第２ノードとの間を接続する前記ブリッジ配線を配置するステップを含み、
   前記（Ｂ）ステップにおいて、前記ブリッジ配線は、前記第１端部と前記第１ノードとの間の距離が前記第２端部と前記第２ノードとの間の距離と異なるように配置される
   半導体装置の設計方法。
9. 請求項７に記載の半導体装置の設計方法であって、
   前記（Ａ）ステップは、
   （ａ１）前記束配線のうち、第１端部でマクロセルに接続される第１配線を配置するステップと、
   （ａ２）前記束配線のうち、第２端部で前記マクロセルに接続される第２配線を配置するステップと
   を含み、
   前記第１端部と前記第１配線上の第１ノードとの間の配線幅は、前記第２端部と前記第２配線上の第２ノードとの間の配線幅と異なり、
   前記（Ｂ）ステップは、前記第１ノードと前記第２ノードとの間を接続する前記ブリッジ配線を配置するステップを含む
   半導体装置の設計方法。
10. 請求項７に記載の半導体装置の設計方法であって、
    前記（Ａ）ステップは、
    （ａ１）前記束配線のうち、第１端部でマクロセルに接続される第１配線を配置するステップと、
    （ａ２）前記束配線のうち、第２端部で前記マクロセルに接続される第２配線を配置するステップと、
    （ａ３）前記束配線のうち、第３端部で前記マクロセルに接続される第３配線を配置するステップと
    を含み、
    前記（Ｂ）ステップは、
    （ｂ１）前記第１配線と前記第２配線との間を橋渡しする前記ブリッジ配線として、第１直線に沿った第１ブリッジ配線を配置するステップと、
    （ｂ２）前記第２配線と前記第３配線との間を橋渡しする前記ブリッジ配線として、前記第１直線と異なる第２直線に沿った第２ブリッジ配線を配置するステップと
    を含む
    半導体装置の設計方法。

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