JP4643157B2 - 半導体集積回路の自動設計方法 - Google Patents
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Description
図1に示す本発明の第1の実施の形態に係る自動設計方法は、例えば図2に示す設計装置によって実行することが可能である。そのため、図1の自動設計方法を説明する前に、図2に示す設計装置を説明する。
本発明の第2の実施の形態に係る自動設計方法は、図20に示すように、ステップS107後に設計情報の作成を行い、更にIRドロップの評価を行う点が図1の自動設計方法と異なる。IRドロップの評価を行うためには、電源配線60に流れる電流値を知る必要がある。そのため、設計途中で電源配線60とマクロセル71、72、・・・・・の電気的な接続情報を作成し、IRドロップの評価を行う。図20に示す評価方法は、例えば図21に示す設計装置によって実行可能であるので、図21を先に説明する。
1つの半導体集積回路の設計を、複数の設計装置を使用して行う場合がある。その場合、設計中の半導体集積回路の回路情報や配置済みの電源配線配置情報及び回路配置情報を、複数の設計装置で使用可能な共通フォーマットのファイル(以下において「設計情報ファイル」という。)によって、複数の設計装置間で交換する必要がある。図22に示す本発明の第3の実施の形態に係る自動設計方法は、ステップS104後に設計情報ファイルを作成して出力してクロック配線の配置を行い、更に設計情報ファイルを作成して出力する点が、図1の自動設計方法と異なる。図22に示す評価方法は、例えば図23に示す設計装置によって実行可能であるので、先ず、図23を説明する。
(その他の実施の形態)
上記のように、本発明は第1乃至第3の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
60…電源配線
71、72、…マクロセル
81、82、…論理セル
91〜94…セル間配線
110…電源配線部
120…回路配置部
140…回路接続部
211…電源配線配置領域
212…回路配置情報領域
703…禁止領域
Claims (5)
- 電源配線部が半導体チップ領域上に電源配線を配置し、前記電源配線の配置情報を電源配線配置領域に格納するステップと、
回路配置部が前記半導体チップ領域上に複数のマクロセルを配置し、前記複数のマクロセルの配置情報を回路配置情報領域に格納するステップと、
前記回路配置部が前記複数のマクロセルの配置変更を行いながら前記半導体チップ領域上に複数の論理セル及びセル間配線の配置を行って回路配置を行い、前記回路配置の情報を前記回路配置情報領域に格納するステップと、
前記回路配置の評価結果に基づき前記回路配置部が前記回路配置を変更した後、回路接続部が前記複数のマクロセルと前記電源配線を接続するステップ
とを含むことを特徴とする半導体集積回路の自動設計方法。 - 前記複数のマクロセルにそれぞれ設定される禁止領域に配置する前記電源配線の一部を削除するステップを更に含むことを特徴とする請求項1に記載の半導体集積回路の自動設計方法。
- 多層配線の配線層毎に前記禁止領域が設定されていることを特徴とする請求項2に記載の半導体集積回路の自動設計方法。
- 前記複数のマクロセルと前記電源配線を接続するステップは、前記複数のマクロセルと前記電源配線を接続する配線を前記禁止領域に配置することを特徴とする請求項2又は3に記載の半導体集積回路の自動設計方法。
- 前記電源配線部が、前記電源配線の配置の変更を行うステップを更に含むことを特徴とする請求項1乃至4のいずれか1項に記載の半導体集積回路の自動設計方法。
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