JP2004013205A - 半導体集積回路のレイアウト方法 - Google Patents
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Abstract
【解決手段】対象機能マクロに対して希望セル使用率を設定するステップS2と、対象機能マクロの配置範囲を求めるステップS5と、対象機能マクロ配置範囲内のセル使用率が設定した希望セル使用率を満足するかを判定するステップS6と、希望セル使用率を満たすように配置領域を設定するステップS7と、設定配置領域内に対象機能マクロを再配置するステップS8と、配置領域内に他の機能マクロを含むかを判定するステップS9と、配置領域内の他の機能マクロを配置領域外に追い出すステップS10と、配置領域内の対象機能マクロの配置位置の微調整や配置エラーがあるブロックの再配置を行うステップS11とを有する。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は半導体集積回路のレイアウト方法に関し、特にCADによる複数の機能ブロックから成る大規模な半導体集積回路のレイアウト方法に関する。
【0002】
【従来の技術】
SOC(システム・オン・チップ)時代の到来により、半導体集積回路の1つのチップ内に多数の機能マクロを搭載するようになった。これらの機能マクロに含まれる回路ブロックは互いに関係が深いため、近接して配置されなければならない。このような機能マクロに対しては、グルーピングを行い、予め配置位置を指定してレイアウトを行う方法が一般的である。
【0003】
従来のこの種の半導体集積回路のレイアウト方法をフローチャートで示す図16を参照して説明する。この従来の半導体集積回路のレイアウト方法は、端子配置や大型マクロの配置位置を決めるためのフロアプランステップS1と、電源配線を行うステップS3と、プリミティブブロックの配置を行うステップS4と、プリミティブブロック配置が正常にできたかのチェックを行う配置可能判定ステップP5と、ブロック間の配線を行う配線ステップS12と、配線が正常にできたかのチェックを行う配線可能判定ステップS13と、レイアウト検証を行うレイアウト検証ステップS14とを有する。
【0004】
まず、ステップS1で、フロアプランを行い、大型機能マクロの配置位置を決めると共に、近接して配置したい機能マクロに対してグルーピングを実施し、配置位置、配置領域の形状、セル使用率を決める。次に、ステップS3,S4で、電源配線及びプリミティブブロック配置を行う。
【0005】
次に、ステップP5で、プリミティブブロック配置が正常にできたかのチェックを行う。この際、フロアプランで定めた配置位置が最適な位置でなかったり、配置領域の形状が自動レイアウトツールの性能を制限してしまうことにより、配置エラーが発生する場合がある。その場合、再度フロアプランステップS1まで戻り、配置位置を再検討する。
【0006】
配置が終了した後、ステップS12にて配線を行い、続いてステップS13で配線が正常に行われたかをチェックする。配線が正常に行われていない場合、再再度フロアプランステップS1まで戻り、配置位置を再検討する。
【0007】
この場合も、フロアプランが大きく影響を与える。すなわち、フロアプランにおいて最適な配置位置が指定されていないと、配線混雑を引き起こしたり、タイミングエラーが発生し、その修正に多大な時間を必要としてしまう。また、最悪の場合、フロアプランの検討からやり直さなければならなくなる。これらの問題は、近年の回路の大規模化、高速化に伴い、これらの問題はいっそう顕著に表れるようになった。
【0008】
【発明が解決しようとする課題】
上述した従来の半導体集積回路のレイアウト方法は、フロアプランで定めた配置位置が最適な位置でなかったり、配置領域の形状が自動レイアウトツールの性能を制限してしまうことにより、配置エラーが発生した場合、配線混雑を引き起こしたり、タイミングエラーが発生し、その修正にフロアプランの検討からやり直す必要が生じる等多大な時間を必要とするという欠点があった。
【0009】
本発明の目的は、上記問題を解決するとともに、自動配置ツールの性能を最大限に発揮することにより最適な配置を実施できる半導体集積回路のレイアウト方法を提供することにある。
【0010】
【課題を解決するための手段】
本発明の半導体集積回路のレイアウト方法は、大規模半導体集積回路の自動配置配線方法において、機能マクロの配置位置を限定せずに自動配置を行い、予め指定した対象機能マクロの配置位置から、他の機能マクロとの接続関係を考慮した配置に基づき、前記対象機能マクロの配置密度が予め設定したセル使用率を満たすように配置領域を再設定し、再配置を行うことにより前記対象機能マクロの最適な配置位置を実現することを特徴とするものである。
【0011】
また、本発明の半導体集積回路のレイアウト方法は、前記対象機能マクロが、相互に近接配置を行うことが望ましい機能マクロであることを特徴とする。
【0012】
さらに、本発明の半導体集積回路のレイアウト方法は、大規模半導体集積回路の自動配置配線方法において、端子配置及び機能マクロの配置位置を決めるためのフロアプランステップと、
近接して配置したい前記機能マクロである対象機能マクロに対して希望するセル使用率である希望セル使用率を設定する対象機能マクロセル使用率決定ステップと、
電源配線を行う電源配線ステップと、
プリミティブブロックの配置を行うプリミティブブロックの配置ステップと、
前記対象機能マクロが配置された範囲を求める対象機能マクロ配置範囲設定ステップと、
前記対象機能マクロ配置範囲内におけるセル使用率が前記希望セル使用率を満たしているかを判定するセル使用率判定ステップと、
前記セル使用率判定ステップで否の場合前記希望セル使用率を満たすように配置領域を設定する領域設定ステップと、
設定した前記配置領域内に前記対象機能マクロを再配置する再配置ステップと、
前記配置領域内に他の機能マクロが含まれていないかを判定する他の機能マクロの含有判定ステップと、
前記他の機能マクロの含有判定ステップで諾の場合前記配置領域内の前記他の機能マクロを前記配置領域外に追い出す作業を行う追い出し作業ステップと、
前記配置領域内の前記対象機能マクロの配置位置の微調整及び配置エラーが起こっている前記対象機能マクロのブロックの再配置を行う配置改良ステップと、
前記機能マクロのブロック間の配線を行う配線ステップと、
前記配線が正常にできたかのチェックを行う配線可能判定ステップと、
レイアウト検証を行うレイアウト検証ステップと、を有することを特徴とする。
【0013】
さらにまた、本発明の半導体集積回路のレイアウト方法は、前記領域設定ステップが、前記対象機能マクロが配置された領域の重心を求める重心検索ステップと、
前記領域を前記希望セル使用率を満たす大きさに縮小する配置領域縮小ステップと、
前記重心検索ステップで求めた重心が新たな配置領域の中心となるように移動する配置領域移動ステップと、
前記配置領域が大型マクロや配置禁止領域と重なってしまうことにより前記セル使用率が前記希望セル使用率を超過してしまわないかのチェックを行うセル使用率判定ステップと、
前記セル使用率が超過しないように配置領域の再設定を行う配置領域再設定ステップとを有することを特徴とする。
【0014】
また、本発明の半導体集積回路のレイアウト方法は、前記再配置ステップが、前記対象機能マクロが配置された領域の重心方向に前記対象機能マクロを移動可能かを判定する重心方向移動可能判定ステップと、
前記対象機能マクロを前記重心方向に移動する重心方向移動ステップと、
前記対象機能マクロが前記配置領域内に収まっているかを判定する領域内判定ステップと、
前記配置領域内のブロックで移動しても前記重心からの距離が変わらないブロックである距離不変ブロックがあるかを判定する距離不変ブロック判定ステップと、
距離不変ブロック判定ステップで前記距離不変ブロックがある場合、前記距離不変ブロックを移動させる距離不変ブロック移動ステップと、
前記配置領域外のブロックを前記配置領域内に移動させる領域外ブロック移動ステップと、
前記配置領域内にすべて収まったかを判定する領域内ブロック判定ステップとを有することを特徴とする。
【0015】
また、本発明の半導体集積回路のレイアウト方法は、前記対象機能マクロセル使用率決定ステップと、前記対象機能マクロ配置範囲設定ステップと、前記使用率判定ステップと、前記領域設定ステップと、前記再配置ステップと、前記他の機能マクロの含有判定ステップと、前記追い出し作業ステップと、前記配置改良ステップの各々が、それぞれ複数の前記対象機能マクロセルに対応する処理であることを特徴とする。
【0016】
また、本発明の半導体集積回路のレイアウト方法は、前記対象機能マクロセル使用率決定ステップが、前記セル使用率を決める時に最大値と最小値を設定し、
前記対象機能マクロ配置範囲設定ステップが、前記配置範囲を設定する時に前記最小セル使用率に基づいて配置範囲を設定し、
前記セル使用率判定ステップが、前記セル使用率をチェックする時に前記最小セル使用率を満たしているかをチェックし、
前記他の機能マクロの含有判定ステップで前記他の機能マクロを含まない場合に設定した前記希望使用率以内になっているかを判定する設定セル使用率範囲内判定ステップと、
前記設定セル使用率範囲内判定ステップで前記セル使用率が前記最小セル使用率を満たしていない場合は配置縮小を、前記セル使用率が前記最大セル使用率を超過している場合は配置緩和を行いその結果を前記追い出し作業ステップに適用する配置密度調整ステップとを有することを特徴とする。
【0017】
また、本発明の半導体集積回路のレイアウト方法は、前記他の機能マクロの含有判定ステップが、前記配置領域内に他の機能マクロを含んでいるかの判定を行うときに電源分離用の機能マクロの配置領域をこの配置領域を囲むための電源分離リングの幅を考慮して拡大して判定し、
前記追い出し作業ステップが、前記他の機能マクロの含有判定ステップの判定結果諾の場合に追い出し作業を行うことを特徴とするものである。
【0018】
さらにまた、本発明の半導体集積回路のレイアウト方法は、前記領域設定ステップが、配置されたブロックの外周に沿って配置領域を設定する配置領域縮小ステップと、
前記配置領域の各辺の線分を中心に向かって移動させる配置領域移動ステップとを有し、
前記領域設定ステップの領域設定後に新たな配置領域内でのセル使用率をチェックするセル使用率判定ステップを追加したことを特徴とする。
【0019】
また、本発明の半導体集積回路のレイアウト方法は、前記領域設定ステップが、配置領域を設定する際に押し込む(縮小対象の)線分の長さが電源分離リングの幅の2倍以下の場合は縮小しないことを特徴とする。
【0020】
また、本発明のレイアウト方法は、前記フロアプランステップが、フロアプラン実行時に前記対象機能マクロに対してグルーピングを行い配置位置を指定することを特徴とする。
【0021】
さらに、本発明の半導体集積回路のレイアウト方法は、大規模半導体集積回路の自動配置配線方法において、 端子配置及び機能マクロの配置位置を決めるためのフロアプランステップと、
近接して配置したい前記機能マクロである対象機能マクロに対して希望するセル使用率である希望セル使用率を設定する対象機能マクロセル使用率決定ステップと、
電源配線を行う電源配線ステップと、
プリミティブブロックの配置を行うプリミティブブロックの配置ステップと、
前記対象機能マクロが配置された範囲を求める対象機能マクロ配置範囲設定ステップと、
前記対象機能マクロ配置範囲内におけるセル使用率が前記希望セル使用率を満たしているかを判定するセル使用率判定ステップと、
前記セル使用率判定ステップで否の場合前記希望セル使用率を満たすように配置領域を設定する領域設定ステップと、
設定した前記配置領域内に前記対象機能マクロを再配置する再配置ステップと、
前記配置領域内の前記対象機能マクロの配置位置の微調整及び配置エラーが起こっている前記対象機能マクロのブロックの再配置を行う配置改良ステップと、
前記機能マクロのブロック間の配線を行う配線ステップと、
前記配線が正常にできたかのチェックを行う配線可能判定ステップと、
レイアウト検証を行うレイアウト検証ステップと、を有することを特徴とする。
【0022】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【0023】
本実施の形態の半導体集積回路のレイアウト方法は、大規模半導体集積回路の自動配置配線方法において、大規模半導体集積回路の自動配置配線方法において、機能マクロの配置位置を限定せずに自動配置を行い、予め指定した対象機能マクロの配置位置から、他の機能マクロとの接続関係を考慮した配置に基づき、対象機能マクロの配置密度が予め設定したセル使用率を満たすように配置領域を再設定し、対象機能マクロの再配置を行うことにより上記対象機能マクロの最適な配置位置を実現することを特徴とするものである。
【0024】
次に、本発明の第1の実施の形態を図3と共通の構成要素には共通の参照文字および数字を付して同様にフローチャートで示す図1を参照する。この図に示す本実施の形態の半導体集積回路のレイアウト方法は、従来例で説明したのと共通の端子配置や機能マクロの配置位置を決めるためのフロアプランステップS1と、電源配線を行う電源配線ステップS3と、プリミティブブロックの配置を行うプリミティブブロックの配置ステップS4と、機能マクロのブロック間の配線を行う配線ステップS12と、配線が正常にできたかのチェックを行う配線可能判定ステップS13と、レイアウト検証を行うレイアウト検証ステップS14とに加えて、近接して配置したい機能マクロ(以下、対象機能マクロ)に対して希望するセル使用率を設定する対象機能マクロセル使用率決定ステップS2と、対象機能マクロが配置された範囲を求める対象機能マクロ配置範囲設定ステップS5と、対象機能マクロ配置範囲内におけるセル使用率がステップS2で設定した希望セル使用率を満たしているかを判定するセル使用率判定ステップS6と、セル使用率判定ステップS6で否の場合希望するセル使用率を満たすように配置領域を設定する領域設定ステップS7と、設定した配置領域内に対象機能マクロを再配置する再配置ステップS8と、配置領域内に他の機能マクロが含まれていないかを判定する他の機能マクロの含有判定ステップS9と、ステップS9で諾の場合配置領域内の他の機能マクロを配置領域外に追い出す作業を行う追い出し作業ステップS10と、配置領域内の対象機能マクロの配置位置の微調整や配置エラーが起こっている対象機能マクロのブロックの再配置を行う配置改良ステップS11とを有する。
【0025】
領域設定ステップS7の詳細をフローチャートで示す図2を参照すると、この領域設定ステップS7は、対象機能マクロが配置された領域の重心を求める重心検索ステップS71と、領域をステップS2で設定した希望セル使用率を満たす大きさに縮小する配置領域縮小ステップS72と、ステップS71で求めた重心が新たな配置領域の中心となるように移動する配置領域移動ステップS73と、配置領域が大型マクロや配置禁止領域と重なってしまうことにより、セル使用率が希望セル使用率を超過してしまわないかのチェックを行うセル使用率判定ステップS74と、セル使用率が超過しないように配置領域の再設定を行う配置領域再設定ステップS75とを有する。
【0026】
再配置ステップS8の詳細をフローチャートで示す図3を参照すると、この再配置ステップS8は、対象機能マクロを重心方向に移動可能かを判定する重心方向移動可能判定ステップS81と、対象機能マクロを重心方向に移動する重心方向移動ステップS82と、対象機能マクロが領域内に収まっているかを判定する領域内判定ステップS83と、配置領域内のブロックで移動しても重心からの距離が変わらないブロックである距離不変ブロックがあるかを判定する距離不変ブロック判定ステップS84と、ステップS84で距離不変ブロックがある場合その距離不変ブロックを移動させる距離不変ブロック移動ステップS85と、配置領域外のブロックを配置領域内に移動させる領域外ブロック移動ステップS86と、配置領域内にすべて収まったかを判定する領域内ブロック判定ステップS87とを有する。
【0027】
次に、図1、図2、図3及び本実施の形態を適用したブロックの配置の一例をレイアウト図で示す図4(A)〜(D)を参照して本実施の形態の動作について説明する。説明の便宜上、本実施の形態では、図4に示す3種類の機能マクロD1,D2,D3を持った回路のレイアウトを行うものとし、特に機能マクロD1に対して最適な配置位置を求めるものとする。また、回路周辺に配設した電源供給用の電源リング31,32を示す。
【0028】
まず、端子配置や大型マクロの配置位置を決めるため、フロアプランを行う(ステップS1)。
【0029】
次に、機能マクロD1に対して、希望するセル使用率を設定する(ステップS2)。本実施の形態では、機能マクロD1の希望セル使用率=70%(以下、D1=70%等と記述)と設定する。
【0030】
次に、従来と共通の電源配線(ステップS3)、配置(ステップS4)を行う。配置を行った結果、図4(A)のようになったと想定する。
【0031】
対象となるブロックが配置された座標の内、x座標及びy座標の各々の最大値と最小値を求め、これらx座標の最大値及び最小値と、y座標の最大値及び最小値を組み合わせた4点の座標で囲まれた領域を、図4(B)に示すように、機能マクロの配置範囲11として設定する(ステップS5)。
【0032】
配置範囲内でのセル使用率が、設定していた値を満たしているかを判定する(ステップS6)。本実施の形態では判定の結果、D1=26.3%となったので、機能マクロD1に対して再配置を行う。
【0033】
対象となる機能マクロD1が持つ、最小のブロックの大きさのメッシュでチップ全体を覆う。原点となるメッシュを任意に設定して、その中心の座標を、原点O(0,0)とする。X軸までの距離をYi、Y軸までの距離をXiとした時、任意のメッシュの中心の座標をそれぞれ(Xi,Yi)とする。ブロックが存在する座標の合計を求め、ブロックの数で除算する。求めた数値を対象機能マクロの重心21とする(ステップS71)。
【0034】
配置領域を、設定したセル使用率を満たすように縮小し(ステップS72)、重心が新たな配置領域の中心となるように設定する(ステップS73)。その際、設定した領域が大型マクロや配置禁止領域などと重なることによって、設定したセル使用率を超過することが予め予想される場合は、セル使用率を超過しないように、領域を移動させる(ステップS74,S75)。図4(C)は領域を設定した後の状態を示す。
【0035】
次に、機能マクロが設定した領域内に収まるように、機能マクロに含まれるブロックを移動する。まず、重心方向に移動可能かを判定する(ステップS81)。ここで、ブロックが配置された位置から、重心方向に1ブロック分移動させた場合、移動先に同じ機能マクロに属する他のブロックが存在していれば、移動不可能、存在していなければ移動可能とする。他の機能マクロに属するブロックは存在していても無視する。
【0036】
移動可能なブロックを移動させ(ステップS82)、さらに、ブロックが移動したことによってできたスペースに、残りのブロックを移動させる。この作業を重心方向に移動できるブロックが無くなるまで繰り返す(ステップS81)。すべてのブロックが領域内に収まっているかを判定し(ステップS83)、領域内に収まりきっていないブロックがある場合は、領域内の移動させても重心からの距離が変わらないブロックを移動させて(ステップS85)、空いたスペースに領域外に配置されているブロックを移動させる(ステップS86)。図4(D)は移動を終了した状態を示す。
【0037】
配置移動の終了後、他の機能マクロのブロックが設定領域内に存在すると、領域内のセル使用率が高くなりすぎるので、領域内に他の機能マクロのブロックが存在する場合は、これを領域の外に追い出す(ステップS9,S10)。
【0038】
領域縮小や追い出し作業などで、ブロック同士の配置関係が最適なものとはいえない状態になっているので、既存の配置ツールを使用して、配置の微調整を行う(ステップS11)。
【0039】
その後、従来と同様に、配線を行い(ステップS12)、配線可能かのチェックを行う(ステップS13)。問題が無ければレイアウト検証を行う(ステップS14)。
【0040】
以上により、他のブロックとの接続関係を考慮して配置された位置情報を元に、対象となる機能マクロの配置位置を決定するため、最適な配置位置を実現できる。
【0041】
また、ブロックの配置範囲を希望するセル使用率を満たす範囲に収束させるため、機能マクロ内の配線が伸びてしまうことによる、タイミングエラーや、配線性の悪化を防ぐことができる。
【0042】
次に、本発明の第2の実施の形態を図1と共通の構成要素には共通の参照文字および数字を付して同様にフローチャートで示す図5を参照する。この図に示す本実施の形態の前述の第1の実施の形態との相違点は、最適な配置を行う機能マクロが複数の場合においても対応するため、対象機能マクロセル使用率決定ステップS2と、対象機能マクロ配置範囲設定ステップS5と、使用率判定ステップS6と、領域設定ステップS7と、再配置ステップS8と、他の機能マクロの含有判定ステップS9と、追い出し作業ステップS10と、配置改良ステップS11との代わりに、それぞれ複数の対象機能マクロセルに対応する対象機能マクロセル使用率決定ステップS2Aと、対象機能マクロ配置範囲設定ステップS5Aと、使用率判定ステップS6Aと、領域設定ステップS7Aと、再配置ステップS8Aと、他の機能マクロの含有判定ステップS9Aと、追い出し作業ステップS10Aと、配置改良ステップS11Aとを有することである。
【0043】
次に、図5及び本実施の形態を適用したブロックの配置の一例をレイアウト図で示す図6(A)〜(D)を参照して本実施の形態の動作について第1の実施の形態との相違点を重点的に説明する。説明の便宜上、本実施の形態では、図6に示す3種類の機能マクロD1,D2,D3を持った回路のレイアウトを行うものとし、これら機能マクロD1,D2,D3の全てに対して最適な配置位置を求めるものとする。また、第1の実施の形態と同様に、回路周辺に配設した電源供給用の電源リング31,32を示す。
【0044】
対象機能マクロセル使用率決定ステップS2Aで、機能マクロD1,D2,D3の各々のセル使用率を設定する。本実施の形態では、D1=70%、D2=80%、D3=60%とそれぞれ設定する。
【0045】
その後、電源配線、プリミティブブロックの配置を行った状態を図6(A)に示す。
【0046】
次に、対象機能マクロ配置範囲設定ステップS5Aで、対象となる機能マクロD1,D2,D3に対して配置範囲11,12,13の各々の設定を行う。配置範囲を設定した後の状態を図6(B)に示す。
【0047】
次に、使用率判定ステップS6Aで、機能マクロD1,D2,D3の各々のセル使用率が設定値を満たしているかを判定する。本実施の形態では、判定の結果、D1=26.3%、D2=29.9%、D3=64.0%となったものとすると、機能マクロD1,D2はセル使用率を満たしていないことになる。
【0048】
従って、ここでは、セル使用率を満たしていない、機能マクロD1,D2に対して、再配置を行う。
【0049】
まず、領域設定ステップS7Aでは、複数の対象機能マクロの全てに対し実施する他は第1の実施の形態と同様に、機能マクロD1,D2,D3の重心を求める(ステップS71)、各機能マクロD1,D2,D3の配置領域を、設定したセル使用率を満たすように縮小し(ステップS72)、重心が新たな配置領域の中心となるように設定する(ステップS73)。その際、設定した領域が大型マクロや配置禁止領域などと重なることによって、設定したセル使用率を超過することが予め予想される場合に加え、領域同士が接近し過ぎて、設定したセル使用率を超過することが予め予想される場合は、セル使用率を超過しないように、領域を移動させる(ステップS74,S75)。領域を設定した後の状態を機能マクロD1,D2の各々の重心21,22を含め図6(C)に示す。
【0050】
次に、再配置ステップS8Aでは、複数の対象機能マクロの全てに対し実施する他は第1の実施の形態と同様に、機能マクロが設定した領域内に収まるように、機能マクロに含まれるブロックを移動させる。まず、重心方向に移動可能かを判定する(ステップS81)。ブロックが配置された位置から、重心方向に1ブロック分移動させた場合、移動先に同じ機能マクロに属する他のブロックが存在していれば、移動不可能、存在していなければ移動可能とする。他の機能マクロに属するブロックは存在していても無視する。移動可能なブロックを移動させ(ステップS82)、さらにブロックが移動したことによってできたスペースに、残りのブロックを移動させる。この作業を重心方向に移動できるブロックが無くなるまで繰り返す(ステップS81)。すべてのブロックが領域内に収まっているかを判定し(ステップS83)、領域内に収まりきっていないブロックがある場合は、領域内の移動させても重心からの距離が変わらないブロックを移動させて(ステップS85)、空いたスペースに領域外に配置されているブロックを移動させる(ステップS86)。それぞれの機能マクロに対して、順次実行する。移動を終了した状態を図6(D)に示す。
【0051】
配置移動を終えた後、他の機能マクロのブロックが設定領域内に存在すると、領域内のセル使用率が高くなりすぎるので、領域内に他の機能マクロのブロックが存在する場合は、これを領域の外に追い出す(ステップS9A,S10A)。本処理もそれぞれの機能マクロに対して、順次実行する。
【0052】
領域縮小や追い出し作業などで、ブロック同士の配置関係が最適なものとはいえない状態になっているので、既存の配置ツールを使用して、配置の微調整を行う(ステップS11A)。
【0053】
その後、第1の実施の形態と共通の配線を行い(ステップS12)、配線可能かのチェックを行う(ステップS13)。問題が無ければレイアウト検証を行う(ステップS14)。
【0054】
次に、本発明の第3の実施の形態を図1と共通の構成要素には共通の参照文字および数字を付して同様にフローチャートで示す図7を参照すると、この図に示す本実施の形態の前述の第1の実施の形態との相違点は、対象機能マクロセル使用率決定ステップS2の代わりにセル使用率を決める時に最大値と最小値を設定する対象機能マクロセル使用率決定ステップS2Bと、対象機能マクロ配置範囲設定ステップS5との代わりに配置範囲を設定する時に最小セル使用率に基づいて配置範囲を設定する対象機能マクロ配置範囲設定ステップS5Bと、セル使用率判定ステップS6の代わりにセル使用率をチェックする時に最小セル使用率を満たしているかをチェックするセル使用率判定ステップS6Bと、他の機能マクロの含有判定ステップS9で他の機能マクロを含まない場合に設定した希望使用率以内になっているかを判定する設定セル使用率範囲内判定ステップS100と、ステップS100でセル使用率が最小セル使用率を満たしていない場合は配置縮小を、セル使用率が最大セル使用率を超過している場合は配置緩和を行いその結果を追い出し作業ステップS10に適用する配置密度調整ステップS101とを有することである。
【0055】
これにより、希望するセル使用率に幅を持たせることによって、配置領域内の混雑度が高すぎたり低過ぎたりするのを防ぐことができる。
【0056】
次に、本発明の第4の実施の形態を図1と共通の構成要素には共通の参照文字および数字を付して同様にフローチャートで示す図8を参照すると、この図に示す本実施の形態の前述の第1の実施の形態との相違点は、ステップS9とステップS10との代わりに、配置領域内に他の機能マクロを含んでいるかの判定を行う際と追い出し作業を行うときに、電源分離用の機能マクロの配置領域を、この配置領域を囲むための電源分離リングの幅を考慮して拡大して判定する他の機能マクロの含有判定ステップS9Bと、ステップS9Bの判定結果諾の場合に追い出し作業を行う追い出し作業ステップS10Bとを有することである。
【0057】
上記の第1〜第3の実施の形態では、自動配置ツールによって行われた配置状況から、同一機能マクロを近接して配置する際の最適な配置位置を求めて再配置を行うことにより、配線性の向上や配線遅延の短縮という効果が得られているが、配置範囲の設定時に電源保護の幅を考慮することにより、電源分離時の最適なフロアプランにも用いることができる。
【0058】
本実施の形態では、電源配線(ステップS3)を配置改良後、配線ステップS12の前に行う。電源分離実行後の状態をレイアウト図で示す図9を併せて参照すると、本フローでは電源分離を行う際、電源リング33,34で電源分離を行う機能マクロ、ここではD1を囲むことにより、電源分離を実現する。
【0059】
電源分離実行時は他の電源から保護する必要があるため、異なる電源を持つブロック間には、一定の間隔が必要となる。電源を分離する機能マクロを囲む電源リング33,34は、機能マクロに電源を供給する目的と、他の電源系を持つブロックとの距離を保つための役割を果たす。
【0060】
ステップS9Bで電源分離リングの幅を考慮して拡大して判定する理由は、電源リングを発生させる領域は、電源を分離し、保護するための間隔を維持する目的も有するため、この領域にブロックが存在しないようにするためである。
【0061】
また、本構成において、セル使用率の設定は、第3の実施の形態のように幅を持たせるフローを使用しても良い。
【0062】
次に、本発明の第5の実施の形態を図1と共通の構成要素には共通の参照文字および数字を付して同様にフローチャートで示す図10を参照すると、この図に示す本実施の形態の前述の第1の実施の形態との相違点は、領域設定ステップS7の代わりに後述する領域設定ステップS7Bを有するとともに、領域設定ステップS7Bの領域設定後に新たな配置領域内でのセル使用率をチェックするセル使用率判定ステップS300を追加したことである。
【0063】
本実施の形態の領域設定ステップS7Bの詳細フローをフローチャートで示す図11を参照すると、領域設定ステップS7Bの領域設定ステップS7との相違点は、配置領域縮小ステップS72と配置領域移動ステップS73の代わりに配置されたブロックの外周に沿って配置領域を設定する配置領域縮小ステップS72Aと、配置領域の各辺の線分を中心に向かって移動させる配置領域移動ステップS73Aとを有し、セル使用率判定ステップS74と配置領域再設定S75とを削除したことである。
【0064】
図10、図11を参照して本実施の形態の動作について第1の実施の形態との相違点を重点的に説明すると、まず、領域設定ステップS7Bの領域設定時には、セル使用率のチェックは行わない。また、ステップS72A,S73Aでは、矩形のまま縮小するのではなく、配置されたブロックの外周に沿って領域を設定する。具体的には領域の各辺の線分を中心に向かって移動させる。線分が対象となる機能マクロに含まれるブロックと隣接している所は移動させない。
【0065】
次に、ステップS300で新たに設定した領域でのセル使用率チェックを行い、条件を満たしていなければ再配置ステップS8を行い、満たしていれば他の機能マクロを含むかをチェック(ステップS9)する。セル使用率チェック(ステップS300)後は再配置(ステップS8)を行うが、配置が混み過ぎるのを避けるため、一通りブロックを移動させたら領域設定ステップS7に移る。
【0066】
このように、設定した領域でのセル使用率をチェックし(ステップS300)、希望する値を満たしていなければ、再配置(ステップS8)→領域設定(ステップS7)→セル使用率チェック(ステップS300)を繰り返す。その後の作業は第1の実施の形態と同様に進める。
【0067】
上述した第1〜第4の実施の形態では、領域を矩形で囲むことにより、CPUの負荷を軽減し、簡易に機能マクロの配置位置を計算しているが、領域を設定する際に矩形に固執せず、配置された形を生かした自由な領域設定を行うことにより、より初期は位置に近い、最適な配置を実現できる。
【0068】
次に、本発明の第6の実施の形態を図1と共通の構成要素には共通の参照文字および数字を付して同様にフローチャートで示す図12を参照すると、この図に示す本実施の形態の前述の第1の実施の形態との相違点は、領域設定ステップS7の代わりに配置領域を設定する際に押し込む(縮小対象の)線分の長さが電源分離リングの幅の2倍以下の場合は押し込まない、すなわち縮小しない領域設定ステップS7Cを有することである。
【0069】
図12及び本実施の形態の方法を用いて電源分離を実行した状態をレイアウト図で示す図13を参照して本実施の形態の動作について第1の実施の形態との相違点を重点的に説明すると、ステップS7Cの領域を設定する際、押し込む線分の長さが、電源分離リング33A,34Aの幅の2倍以下の場合は押し込まない(縮小しない)。リング幅の2倍以下の線分を押し込んでも、スペースを電源リングが埋めるだけで、意味を持たないからである。ただし対象領域のコーナ部につながる線分はこの限りではない。また、他の機能マクロの含有判定ステップS9と、追い出し作業実行ステップS10実行時は、電源分離リング33A,34Aの幅を考慮した物とする。
【0070】
このように、本実施の形態を電源分離で用いる場合、配置位置に沿って領域を設定するので、電源分離機能マクロを配置する領域で余っている所を、他のブロックの配置位置として利用することができる。これにより配置密度向上にもつながる。
【0071】
次に、本発明の第7の実施の形態を図1と共通の構成要素には共通の参照文字および数字を付して同様にフローチャートで示す図14を参照すると、この図に示す本実施の形態の前述の第1の実施の形態との相違点は、フロアプランステップS1の代わりにフロアプラン実行時に従来どおりの手法で対象機能マクロに対してグルーピングを行い配置位置を指定するフロアプランステップS1Aを有することである。
【0072】
これにより、指定された機能マクロはこの範囲内に配置される。配置されたデータに対して本手法を用いて配置改良を行う。
【0073】
このように、本実施の形態では、従来のレイアウト手法であるグルーピングと本発明を組み合わせることにより、機能ブロックの配置位置をある程度限定することもできる。
【0074】
機能ブロックによっては、チップ上のある端子位置に近い位置に配置することが全体のレイアウトの流れや動作上の問題から要求されることがある。本実施の形態の手法により、その要求に対応することが可能になる。
【0075】
次に、本発明の第8の実施の形態を図1と共通の構成要素には共通の参照文字および数字を付して同様にフローチャートで示す図15を参照すると、この図に示す本実施の形態の前述の第1の実施の形態との相違点は、他の機能マクロの含有判定ステップS9と、追い出し作業実行ステップS10を省略したことである。
【0076】
これにより、領域設定ステップS7と、再配置ステップS8を行なうことにより本発明の最低限の目的である機能マクロの配置を集中させることができているので、ステップS9とステップS10を省くことにより、全体フローの高速化が図れる効果がある。
【0077】
【発明の効果】
以上説明したように、本発明の半導体集積回路のレイアウト方法は、機能マクロの配置位置を限定せずに自動配置を行い、予め指定した対象機能マクロの配置位置から、他の機能マクロとの接続関係を考慮した配置に基づき、対象機能マクロの配置密度が予め設定したセル使用率を満たすように配置領域を再設定し、対象機能マクロの再配置を行うため、最適な配置位置を実現できるという効果がある。
【0078】
また、ブロックの配置範囲を希望するセル使用率を満たす範囲に収束させるため、機能マクロ内の配線が伸びてしまうことによる、タイミングエラーや、配線性の悪化を防ぐことができるという効果がある。
【図面の簡単な説明】
【図1】本発明の半導体集積回路のレイアウト方法の第1の実施の形態を示すフローチャートである。
【図2】図1の領域設定ステップの詳細を示すフローチャートである。
【図3】図1の再配置ステップの詳細を示すフローチャートである。
【図4】本実施の形態を適用したブロックの配置の一例を示すレイアウト図である。
【図5】本発明の半導体集積回路のレイアウト方法の第2の実施の形態を示すフローチャートである。
【図6】本実施の形態を適用したブロックの配置の一例を示すレイアウト図である。
【図7】本発明の半導体集積回路のレイアウト方法の第3の実施の形態を示すフローチャートである。
【図8】本実施の形態を適用したブロックの配置の一例を示すレイアウト図である。
【図9】本発明の半導体集積回路のレイアウト方法の第4の実施の形態を示すフローチャートである。
【図10】本発明の半導体集積回路のレイアウト方法の第5の実施の形態を示すフローチャートである。
【図11】図10の領域設定ステップの詳細を示すフローチャートである。
【図12】本発明の半導体集積回路のレイアウト方法の第6の実施の形態を示すフローチャートである。
【図13】本実施の形態を適用したブロックの配置の一例を示すレイアウト図である。
【図14】本発明の半導体集積回路のレイアウト方法の第7の実施の形態を示すフローチャートである。
【図15】本発明の半導体集積回路のレイアウト方法の第8の実施の形態を示すフローチャートである。
【図16】従来の半導体集積回路のレイアウト方法の一例を示すブロック図である。
【符号の説明】
11,12,13 配置範囲
21,22,23 重心
31,32,33,34 電源リング
33A,34A 電源分離リング
Claims (12)
- 大規模半導体集積回路の自動配置配線方法において、
機能マクロの配置位置を限定せずに自動配置を行い、予め指定した対象機能マクロの配置位置から、他の機能マクロとの接続関係を考慮した配置に基づき、前記対象機能マクロの配置密度が予め設定したセル使用率を満たすように配置領域を再設定し、前記対象機能マクロの再配置を行うことにより前記対象機能マクロの最適な配置位置を実現することを特徴とする半導体集積回路のレイアウト方法。 - 前記対象機能マクロが、相互に近接配置を行う機能マクロであることを特徴とする請求項1記載の半導体集積回路のレイアウト方法。
- 大規模半導体集積回路の自動配置配線方法において、
端子配置及び機能マクロの配置位置を決めるためのフロアプランステップと、
近接して配置したい前記機能マクロである対象機能マクロに対して希望するセル使用率である希望セル使用率を設定する対象機能マクロセル使用率決定ステップと、
電源配線を行う電源配線ステップと、
プリミティブブロックの配置を行うプリミティブブロックの配置ステップと、
前記対象機能マクロが配置された範囲を求める対象機能マクロ配置範囲設定ステップと、
前記対象機能マクロ配置範囲内におけるセル使用率が前記希望セル使用率を満たしているかを判定するセル使用率判定ステップと、
前記セル使用率判定ステップで否の場合前記希望セル使用率を満たすように配置領域を設定する領域設定ステップと、
設定した前記配置領域内に前記対象機能マクロを再配置する再配置ステップと、
前記配置領域内に他の機能マクロが含まれていないかを判定する他の機能マクロの含有判定ステップと、
前記他の機能マクロの含有判定ステップで諾の場合前記配置領域内の前記他の機能マクロを前記配置領域外に追い出す作業を行う追い出し作業ステップと、
前記配置領域内の前記対象機能マクロの配置位置の微調整及び配置エラーが起こっている前記対象機能マクロのブロックの再配置を行う配置改良ステップと、
前記機能マクロのブロック間の配線を行う配線ステップと、
前記配線が正常にできたかのチェックを行う配線可能判定ステップと、
レイアウト検証を行うレイアウト検証ステップと、を有することを特徴とする半導体集積回路のレイアウト方法。 - 前記領域設定ステップが、前記対象機能マクロが配置された領域の重心を求める重心検索ステップと、
前記領域を前記希望セル使用率を満たす大きさに縮小する配置領域縮小ステップと、
前記重心検索ステップで求めた重心が新たな配置領域の中心となるように移動する配置領域移動ステップと、
前記配置領域が大型マクロや配置禁止領域と重なってしまうことにより前記セル使用率が前記希望セル使用率を超過してしまわないかのチェックを行うセル使用率判定ステップと、
前記セル使用率が超過しないように配置領域の再設定を行う配置領域再設定ステップとを有することを特徴とする請求項3記載の半導体集積回路のレイアウト方法。 - 前記再配置ステップが、前記対象機能マクロが配置された領域の重心方向に前記対象機能マクロを移動可能かを判定する重心方向移動可能判定ステップと、
前記対象機能マクロを前記重心方向に移動する重心方向移動ステップと、
前記対象機能マクロが前記配置領域内に収まっているかを判定する領域内判定ステップと、
前記配置領域内のブロックで移動しても前記重心からの距離が変わらないブロックである距離不変ブロックがあるかを判定する距離不変ブロック判定ステップと、
距離不変ブロック判定ステップで前記距離不変ブロックがある場合、前記距離不変ブロックを移動させる距離不変ブロック移動ステップと、
前記配置領域外のブロックを前記配置領域内に移動させる領域外ブロック移動ステップと、
前記配置領域内にすべて収まったかを判定する領域内ブロック判定ステップとを有することを特徴とする請求項3記載の半導体集積回路のレイアウト方法。 - 前記対象機能マクロセル使用率決定ステップと、前記対象機能マクロ配置範囲設定ステップと、前記使用率判定ステップと、前記領域設定ステップと、前記再配置ステップと、前記他の機能マクロの含有判定ステップと、前記追い出し作業ステップと、前記配置改良ステップの各々が、それぞれ複数の前記対象機能マクロセルに対応する処理であることを特徴とする請求項3記載の半導体集積回路のレイアウト方法。
- 前記対象機能マクロセル使用率決定ステップが、前記セル使用率を決める時に最大値と最小値を設定し、
前記対象機能マクロ配置範囲設定ステップが、前記配置範囲を設定する時に前記最小セル使用率に基づいて配置範囲を設定し、
前記セル使用率判定ステップが、前記セル使用率をチェックする時に前記最小セル使用率を満たしているかをチェックし、
前記他の機能マクロの含有判定ステップで前記他の機能マクロを含まない場合に設定した前記希望使用率以内になっているかを判定する設定セル使用率範囲内判定ステップと、
前記設定セル使用率範囲内判定ステップで前記セル使用率が前記最小セル使用率を満たしていない場合は配置縮小を、前記セル使用率が前記最大セル使用率を超過している場合は配置緩和を行いその結果を前記追い出し作業ステップに適用する配置密度調整ステップとを有することを特徴とする請求項3記載の半導体集積回路のレイアウト方法。 - 前記他の機能マクロの含有判定ステップが、前記配置領域内に他の機能マクロを含んでいるかの判定を行うときに電源分離用の機能マクロの配置領域をこの配置領域を囲むための電源分離リングの幅を考慮して拡大して判定し、
前記追い出し作業ステップが、前記他の機能マクロの含有判定ステップの判定結果諾の場合に追い出し作業を行うことを特徴とする請求項3記載の半導体集積回路のレイアウト方法。 - 前記領域設定ステップが、配置されたブロックの外周に沿って配置領域を設定する配置領域縮小ステップと、
前記配置領域の各辺の線分を中心に向かって移動させる配置領域移動ステップとを有し、
前記領域設定ステップの領域設定後に新たな配置領域内でのセル使用率をチェックするセル使用率判定ステップを追加したことを特徴とする請求項3記載の半導体集積回路のレイアウト方法。 - 前記領域設定ステップが、配置領域を設定する際に押し込む(縮小対象の)線分の長さが電源分離リングの幅の2倍以下の場合は縮小しないことを特徴とする請求項3記載の半導体集積回路のレイアウト方法。
- 前記フロアプランステップが、フロアプラン実行時に前記対象機能マクロに対してグルーピングを行い配置位置を指定することを特徴とする請求項3記載の半導体集積回路のレイアウト方法。
- 大規模半導体集積回路の自動配置配線方法において、
端子配置及び機能マクロの配置位置を決めるためのフロアプランステップと、
近接して配置したい前記機能マクロである対象機能マクロに対して希望するセル使用率である希望セル使用率を設定する対象機能マクロセル使用率決定ステップと、
電源配線を行う電源配線ステップと、
プリミティブブロックの配置を行うプリミティブブロックの配置ステップと、
前記対象機能マクロが配置された範囲を求める対象機能マクロ配置範囲設定ステップと、
前記対象機能マクロ配置範囲内におけるセル使用率が前記希望セル使用率を満たしているかを判定するセル使用率判定ステップと、
前記セル使用率判定ステップで否の場合前記希望セル使用率を満たすように配置領域を設定する領域設定ステップと、
設定した前記配置領域内に前記対象機能マクロを再配置する再配置ステップと、
前記配置領域内の前記対象機能マクロの配置位置の微調整及び配置エラーが起こっている前記対象機能マクロのブロックの再配置を行う配置改良ステップと、
前記機能マクロのブロック間の配線を行う配線ステップと、
前記配線が正常にできたかのチェックを行う配線可能判定ステップと、
レイアウト検証を行うレイアウト検証ステップと、を有することを特徴とする半導体集積回路のレイアウト方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002161611A JP4004860B2 (ja) | 2002-06-03 | 2002-06-03 | 半導体集積回路のレイアウト方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (2)
Publication Number | Publication Date |
---|---|
JP2004013205A true JP2004013205A (ja) | 2004-01-15 |
JP4004860B2 JP4004860B2 (ja) | 2007-11-07 |
Family
ID=30430634
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
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JP (1) | JP4004860B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005252002A (ja) * | 2004-03-04 | 2005-09-15 | Toshiba Microelectronics Corp | 半導体集積回路の自動設計方法 |
US7185303B2 (en) | 2005-03-30 | 2007-02-27 | Fujitsu Limited | Method and apparatus for laying out cells in a semiconductor device |
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KR102602254B1 (ko) * | 2023-01-25 | 2023-11-14 | 주식회사 마키나락스 | 반도체 설계와 관련하여 데드 스페이스를 제거하는 방법 |
KR102634706B1 (ko) * | 2023-05-31 | 2024-02-13 | 주식회사 애자일소다 | 데드 스페이스의 최소화를 위한 집적회로 설계 장치 및 방법 |
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|
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A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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R150 | Certificate of patent or registration of utility model |
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