KR101458977B1 - 3차원 전력 공급 네트워크에서 파워 패턴을 이용한 전력 관통전극 및 전력 범프의 개수를 최소화하는 방법 - Google Patents
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Abstract
본 발명은 3차원 전력 공급 네트워크에서의 전력 관통전극 및 전력 범프의 개수를 최소화하는 방법에 관한 것으로서 초기 설정된 블록 배치에 전압강하를 고려하여 전력 관통전극 또는 전력 범프를 삽입하고, 상기 블록 배치에서의 전력 관통전극 및 전력 범프의 개수를 저장하는 단계, 다이의 그리드를 설정하는 단계, 블록의 크기 및 전력소모를 고려하여 상기 배치된 블록들의 위치를 재배치하는 단계, 상기 블록들이 재배치된 다이의 노드에 대해 전압강하를 산출하고, 상기 산출된 모든 노드의 전압강하 값이 임계값 이하가 될 때까지 전력 관통전극 또는 전력 범프를 삽입하는 단계, 상기 모든 노드의 전압강하 값이 임계값 이하일 때의 상기 전력 관통전극 및 전력 범프의 개수를 산출하여 이전 블록 배치에서의 개수와 비교하는 단계, 및 상기 재배치된 블록 배치에서의 전력 관통전극 및 전력 범프의 개수가 이전 개수보다 적은 경우에는 상기 재배치된 블록 배치의 결과를 저장하고, 상기 재배치된 블록 배치에서의 전력 관통전극 및 전력 범프의 개수가 이전 개수보다 크거나 같은 경우, 상기 이전 블록 배치의 결과를 저장하는 단계를 포함하고, 상기 전력 관통전극 및 전력 범프의 개수가 최소가 되는 블록 배치의 결과를 도출할 때까지, 다른 크기의 그리드에 대해서 상기 그리드를 설정하는 단계 내지 상기 블록 배치의 결과를 저장하는 단계를 반복하는 것을 특징으로 함으로써, 3D 전력 공급 네트워크에서 다이의 크기를 증가시키지 않으면서 전압강하 해결을 위해 삽입되는 전력 TSV와 전력 범프의 개수를 최소화할 수 있다.
Description
본 발명은 3차원 전력 공급 네트워크에서의 전력 관통전극 및 전력 범프의 개수를 최소화하는 방법에 관한 것으로서, 파워 패턴을 이용하여 블록을 재배치함으로써 전력 관통전극 및 전력 범프의 개수를 최소화하는 방법에 관한 것이다.
Interconnect delay와 전력소모를 줄이고 칩 성능을 향상시키기 위해 die-stacking 기술과 through-silicon-via (TSV)를 사용한 3 dimensional integrated circuits (3D IC)가 등장하였다. 고집적의 제한을 극복하기 위해 사용되는 3D IC 설계에 있어서 전력 공급 문제는 critical challenge들 중 하나이다. 칩에 위치한 component들의 전력 소모가 높아서 전압강하가 생기면 전체 칩에 전력이 충분하게 공급될 수 없고 그렇게 되면 칩의 성능이 저하된다. 특히, 3D IC의 전력 공급 네트워크에는 전압강하를 최소화하기 위해서 전력 관통전극과 전력 범프를 칩의 high-activity 영역 가까이에 배치한다.
이 때 전압강하를 발생하게 하지 않으면서 전력 관통전극과 전력 범프를 이용해서 3D로 stack된 IC의 모든 영역에 원활하게 전력을 전달하는 것은 어려운 과제이다. 그리고 standard cell의 배치와 배선 혼잡을 예방하기 위해서 3D 전력 공급 네트워크에 사용되는 전력 관통전극과 전력 범프의 개수는 제한되어야 하는 문제점이 있다.
3D 전력 공급 네트워크의 각 노드에 위치한 블록들이 전류원을 소비하게 되고 전압강하가 발생한다. 더 많은 전류원이 소비될수록 전력 소모가 커지고 전압강하가 더 크게 발생한다. 만약 전압강하가 극심하게 발생할 경우에는 칩에 있는 블록들은 제대로 동작할 수 없다. 일반적으로 전력 공급 네트워크에서 만족되어야 하는 전압강하 조건은 5%로 정해지는데, 전력 공급 네트워크의 각 노드에 초기 공급 전압보다 5%이상 작게 강하된 전압이 공급되면 그 노드 가까이 있는 블록은 제대로 동작할 수 없게 되어 칩의 성능이 저하된다. 전력소모가 커서 칩 전체에 전압강하를 더 많이 생기게 되면 이를 해결하기 위해 삽입되는 전력 관통전극과 전력 범프의 개수 또한 증가하게 된다. 그렇기 때문에 전력 관통전극과 전력 범프의 개수를 최소화해줄 방법이 필요하다.
본 발명과 관련된 선행문헌으로는 "TSV를 이용한 적층 칩 패키지(공개번호: 10-2011-0033367)" 등이 있다.
본 발명이 해결하고자 하는 과제는 3차원 전력 공급 네트워크에서의 전력 관통전극 및 전력 범프의 개수를 최소화하는 방법을 제공하는 것이다.
본 발명은 상기 과제를 해결하기 위하여, 3차원 전력 공급 네트워크에서의 전력 관통전극 및 전력 범프의 개수를 최소화하는 방법에 있어서, 초기 설정된 블록 배치에 전압강하를 고려하여 전력 관통전극 또는 전력 범프를 삽입하고, 상기 블록 배치에서의 전력 관통전극 및 전력 범프의 개수를 저장하는 단계; 다이 파워 패턴의 그리드를 설정하는 단계; 블록의 크기 및 전력소모를 고려하여 상기 배치된 블록들의 위치를 재배치하는 단계; 상기 블록들이 재배치된 다이의 노드에 대해 전압강하를 산출하고, 상기 산출된 모든 노드의 전압강하 값이 임계값 이하가 될 때까지 전력 관통전극 또는 전력 범프를 삽입하는 단계; 상기 모든 노드의 전압강하 값이 임계값 이하일 때의 상기 전력 관통전극 및 전력 범프의 개수를 산출하여 이전 블록 배치에서의 개수와 비교하는 단계; 및 상기 재배치된 블록 배치에서의 전력 관통전극 및 전력 범프의 개수가 이전 개수보다 적은 경우에는 상기 재배치된 블록 배치의 결과를 저장하고, 상기 재배치된 블록 배치에서의 전력 관통전극 및 전력 범프의 개수가 이전 개수보다 크거나 같은 경우, 상기 이전 블록 배치의 결과를 저장하는 단계를 포함하고, 상기 전력 관통전극 및 전력 범프의 개수가 최소가 되는 블록 배치의 결과를 도출할 때까지, 다른 크기의 그리드에 대해서 상기 그리드를 설정하는 단계 내지 상기 블록 배치의 결과를 저장하는 단계를 반복하는 것을 특징으로 하는 방법을 제공한다.
본 발명의 일 실시예에 의하면, 상기 그리드를 설정하는 단계는, 상기 각 다이의 파워 패턴의 형태 또는 상기 블록의 개수에 따라 상기 그리드를 설정하는 것을 특징으로 하는 방법일 수 있다.
본 발명의 다른 실시예에 의하면, 상기 블록들의 위치를 재배치하는 단계는, 상기 각 다이의 파워 패턴 외부에 위치한 블록과 상기 파워 패턴 내부에 위치한 블록의 위치를 바꾸고, 상기 위치를 바꾸는 블록들의 크기가 재배치되는 위치에 맞고, 상기 파워 패턴 외부에 위치한 블록의 전력소모가 상기 파워 패턴 내부에 위치한 블록의 전력소모보다 큰 경우에만 상기 블록들의 위치를 바꾸는 것을 특징으로 하는 방법일 수 있다.
본 발명의 다른 실시예에 의하면, 상기 전력 관통전극 또는 전력 범프를 삽입하는 단계는, 상기 전압강하 값이 가장 높은 노드에 전력 관통전극 또는 전력 범프를 삽입하는 단계; 및 상기 전압강하 값이 가장 높은 노드에 전력 관통전극 또는 전력 범프를 삽입한 후, 상기 블록들이 재배치된 다이의 노드에 대해 전압강하를 산출하는 단계를 포함하고, 상기 산출된 모든 노드의 전압강하 값이 임계값 이하가 될 때까지 상기 전압강하 값이 가장 높은 노드에 전력 관통전극 또는 전력 범프를 삽입하는 단계 및 상기 블록들이 재배치된 다이의 노드에 대해 전압강하를 산출하는 단계를 반복하고, 상기 전압강하 값이 가장 높은 노드가 하위 다이의 제 1 위치에 위치하는 경우, 상기 제 1 위치에 해당하는 하위 다이에 전력 범프를 삽입하고, 상기 전압강하 값이 가장 높은 노드가 상위 다이의 제 2 위치에 위치하는 경우, 상기 제 2 위치에 해당하는 상위 다이에 전력 관통전극을 삽입하고, 상기 제 2 위치에 대응하는 하위 다이에 전력 범프를 삽입하는 것을 특징으로 하는 방법일 수 있다.
본 발명은 상기 과제를 해결하기 위하여, 다이의 그리드가 미리 설정된 3차원 전력 공급 네트워크에서의 전력 관통전극 및 전력 범프 최소화하는 방법에 있어서, 초기 설정된 블록 배치에 전압강하를 고려하여 전력 관통전극 또는 전력 범프를 삽입하고, 상기 블록 배치에서의 전력 관통전극 및 전력 범프의 개수를 저장하는 단계; 블록의 크기 및 전력소모를 고려하여 상기 배치된 블록들의 위치를 재배치하는 단계; 상기 블록들이 재배치된 다이의 노드에 대해 전압강하를 산출하고, 상기 산출된 모든 노드의 전압강하 값이 임계값 이하가 될 때까지 전력 관통전극 또는 전력 범프를 삽입하는 단계; 상기 모든 노드의 전압강하 값이 임계값 이하일 때의 상기 전력 관통전극 및 전력 범프의 개수를 산출하여 이전 블록 배치에서의 개수와 비교하는 단계; 및 상기 재배치된 블록 배치에서의 전력 관통전극 및 전력 범프의 개수가 이전 개수보다 적은 경우에는 상기 재배치된 블록 배치의 결과를 이용하여 전력 관통전극 및 전력 범프를 설정하는 단계를 포함하는 방법을 제공한다.
본 발명에 따르면, 3D 전력 공급 네트워크에서 다이의 크기를 증가시키지 않으면서 전압강하 해결을 위해 삽입되는 전력 관통전극과 전력 범프의 개수를 최소화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 3차원 전력 공급 네트워크에서의 전력 관통전극 및 전력 범프의 개수를 최소화하는 방법을 도시한 것이다.
도 2는 본 발명의 다른 실시예에 따른 3차원 전력 공급 네트워크에서의 전력 관통전극 및 전력 범프의 개수를 최소화하는 방법을 도시한 것이다.
도 3은 본 발명의 또 다른 실시예에 따른 3차원 전력 공급 네트워크에서의 전력 관통전극 및 전력 범프의 개수를 최소화하는 방법을 도시한 것이다.
도 4는 전력 관통전극 및 전력 범프를 도시한 것이다.
도 5는 본 발명의 실시예에 따른 3차원 전력 공급 네트워크에서의 전력 관통전극 및 전력 범프의 개수를 최소화하는 방법에서 블록의 재배치에 따라 전력 관통전극 및 전력 범프의 개수가 줄어드는 것을 도시한 것이다.
도 6은 파워 패턴의 형태 또는 블록의 개수에 따라 달라지는 그리드를 도시한 것이다.
도 7a 내지 7d는 본 발명의 실시예에 따른 3차원 전력 공급 네트워크에서의 전력 관통전극 및 전력 범프의 개수를 최소화하는 방법의 블록들의 위치를 재배치하는 단계를 도시한 것이다.
도 8은 전압강하를 산출하는 것을 도시한 것이다.
도 9는 본 발명의 실시예에 따른 3차원 전력 공급 네트워크에서의 전력 관통전극 및 전력 범프의 개수를 최소화하는 방법의 전력 관통전극 또는 전력 범프를 삽입하는 단계를 도시한 것이다.
도 10은 본 발명의 실시예에 따른 3차원 전력 공급 네트워크에서의 전력 관통전극 및 전력 범프의 개수를 최소화하는 방법에 따라 전력 관통전극 및 전력 범프의 개수가 최소화된 다양한 형태의 파워패턴을 가지는 3차원 전력 공급 네트워크를 도시한 것이다.
도 2는 본 발명의 다른 실시예에 따른 3차원 전력 공급 네트워크에서의 전력 관통전극 및 전력 범프의 개수를 최소화하는 방법을 도시한 것이다.
도 3은 본 발명의 또 다른 실시예에 따른 3차원 전력 공급 네트워크에서의 전력 관통전극 및 전력 범프의 개수를 최소화하는 방법을 도시한 것이다.
도 4는 전력 관통전극 및 전력 범프를 도시한 것이다.
도 5는 본 발명의 실시예에 따른 3차원 전력 공급 네트워크에서의 전력 관통전극 및 전력 범프의 개수를 최소화하는 방법에서 블록의 재배치에 따라 전력 관통전극 및 전력 범프의 개수가 줄어드는 것을 도시한 것이다.
도 6은 파워 패턴의 형태 또는 블록의 개수에 따라 달라지는 그리드를 도시한 것이다.
도 7a 내지 7d는 본 발명의 실시예에 따른 3차원 전력 공급 네트워크에서의 전력 관통전극 및 전력 범프의 개수를 최소화하는 방법의 블록들의 위치를 재배치하는 단계를 도시한 것이다.
도 8은 전압강하를 산출하는 것을 도시한 것이다.
도 9는 본 발명의 실시예에 따른 3차원 전력 공급 네트워크에서의 전력 관통전극 및 전력 범프의 개수를 최소화하는 방법의 전력 관통전극 또는 전력 범프를 삽입하는 단계를 도시한 것이다.
도 10은 본 발명의 실시예에 따른 3차원 전력 공급 네트워크에서의 전력 관통전극 및 전력 범프의 개수를 최소화하는 방법에 따라 전력 관통전극 및 전력 범프의 개수가 최소화된 다양한 형태의 파워패턴을 가지는 3차원 전력 공급 네트워크를 도시한 것이다.
본 발명에 관한 구체적인 내용의 설명에 앞서 이해의 편의를 위해 본 발명이 해결하고자 하는 과제의 해결 방안의 개요 혹은 기술적 사상의 핵심을 우선 제시한다.
본 발명의 일 실시예에 따른 3차원 전력 공급 네트워크에서의 전력 관통전극 및 전력 범프의 개수를 최소화하는 방법은, 초기 설정된 블록 배치에 전압강하를 고려하여 전력 관통전극 또는 전력 범프를 삽입하고, 상기 블록 배치에서의 전력 관통전극 및 전력 범프의 개수를 저장하는 단계, 다이 파워 패턴의 그리드를 설정하는 단계, 블록의 크기 및 전력소모를 고려하여 상기 배치된 블록들의 위치를 재배치하는 단계, 상기 블록들이 재배치된 다이의 노드에 대해 전압강하를 산출하고, 상기 산출된 모든 노드의 전압강하 값이 임계값 이하가 될 때까지 전력 관통전극 또는 전력 범프를 삽입하는 단계, 상기 모든 노드의 전압강하 값이 임계값 이하일 때의 상기 전력 관통전극 및 전력 범프의 개수를 산출하여 이전 블록 배치에서의 개수와 비교하는 단계, 및 상기 재배치된 블록 배치에서의 전력 관통전극 및 전력 범프의 개수가 이전 개수보다 적은 경우에는 상기 재배치된 블록 배치의 결과를 저장하고, 상기 재배치된 블록 배치에서의 전력 관통전극 및 전력 범프의 개수가 이전 개수보다 크거나 같은 경우, 상기 이전 블록 배치의 결과를 저장하는 단계를 포함하고, 상기 전력 관통전극 및 전력 범프의 개수가 최소가 되는 블록 배치의 결과를 도출할 때까지, 다른 크기의 그리드에 대해서 상기 그리드를 설정하는 단계 내지 상기 블록 배치의 결과를 저장하는 단계를 반복하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 실시 예를 상세히 설명한다. 그러나 이들 실시예는 본 발명을 보다 구체적으로 설명하기 위한 것으로, 본 발명의 범위가 이에 의하여 제한되지 않는다는 것은 당업계의 통상의 지식을 가진 자에게 자명할 것이다.
본 발명이 해결하고자 하는 과제의 해결 방안을 명확하게 하기 위한 발명의 구성을 본 발명의 바람직한 실시예에 근거하여 첨부 도면을 참조하여 상세히 설명하되, 당해 도면에 대한 설명시 필요한 경우 다른 도면의 구성요소를 인용할 수 있음을 미리 밝혀둔다. 아울러 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세하게 설명함에 있어 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명 그리고 그 이외의 제반 사항이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
도 1은 본 발명의 일 실시예에 따른 3차원 전력 공급 네트워크에서의 전력 관통전극 및 전력 범프의 개수를 최소화하는 방법을 도시한 것이다.
본 발명의 일 실시예에 따른 3차원 전력 공급 네트워크에서의 전력 관통전극 및 전력 범프의 개수를 최소화하는 방법은 초기 설정된 블록 배치를 파워 패턴을 이용하여 블록들의 위치를 재배치함으로써 전력 관통전극 및 전력 범프의 개수를 최소화한다.
3차원 전력 공급 네트워크는 도 4와 같이, 복수의 다이(die)를 수직적으로 위치하며, 전력 범프(420, power bump)는 3D IC에서 최하위에 위치한 다이에 삽입되어 전력 공급 네트워크에 공급 전력을 전달하고, 전력 관통전극(410, TSV, through-silicon-via)은 다이들 사이를 수직적으로 연결하여 하위에 위치한 다이에서부터 상위에 위치한 다이로 전력을 공급한다. 3차원 전력 공급 네트워크에서 전압강하 문제 해결을 위해 삽입되는 전력 관통전극와 전력 범프의 개수는 다이들에 있는 블록들의 플로어플랜(floorplan) 배치에 영향을 받는다. 플로어플랜 배치에서 전력소모가 높은 블록들이 상위 다이에 위치하는지 하위 다이에 위치하는지 등의 여러 패턴에 따라 각 위치에서의 전력소모량이 달라지기 때문에 3차원 전력 공급 네트워크에 삽입되는 전력 관통전극와 전력 범프의 개수가 달라진다. 전력소모가 높은 블록들이 특정 위치로 이동했을 때 전력 관통전극와 전력 범프가 줄어드는바, 이를 위해 이동한 전력소모가 높은 블록들이 나타내는 형태를 파워 패턴이라 한다. 도 5와 같이 하나의 다이의 파워 패턴(510)이 정해져 있을 경우, 전력소모가 높은 블록들의 위치를 파워 패턴에 맞게 이동(520에서 530으로 이동)시킬 경우 전력 관통전극와 전력 범프의 개수를 줄일 수 있다.
3차원 전력 공급 네트워크의 각 다이는 두 개 이상의 층에 정의된 너비(width)와 간격(pitch)의 줄무늬 세트인 메쉬(mesh) 구조로 구성될 수 있다. 본 발명의 실시예에 따른 3차원 전력 공급 네트워크는 모든 다이가 동일한 메쉬 구조로 구성된다고 가정한다. 만약 3차원 전력 공급 네트워크에서 각 다이의 메쉬 구조의 크기가 다양할 경우 전력 관통전극이 원하는 위치에 삽입될 수 없기 때문이다.
상기 3차원 전력 공급 네트워크에 삽입되는 전력 관통전극 및 전력 범프의 개수를 최소화하기 위하여 다음 단계들을 수행한다.
110단계는 초기 설정된 블록 배치에 전압강하를 고려하여 전력 관통전극 또는 전력 범프를 삽입하고, 상기 블록 배치에서의 전력 관통전극 및 전력 범프의 개수를 저장하는 단계이다.
보다 구체적으로, 초기 설정된 블록 배치에 따른 전력 관통전극 및 전력 범프의 개수를 줄이기 위하여, 우선, 초기 설정된 블록 배치에 따른 전력 관통전극 및 전력 범프의 개수를 산출하여야 한다. 이를 위하여, 초기 설정된 블록 배치에 전압강하를 고려하여 전력 관통전극 또는 전력 범프를 삽입한다. 전압강하를 산출하는 방법은 140단계에서 자세히 다루도록 한다. 상기 삽입된 전력 관통전극 및 전력 범프의 개수를 저장하여, 이후 블록을 재배치하는 경우, 전력 관통전극 및 전력 범프의 개수가 줄어드는지를 판단하는데 사용한다.
120단계는 다이(die) 파워 패턴의 그리드를 설정하는 단계이다.
보다 구체적으로, 회로마다 블록의 개수가 다르기 때문에 어떤 그리드를 사용한 파워 패턴을 사용하느냐에 따라 전력 관통전극와 전력 범프의 개수 결과가 다르게 된다. 상기 각 다이의 파워 패턴의 형태 또는 상기 블록의 개수에 따라 상기 그리드를 설정할 수 있다. 각 그리드마다 전력 관통전극와 전력 범프의 개수를 최소로 만들어주는 파워 패턴은 시뮬레이션을 통해 정해질 수 있다.
상기 그리드는 3x3 내지 9x9 중 하나일 수 있다. 도 6과 같이 그리드는 3x3에서 9x9까지 증가할 수 있다. 9x9이상이 될 수도 있다. 그리드가 증가할수록 그리드의 개수가 많아지기 때문에 더 세밀한 파워 패턴을 적용할 수 있게 되어 블록의 개수가 많은 회로에 적용하기 용이해진다. 반대로 3x3과 같이 적은 그리드는 파워 패턴의 형태가 세밀하지 못하지만 그리드 하나하나의 영역이 크기 때문에 블록의 개수가 적은 회로에 적용하기 용이해진다. 각 그리드에서의 파워 패턴을 형성하는 무늬의 각 너비들은 파워 패턴을 나타내기에 구분하기에 적절하게 전체 다이의 너비를 고려하여 결정할 수 있다.
130단계는 블록의 크기 및 전력소모를 고려하여 상기 배치된 블록들의 위치를 재배치하는 단계이다.
보다 구체적으로, 블록의 크기가 서로 맞으며, 전력소모가 높은 블록이 파워 패턴에 위치하도록 블록들의 위치를 최적화시킨다. 즉, 파워 패턴 외부에 위치한 블록과 상기 파워 패턴 내부에 위치한 블록의 위치를 바꾼다.
상기 블록의 위치를 바꾸기 위해 블록의 크기와 전력소모, 두 가지의 조건을 만족하여야 한다.
먼저, 상기 위치를 바꾸는 블록들의 크기가 재배치되는 위치에 맞는 경우에만 상기 블록들의 위치를 바꿀 수 있다. 블록의 크기가 서로 다르고, 재배치되는 위치에 맞지 않는 경우, 상기 블록들의 위치를 바꿀 수 없다.
다음으로, 상기 파워 패턴 외부에 위치한 블록의 전력소모가 상기 파워 패턴 내부에 위치한 블록의 전력소모보다 큰 경우에만 상기 블록들의 위치를 바꿀 수 있다. 전력소모가 큰 블록이 파워 패턴 내부에 위치하도록 블록을 재배치하는 것인데, 오히려 전력소모가 작은 블록을 파워 패턴으로 재배치하면 전력 관통전극 및 전력 범프의 개수가 증가할 수 있다. 따라서, 상기 파워 패턴 외부에 위치한 블록의 전력소모가 상기 파워 패턴 내부에 위치한 블록의 전력소모보다 큰 경우에만 상기 블록들의 위치를 바꿀 수 있도록 한다.
블록들의 위치를 재배치를 고려할 때, 하위 다이의 파워 패턴의 위치를 상위 다이의 파워 패턴의 위치보다 우선 고려할 수 있다. 전력 관통전극 또는 전력범프가 필요한 블록이 하위 다이에 위치하는 경우보다 상위 다이에 위치하는 경우가 전력 관통전극이 더 필요하게 되는바, 재배치할 수 있는 위치가 하위 다이와 상위 다이 모두 가능하다면, 하위 다이를 우선 고려한다.
본 단계를 도 7a 내지 7d를 통해 자세히 살펴보도록 한다.
3차원 플로어플랜된 결과에서 블록들의 위치를 최적화하기 위하여, 먼저 위치를 이동시켰을 때 전력 관통전극과 전력 범프의 개수를 줄여줄 수 있는 후보 블록들을 찾는다. 도 7a와 같이, 3차원 플로어플랜이 되어 있고 파워 패턴을 위한 그리드는 5x5라고 하면, 전체 다이에 있는 블록들은 전력소모 높은 블록들이 위치해야할 노란색 영역에 있는 블록들과 전력소모 낮은 블록들이 위치해야할 하얀색 영역에 있는 블록들로 나눌 수 있다. 전력소모 높은 블록들을 파워 패턴에 맞게 이동시켰을 때 전력 관통전극과 전력 범프의 개수를 줄일 수 있기 때문에 두 부류로 나눈 블록들에 대해서 파워 패턴 외부에 있는 파란색 블록들이 이동을 고려해야 할 것은 파워 패턴 내부에 있는 초록색 블록들뿐이다. 4개의 파란색 블록이 각각 5개의 초록색 블록과 이동을 고려해볼 수 있다.
이때, 두 개의 블록의 위치를 서로 바꾸어도 되는지 판단하는 조건으로 두 가지가 존재한다. 먼저 영역에 대한 조건으로, 도 7b와 같이 블록 a(710)와 블록 c(720)를 서로 바꾸어도 되는지 판단하기 위해서는 블록 a(710)가 블록 c(720)를 포함하는 파란색 점선으로 된 빈 영역에 들어갈 수 있으며 반대로 블록 c(720)가 블록 a(710)의 빈 영역에 들어갈 수 있으면 두 개의 블록은 전체 다이의 영역 증가 없이 위치를 바꿀 수 있게 된다. 두 번째 조건은 전력에 관한 것이다. 전력소모가 높은 블록을 파워 패턴 내부로 가져가야 전력 관통전극과 전력 범프의 개수를 줄일 수 있기 때문에, 파워 패턴 외부에 있는 파란색 블록이 파워 패턴 내부에 있는 초록색 블록보다 전력소모가 낮으면 두 블록의 위치 이동을 고려하지 않는다. 도 7c와 같이, 블록 a(710)는 전력소모가 낮은 블록 c(720)와 바꿀 수 있으나, 전력소모가 높은 블록 i(730)와는 바꿀 수 없다. 영역과 전력에 대한 두 조건을 모두 만족하는 블록들에 대해서 리스트를 작성하고 재배치를 수행한다.
블록들의 재배치의 순서는 도 7d와 같이 다이 1의 최외곽 가장자리(740)를 우선으로 고려하고, 다이 2의 중앙부분(750)을 고려할 수 있으며, 마지막으로 다이 1에서 가장자리와 중앙을 제외한 링 형태의 영역(760)을 고려할 수 있다. 블록들의 재배치의 우선 순위는 한 블록이 여러 장소로 이동할 수 있을 경우 전력 관통전극과 전력 범프의 개수를 우선적으로 줄여줄 수 있는 위치에 먼저 배치를 함으로써 최종 결과를 향상시킬 수 있게 한다.
140단계는 상기 블록들이 재배치된 다이의 노드에 대해 전압강하를 산출하고, 상기 산출된 모든 노드의 전압강하 값이 임계값 이하가 될 때까지 전력 관통전극 또는 전력 범프를 삽입하는 단계이다.
보다 구체적으로, 전력 관통전극 및 전력 범프는 전압강하를 낮추기 위해 삽입되는 것인바, 어느 위치에 상기 전력 관통전극 및 전력 범프를 삽입할지를 결정하기 위하여, 전력 관통전극 및 전력 범프가 삽입되지 않은 상태에서 3차원 전력 공급 네트워크 전체에 대해 전압강하를 산출한다. 전압강하 산출은 도 8에서와 같이, 3차원 전력 공급 네트워크를 Ax=b와 같이, 선형 시스템으로 표현하여 산출할 수 있다. A는 상호연결된 저항들을 위한 컨덕턴스 매트릭스이고, x는 노드 전압들의 벡터이며, b는 독립 소스들의 벡터이다. 본 단계에 대해서는 도 2에서 자세히 다루도록 한다.
150단계는 상기 모든 노드의 전압강하 값이 임계값 이하일 때의 상기 전력 관통전극 및 전력 범프의 개수를 산출하여 이전 블록 배치에서의 개수와 비교하는 단계이다.
보다 구체적으로, 140단계에서 모든 노드의 전압강하 값이 임계값 이하가 되도록 전력 관통전극 및 전력 범프의 삽입을 완료한 경우, 그 때의 전력 관통전극 및 전력 범프의 개수를 산출하고, 전력 관통전극 및 전력 범프의 개수가 이전에 비해 줄었는지를 판단하기 위하여, 이전 블록 배치에서의 개수와 비교한다.
160단계는 상기 재배치된 블록 배치에서의 전력 관통전극 및 전력 범프의 개수가 이전 개수보다 적은 경우에는 상기 재배치된 블록 배치의 결과를 저장하고, 상기 재배치된 블록 배치에서의 전력 관통전극 및 전력 범프의 개수가 이전 개수보다 크거나 같은 경우, 상기 이전 블록 배치의 결과를 저장하는 단계이다.
보다 구체적으로, 상기 재배치된 블록 배치에서의 전력 관통전극 및 전력 범프의 개수가 이전 개수보다 적은 경우에는 상기 재배치된 블록 배치가 바람직한 배치이기 때문에, 상기 재배치된 블록 배치의 결과로 이전 블록 배치의 결과를 대신한다. 하지만, 상기 재배치된 블록 배치에서의 전력 관통전극 및 전력 범프의 개수가 이전 개수보다 크거나 같은 경우, 블록의 재배치가 효과가 없는 것인바, 상기 재배치된 블록 배치의 결과로 이전 블록 배치의 결과를 대신하지 않고, 상기 이전 블록 배치의 결과를 저장한다.
다음으로, 상기 전력 관통전극 및 전력 범프의 개수가 최소가 되는 블록 배치의 결과를 도출할 때까지, 다른 크기의 그리드에 대해서 상기 그리드를 설정하는 단계 내지 상기 블록 배치의 결과를 저장하는 단계를 반복한다. 120단계에서 설정될 수 있는 그리드는 다양하며, 그리드에 따라 전력 관통전극 및 전력 범프의 개수가 달라지는바, 다른 크기의 그리드에 대해서 120단계 내지 160 단계를 반복 수행한다. 모든 그리드에 대해 상기 단계를 반복함으로써 최소한의 전력 관통전극 및 전력 범프의 개수를 갖는 블록 배치를 결과로 얻을 수 있다.
도 2는 본 발명의 다른 실시예에 따른 3차원 전력 공급 네트워크에서의 전력 관통전극 및 전력 범프의 개수를 최소화하는 방법을 도시한 것이다.
210단계는 상기 전압강하 값이 가장 높은 노드에 전력 관통전극 또는 전력 범프를 삽입하는 단계이다.
보다 구체적으로, 전력 관통전극 또는 전력 범프는 전압강하를 낮추는 역할을 하는바, 우선, 전압강하 값이 가장 높은 노드에 전력 관통전극 또는 전력 범프를 삽입한다.
상기 전압강하 값이 가장 높은 노드가 하위 다이의 제 1 위치(910)에 위치하는 경우, 상기 제 1 위치(910)에 해당하는 하위 다이에 전력 범프를 삽입하고, 상기 전압강하 값이 가장 높은 노드가 상위 다이의 제 2 위치(920)에 위치하는 경우, 상기 제 2 위치(920)에 해당하는 상위 다이에 전력 관통전극을 삽입하고, 상기 제 2 위치(920)에 대응하는 하위 다이에 전력 범프를 삽입한다. 최하위 다이에는 전력 관통전극을 삽입할 필요가 없는바, 도 9와 같이, 상기 전압강하 값이 가장 높은 노드가 하위 다이의 제 1 위치(910)에 위치하는 경우, 상기 제 1 위치(910)에 해당하는 하위 다이에 전력 범프를 삽입한다. 상위 다이에는 전력 관통전극과 전력 범프가 모두 필요한바, 도 9와 같이, 상기 전압강하 값이 가장 높은 노드가 상위 다이의 제 2 위치(920)에 위치하는 경우, 상기 제 2 위치(920)에 해당하는 상위 다이에 전력 관통전극을 삽입하고, 상기 제 2 위치(920)에 대응하는 하위 다이에 전력 범프를 삽입한다.
이와 같이, 상위 다이에 재배치하는 경우와 하위 다이에 재배치하는 경우, 전력 관통전극의 개수가 차이가 나는바, 하위 다이의 파워 패턴의 위치를 상위 다이의 파워 패턴의 위치보다 우선 고려할 수 있다.
220단계는 상기 전압강하 값이 가장 높은 노드에 전력 관통전극 또는 전력 범프를 삽입한 후, 상기 블록들이 재배치된 다이의 노드에 대해 전압강하를 산출하는 단계이다.
보다 구체적으로, 상기 전압강하 값이 가장 높은 노드에 전력 관통전극 또는 전력 범프를 삽입하면, 3차원 전력 네트워크의 전압 강하가 달라지는바, 상기 블록들이 재배치된 다이의 노드에 대해 전압강하를 다시 산출한다.
상기 산출된 모든 노드의 전압강하 값이 임계값 이하가 될 때까지 상기 전압강하 값이 가장 높은 노드에 전력 관통전극 또는 전력 범프를 삽입하는 단계 및 상기 블록들이 재배치된 다이의 노드에 대해 전압강하를 산출하는 단계를 반복한다. 즉, 전압강하 값이 높은 노드부터 전력 관통전극 또는 전력 범프를 삽입하면서, 모든 노드의 전압강하 값이 임계값 이하가 될 때까지 상기 전압강하 값이 가장 높은 노드에 전력 관통전극 또는 전력 범프를 삽입하는 단계 및 상기 블록들이 재배치된 다이의 노드에 대해 전압강하를 산출하는 단계를 반복한다. 상기 모든 노드의 전압강하 값이 임계값 이하가 될 때의 전력 관통전극 또는 전력 범프의 개수가 최소의 전력 관통전극 또는 전력 범프의 개수이다.
도 3은 본 발명의 또 다른 실시예에 따른 3차원 전력 공급 네트워크에서의 전력 관통전극 및 전력 범프의 개수를 최소화하는 방법을 도시한 것이다.
다이의 그리드가 미리 설정된 3차원 전력 공급 네트워크에서의 전력 관통전극 및 전력 범프 최소화하는 방법은 도 1의 3차원 전력 공급 네트워크에서의 전력 관통전극 및 전력 범프 최소화하는 방법과 다이 파워 패턴의 그리드를 설정하는 단계가 없는 점과 블록 배치의 결과를 저장하는 단계가 상이한 것을 빼고 동일한 단계에 의해 수행된다. 즉, 그리드가 미리 설정되어 있는 경우, 그리드를 설정하는 단계가 불필요한바, 도 1의 120단계가 없으며, 다른 크기의 그리드와 비교할 필요가 없는바, 도 1의 160단계와 상이하다.
310단계 내지 340단계는 각각 도 1의 110, 130, 140, 및 150에 대응되는바, 도 1의 상세한 설명으로 대신한다.
350단계는 상기 재배치된 블록 배치에서의 전력 관통전극 및 전력 범프의 개수가 이전 개수보다 적은 경우에는 상기 재배치된 블록 배치의 결과를 이용하여 전력 관통전극 및 전력 범프를 설정하는 단계이다.
보다 구체적으로, 재배치된 블록 배치에서의 전력 관통전극 및 전력 범프의 개수가 이전 개수보다 적은 경우, 상기 재배치된 블록 배치가 이전 블록 배치보다 전력 관통전극 및 전력 범프의 개수가 적은 것인바, 상기 재배치된 블록 배치의 결과를 이용하여 전력 관통전극 및 전력 범프를 설정한다. 본 단계에 대한 상세한 설명은 도 1의 160단계에 대응하는바, 도 1의 160단계에 대한 상세한 설명으로 대신한다.
도 10은 본 발명의 실시예에 따른 3차원 전력 공급 네트워크에서의 전력 관통전극 및 전력 범프의 개수를 최소화하는 방법에 따라 전력 관통전극 및 전력 범프의 개수가 최소화된 다양한 형태의 파워패턴을 가지는 3차원 전력 공급 네트워크를 도시한 것이다.
파워 패턴을 어떻게 설정하는가에 따라 전력 관통전극의 위치와 개수 및 전력 범프의 위치와 개수가 달라진다. 이를 이용하여, 특정 그리드에서의 최적의 파워 패턴을 설정할 수도 있다. 도 10과 같이, 3차원 전력 공급 네트워크에서 전압강하를 해결하기 위해 필요한 전력 TSV와 전력 범프의 개수를 최소로 만들어주는 블록의 패턴은 다이 2에서는 다이의 중앙에 전력소모 높은 블록을 배치시키고, 다이 1에서는 전력소모 높은 블록을 다이의 가장자리에 배치시키며 중앙과 가장자리를 제외한 내부에 링 형태로 배치시킨 패턴인 것을 알 수 있다. 3차원 전력 공급 네트워크에 사용되는 회로마다 전력소모가 높은 블록의 비율이 다르기 때문에 각 회로마다 최적의 블록 배치는 달라질 수 있다. 그러므로 회로의 전력소모가 높은 블록의 비율에 따라 최적의 패턴 구성의 우선순위를 두어 해결한다.
본 발명의 실시예들에 의한 사용자 단말에서의 다양한 기능들은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
410: 전력 관통전극(TSV)
420: 전력 범프
420: 전력 범프
Claims (13)
- 3차원 전력 공급 네트워크에서의 전력 관통전극 및 전력 범프의 개수를 설정하는 방법에 있어서,
초기 설정된 블록 배치에 전압강하를 고려하여 전력 관통전극 또는 전력 범프를 삽입하고, 상기 블록 배치에서의 전력 관통전극 및 전력 범프의 개수를 저장하는 단계;
다이 파워 패턴의 그리드를 설정하는 단계;
블록의 크기 및 전력소모를 고려하여 상기 배치된 블록들의 위치를 재배치하는 단계;
상기 블록들이 재배치된 다이의 노드에 대해 전압강하를 산출하고, 상기 산출된 모든 노드의 전압강하 값이 임계값 이하가 될 때까지 전력 관통전극 또는 전력 범프를 삽입하는 단계;
상기 모든 노드의 전압강하 값이 임계값 이하일 때의 상기 전력 관통전극 및 전력 범프의 개수를 산출하여 이전 블록 배치에서의 개수와 비교하는 단계; 및
상기 재배치된 블록 배치에서의 전력 관통전극 및 전력 범프의 개수가 이전 개수보다 적은 경우에는 상기 재배치된 블록 배치의 결과를 저장하고, 상기 재배치된 블록 배치에서의 전력 관통전극 및 전력 범프의 개수가 이전 개수보다 크거나 같은 경우, 상기 이전 블록 배치의 결과를 저장하는 단계를 포함하고,
상기 재배치된 블록 배치에서의 전력 관통전극 및 전력 범프의 개수가 이전 개수보다 크거나 같을 때까지, 다른 크기의 그리드에 대해서 상기 그리드를 설정하는 단계 내지 상기 블록 배치의 결과를 저장하는 단계를 반복하는 것을 특징으로 하는 방법. - 제 1 항에 있어서,
상기 그리드를 설정하는 단계는,
상기 다이의 파워 패턴의 형태 또는 상기 블록의 개수에 따라 상기 그리드를 설정하는 것을 특징으로 하는 방법. - 제 1 항에 있어서,
상기 그리드를 설정하는 단계에서의 그리드는 3x3 내지 9x9 중 하나인 것을 특징으로 하는 방법. - 제 1 항에 있어서,
상기 블록들의 위치를 재배치하는 단계는,
파워 패턴 외부에 위치한 블록과 상기 파워 패턴 내부에 위치한 블록의 위치를 바꾸는 것을 특징으로 하는 방법. - 제 4 항에 있어서,
상기 블록들의 위치를 재배치하는 단계는,
상기 파워 패턴 외부에 위치한 블록의 전력소모가 상기 파워 패턴 내부에 위치한 블록의 전력소모보다 큰 경우에만 상기 블록들의 위치를 바꾸는 것을 특징으로 하는 방법. - 제 4 항에 있어서,
상기 블록들의 위치를 재배치하는 단계는,
하위 다이의 파워 패턴의 위치를 상위 다이의 파워 패턴의 위치보다 우선 고려하는 것을 특징으로 하는 방법. - 제 1 항에 있어서,
상기 블록들의 위치를 재배치하는 단계는,
상기 위치를 바꾸는 블록들의 크기가 재배치되는 위치에 맞는 경우에만 상기 블록들의 위치를 바꾸는 것을 특징으로 하는 방법. - 제 1 항에 있어서,
상기 전력 관통전극 또는 전력 범프를 삽입하는 단계는,
상기 전압강하 값이 가장 높은 노드에 전력 관통전극 또는 전력 범프를 삽입하는 단계; 및
상기 전압강하 값이 가장 높은 노드에 전력 관통전극 또는 전력 범프를 삽입한 후, 상기 블록들이 재배치된 다이의 노드에 대해 전압강하를 산출하는 단계를 포함하고,
상기 산출된 모든 노드의 전압강하 값이 임계값 이하가 될 때까지 상기 전압강하 값이 가장 높은 노드에 전력 관통전극 또는 전력 범프를 삽입하는 단계 및 상기 블록들이 재배치된 다이의 노드에 대해 전압강하를 산출하는 단계를 반복하는 것을 특징으로 하는 방법. - 제 8 항에 있어서,
상기 전압강하 값이 가장 높은 노드가 하위 다이의 제 1 위치에 위치하는 경우, 상기 제 1 위치에 해당하는 하위 다이에 전력 범프를 삽입하고,
상기 전압강하 값이 가장 높은 노드가 상위 다이의 제 2 위치에 위치하는 경우, 상기 제 2 위치에 해당하는 상위 다이에 전력 관통전극을 삽입하고, 상기 제 2 위치에 대응하는 하위 다이에 전력 범프를 삽입하는 것을 특징으로 하는 방법. - 제 1 항에 있어서,
상기 노드는 상기 그리드의 교차점인 것을 특징으로 하는 방법. - 다이의 그리드가 미리 설정된 3차원 전력 공급 네트워크에서의 전력 관통전극 및 전력 범프의 개수를 설정하는 방법에 있어서,
초기 설정된 블록 배치에 전압강하를 고려하여 전력 관통전극 또는 전력 범프를 삽입하고, 상기 블록 배치에서의 전력 관통전극 및 전력 범프의 개수를 저장하는 단계;
블록의 크기 및 전력소모를 고려하여 상기 배치된 블록들의 위치를 재배치하는 단계;
상기 블록들이 재배치된 다이의 노드에 대해 전압강하를 산출하고, 상기 산출된 모든 노드의 전압강하 값이 임계값 이하가 될 때까지 전력 관통전극 또는 전력 범프를 삽입하는 단계;
상기 모든 노드의 전압강하 값이 임계값 이하일 때의 상기 전력 관통전극 및 전력 범프의 개수를 산출하여 이전 블록 배치에서의 개수와 비교하는 단계; 및
상기 재배치된 블록 배치에서의 전력 관통전극 및 전력 범프의 개수가 이전 개수보다 적은 경우에는 상기 재배치된 블록 배치의 결과를 이용하여 전력 관통전극 및 전력 범프를 설정하는 단계를 포함하는 방법. - 제 11 항에 있어서,
상기 블록들의 위치를 재배치하는 단계는,
상기 다이의 파워 패턴 외부에 위치한 블록과 상기 파워 패턴 내부에 위치한 블록의 위치를 바꾸고,
상기 위치를 바꾸는 블록들의 크기가 재배치되는 위치에 맞고, 상기 파워 패턴 외부에 위치한 블록의 전력소모가 상기 파워 패턴 내부에 위치한 블록의 전력소모보다 큰 경우에만 상기 블록들의 위치를 바꾸는 것을 특징으로 하는 방법. - 제 11 항에 있어서,
상기 전력 관통전극 또는 전력 범프를 삽입하는 단계는,
상기 전압강하 값이 가장 높은 노드에 전력 관통전극 또는 전력 범프를 삽입하는 단계; 및
상기 전압강하 값이 가장 높은 노드에 전력 관통전극 또는 전력 범프를 삽입한 후, 상기 블록들이 재배치된 다이의 노드에 대해 전압강하를 산출하는 단계를 포함하고,
상기 산출된 모든 노드의 전압강하 값이 임계값 이하가 될 때까지 상기 전압강하 값이 가장 높은 노드에 전력 관통전극 또는 전력 범프를 삽입하는 단계 및 상기 블록들이 재배치된 다이의 노드에 대해 전압강하를 산출하는 단계를 반복하고,
상기 전압강하 값이 가장 높은 노드가 하위 다이의 제 1 위치에 위치하는 경우, 상기 제 1 위치에 해당하는 하위 다이에 전력 범프를 삽입하고,
상기 전압강하 값이 가장 높은 노드가 상위 다이의 제 2 위치에 위치하는 경우, 상기 제 2 위치에 해당하는 상위 다이에 전력 관통전극을 삽입하고, 상기 제 2 위치에 대응하는 하위 다이에 전력 범프를 삽입하는 것을 특징으로 하는 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10574198B2 (en) | 2016-12-22 | 2020-02-25 | Nxp Usa, Inc. | Integrated circuit devices with selectively arranged through substrate vias and method of manufacture thereof |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9741691B2 (en) * | 2015-04-29 | 2017-08-22 | Qualcomm Incorporated | Power delivery network (PDN) design for monolithic three-dimensional (3-D) integrated circuit (IC) |
| TWI559161B (zh) | 2015-07-24 | 2016-11-21 | 財團法人工業技術研究院 | 產生電源供應網路模型之方法，以及電源供應網路模型分析 方法與裝置 |
| US11978723B2 (en) | 2021-03-31 | 2024-05-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Vertical interconnect structures in three-dimensional integrated circuits |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100003911A (ko) * | 2008-07-02 | 2010-01-12 | 삼성전자주식회사 | 3차원 메쉬 기반 전력분배 네트워크를 갖는 멀티 칩 패키지및 이의 전력분배 방법 |
| US20120025388A1 (en) * | 2010-07-29 | 2012-02-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Three-dimensional integrated circuit structure having improved power and thermal management |
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2012
- 2012-12-27 KR KR1020120154854A patent/KR101458977B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100003911A (ko) * | 2008-07-02 | 2010-01-12 | 삼성전자주식회사 | 3차원 메쉬 기반 전력분배 네트워크를 갖는 멀티 칩 패키지및 이의 전력분배 방법 |
| US20120025388A1 (en) * | 2010-07-29 | 2012-02-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Three-dimensional integrated circuit structure having improved power and thermal management |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10574198B2 (en) | 2016-12-22 | 2020-02-25 | Nxp Usa, Inc. | Integrated circuit devices with selectively arranged through substrate vias and method of manufacture thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20140085742A (ko) | 2014-07-08 |
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