JP2001244443A - 半導体集積回路のレイアウト方法および装置 - Google Patents

Abstract

(57)【要約】 【課題】ブロックにリング状の電源配線またはＧＮＤ配
線を設けず、上位電源配線または上位ＧＮＤ配線とブロ
ックの辺とが重なった場合に、上位電源配線またはＧＮ
Ｄ配線と、ブロック内部の電源配線またはＧＮＤ配線と
をそれぞれ自動的に接続する半導体集積回路のレイアウ
ト方法および装置を提供する。 【解決手段】上位階層にある上位電源配線および上位Ｇ
ＮＤ配線とブロックとが、平面的に重なり合っているか
を判定し、重なり合っている場合にはこの重なりを回避
する方法を選択する上位電源配線および上位ＧＮＤ配線
とブロックの重なり判定手段４と、ブロック移動手段５
と、ブロック変形手段６と、電源配線およびＧＮＤ配線
の階層化手段７とを備え、上位電源配線および上位ＧＮ
Ｄ配線とブロックの重なりを回避する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路のレ
イアウト方法および装置に関し、特に半導体集積回路を
構成する回路が階層化されてレイアウトされ、かつ電源
配線およびＧＮＤ配線に関しても階層化されてレイアウ
トされる半導体集積回路のレイアウト方法および装置に
関する。

【０００２】

【従来の技術】最近半導体集積回路の大規模化が急速に
進んできており、半導体集積回路のレイアウト設計を階
層的に設計することが一般的となってきている。従来の
半導体集積回路の階層的レイアウト設計に関しては、特
開平１１−１９５７１０号公報に記載されており、次に
図面を参照して、この公報に記載されている階層的なレ
イアウト方法について説明する。

【０００３】図１３は、上記公報に記載されているレイ
アウトシステムのブロック図であり、回路全体の接続情
報となるネットリストが入力されるネットリスト入力手
段１３１と、ネットリスト入力手段１３１を介して入力
されたネットリストが格納されるネットリスト格納手段
１３２と、ネットリスト格納手段１３２に格納されたネ
ットリストに基づいて、上位階層となるチップ上のレイ
アウト処理を行うチップレベル処理手段１３３と、ネッ
トリスト格納手段１３２に格納されたネットリストとチ
ップレベル処理手段１３３における処理結果とに基づい
て、下位階層となる複数のブロックにおけるレイアウト
処理を行うブロック処理手段１３４と、チップレベル処
理手段１３３において処理が行われたレイアウトデータ
を出力するレイアウトデータ出力手段１３５と、レイア
ウトデータ出力手段１３５を介して出力されたレイアウ
トデータが格納されるレイアウトデータ格納手段１３６
とから構成されている。

【０００４】チップレベル処理手段１３３においては、
ブロック処理手段１３４において配線処理が行われたレ
イアウトデータに基づいてチップ上の配置配線が行われ
る。

【０００５】また、チップレベル処理手段１３３には、
ネットリスト格納手段１３２に格納されたネットリスト
に基づいてチップ上のセル列を生成するセル列生成手段
１３３１と、ネットリスト格納手段１３２に格納された
ネットリストとセル列生成手段１３３１で生成されたセ
ル列とに基づいて、分割された複数のブロックの配置及
び各ブロックのサイズを決定し、チップ上のレイアウト
を行うレイアウト手段１３３２と、ネットリスト格納手
段１３２に格納されたネットリストとレイアウト手段１
３３２で決定されたチップ上のレイアウトとに基づい
て、ブロック単位での電源配線を行う電源配線手段１３
３３と、ネットリスト格納手段１３２に格納されたネッ
トリストとセル列生成手段１３３１にて生成されたセル
列と電源配線手段１３３３における電源配線とブロック
処理手段１３４において配線処理が行われた各ブロック
のレイアウトデータとに基づいてチップ上の詳細配置配
線を行う自動配置配線手段１３３４とが設けられてい
る。

【０００６】また、ブロック処理手段１３４には、セル
列生成手段１３３１にて生成されたチップ上のセル列と
レイアウト手段１３３２にて決定されたブロックのサイ
ズとに基づいてブロック内のセル列を生成するセル列生
成手段１３４１と、電源配線手段１３３３における電源
配線に対応してブロック内の電源配線を行う電源配線手
段１３４３と、ネットリスト格納手段１３２に格納され
たネットリストとセル列生成手段１３４１で生成された
セル列と電源配線手段１３４３における電源配線とに基
づいて、ブロック内の配置配線を行う自動配置配線処理
手段１３４４とが設けられている。

【０００７】次に、上記のように構成された半導体集積
回路の階層レイアウトシステムを用いた階層レイアウト
方法について図面を参照して説明する。

【０００８】図１４は、図１３に示した半導体集積回路
の階層レイアウトシステムを用いた階層レイアウト方法
を説明するためのフローチャートである。

【０００９】まず、回路全体の接続情報となるネットリ
ストがネットリスト入力手段１３１を介して入力され、
ネットリスト格納手段１３２に格納される（ステップＳ
１４１）。

【００１０】次に、チップレベル処理手段１３３内のセ
ル列生成手段１３３１において、ネットリスト格納手段
１３２に格納されたネットリストに基づいてチップ上の
セル列が生成される（ステップＳ１４２）。

【００１１】次に、チップレベル処理手段１３３内のレ
イアウト手段１３３２において、ネットリスト格納手段
１３２に格納されたネットリストとセル列生成手段１３
３１にて生成されたセル列とに基づいて、分割された複
数のブロックの配置及び各ブロックのサイズが決定さ
れ、チップ上のレイアウトが行われる（ステップＳ１４
３）。なお、ブロックのサイズにおいては、ステップＳ
１４２にて生成されたセル列の整数倍となるように決定
される。

【００１２】次に、チップレベル処理手段１３３内の電
源配線手段１３３３において、ネットリスト格納手段１
３２に格納されたネットリストとレイアウト手段１３３
２にて決定されたチップ上のレイアウトとに基づいて、
ブロック単位でのチップ全体の電源配線が行われ（ステ
ップＳ１４４）、その後、下位階層となるブロックを通
過する電源ライン及びＧＮＤラインが削除される（ステ
ップＳ１４５）。

【００１３】ステップＳ１４５までの処理が行われた
後、下位階層となるブロックのそれぞれにおけるレイア
ウト処理が行われる。

【００１４】まず、下位階層となる全てのブロックにお
いて内部のレイアウト処理が完了したかどうかが判断さ
れる（ステップＳ１４６）。

【００１５】ステップＳ１４６において、下位階層とな
る全てのブロックにおいて内部のレイアウト処理が完了
していないと判断された場合、レイアウトを実施するブ
ロックが選択される（ステップＳ１４７）。

【００１６】次に、ステップＳ１４７にて選択されたブ
ロックのサイズ情報が、ステップＳ１４３における処理
から取得される（ステップＳ１４８）。

【００１７】次に、ブロック処理手段１３４内のセル列
生成手段１３４１において、チップレベル処理手段１３
３内のセル列生成手段１３３１にて生成されたチップ上
のセル列と、ステップＳ１４８にて取得されたブロック
のサイズとに基づいてブロック内のセル列が生成される
（ステップＳ１４９）。

【００１８】なお、ステップＳ１４２にて生成されたチ
ップレベルのセル列とステップＳ１４９にて生成された
ブロックのセル列とは同じピッチを有する。

【００１９】次に、ブロック処理手段１３４内の電源配
線手段１３４３において、チップレベル処理手段１３３
内の電源配線手段１３３３にて削除された電源ライン及
びＧＮＤラインがブロック内において電源ライン及びＧ
ＮＤラインとしてそれぞれ配線される（ステップＳ１４
１０）。

【００２０】次に、ブロック処理手段１３４内の自動配
置配線手段１３４４において、ネットリスト格納手段１
３２に格納されたネットリストとセル列生成手段１３４
１にて生成されたセル列と電源配線手段１３４３におけ
る電源配線とに基づいてブロック内の配置配線が行われ
る（ステップＳ１４１１）。

【００２１】その後、ステップＳ１４１３においてブロ
ック内の配置配線がそのブロックのサイズで不可能な場
合、ステップＳ１４３における処理に戻り、ブロックサ
イズのリサイジングが行われる。

【００２２】ただし、ブロックサイズのリサイジングが
行われる際においても、ブロックのサイズにおいては、
ステップＳ１４２にて生成されたセル列の整数倍となる
ように決定される。ステップＳ１４１３においてブロッ
ク内の配置配線がそのブロックのサイズで可能な場合、
ステップＳ１４６における処理に戻り、下位階層となる
全てのブロックにおいて内部のレイアウト処理が完了し
たかどうかが再び判断される。

【００２３】ステップＳ１４６において、下位階層とな
る全てのブロックにおいて内部のレイアウト処理が完了
したと判断された場合、チップレベル処理手段１３３内
の自動配線処理手段１３３４において、ネットリスト格
納手段１３２に格納されたネットリストとセル列生成手
段１３３１にて生成されたセル列と電源配線手段１３３
３における電源配線と自動配置配線手段１３４４におけ
るブロック内の配置配線とに基づいて、チップ上の配置
配線が行われ（ステップＳ１４１２）、処理が終了す
る。

【００２４】次に、上述した一連の処理のうち、電源配
線処理について詳細に説明する。

【００２５】図１５は、図１４に示したステップＳ１４
４における電源配線処理を説明するための図であり、図
１６は、図１４に示したステップＳ１４５における電源
配線処理を説明するための図であり、図１７は、図１４
に示したステップＳ１４１０における電源配線処理を説
明するための図である。

【００２６】この従来例においては、まず図１５に示す
ように、チップ上の電源配線が行われ、次に、図１６に
示すように、チップ上に配線された電源ライン１５１及
びＧＮＤライン１５２のうち、下位階層となるブロック
１５３を通過する電源ライン１５１及びＧＮＤライン１
５２が削除され、その後、図１７に示すように、図１６
にて削除された電源ライン１５１及びＧＮＤライン１５
２がブロック１５３内において電源ライン１７１及びＧ
ＮＤライン１７２として配線され、それにより、下位階
層となるブロック１５３に電源及び接地電位が供給され
る。

【００２７】このように、ブロック内の電源配線をチッ
プ上の電源配線と相関性を持たせることにより、階層的
なレイアウトが行われた場合においても、電源配線が統
一的に設計される。

【００２８】

【発明が解決しようとする課題】上述した特開平１１−
１９５７１０号公報記載の半導体集積回路のレイアウト
方法は、図１８に示すように、ブロック１８６の辺１８
６Ａ，１８６Ｂと上位電源配線１８１，１８２とが重な
った場合、上位電源配線１８１，１８２とブロック１８
６の内部電源とをどのように接続するかについては、何
ら記載がない。

【００２９】図１８では、上位電源配線１８１，１８２
とブロック１８６の辺１８６Ａ，１８６Ｂとが重なった
場合について示したが、同様にＧＮＤラインとブロック
の辺とが重なる場合も生じ、最近の半導体チップの多層
化とともに、重なりを生じる可能性は急速に高くなって
いる。

【００３０】この理由について、図１９（ａ），（ｂ）
を参照して説明する。

【００３１】図１９（ａ）は、４層からなる電源ライン
およびＧＮＤラインを示した斜視図であり、図１９
（ｂ）は図１９（ａ）の平面図であり、１９１は第１層
配線（ＶＤＤ）、１９２は第２層配線（ＧＮＤ）、１９
３は第３層配線（ＶＤＤ）、１９４は第４層配線（ＧＮ
Ｄ）である。第１層配線１９１、第２層配線１９２は同
じ幅で、第３層配線１９３と第４層配線１９４は、第１
層配線１９１，第２層配線１９２の３倍の配線幅となっ
ている。

【００３２】また、第１層配線１９１、第２層配線１９
２のピッチは同じ値で、第３層配線１９３と第４層配線
１９４は、第１層配線１９１，第２層配線１９２の１．
５倍のピッチである。

【００３３】このように、上層の電源ラインおよびＧＮ
Ｄラインに対して配線幅を広くし、配線のインピーダン
スを小さくするように設計上工夫がなされている。配線
幅が広くなるに従って、上層の電源ラインおよびＧＮＤ
ラインのピッチは大きくなる。

【００３４】上記に説明したように、ブロックの上層に
位置する電源ラインまたはＧＮＤラインは、多層的に配
置されかつ配線の面積自体が広くなっているので、半導
体チップは平面的に電源ラインまたはＧＮＤラインによ
り、殆ど隙間無く埋め尽くされている。

【００３５】また配線の多層化に伴って、未配線に代表
される配線性を気にすることなくブロックを半導体チッ
プ上に自由に配置することが可能となり、ブロックの集
積度が高くなって、ブロック間の空き領域が少なくなっ
たことも、電源ラインまたはＧＮＤラインとブロックの
辺とが重なる場合が多くなった理由である。

【００３６】上記に説明したように、半導体チップ全体
または半導体チップの一部に電源を供給する階層構造の
上位の電源ラインまたはＧＮＤラインと、ブロックの辺
とが重なった場合に、どのように自動的に上位の電源ラ
インまたはＧＮＤラインと、ブロックの内部を構成する
回路に電源を供給するブロックレベルの電源ラインまた
はＧＮＤラインとを自動的に接続するかが大きな問題と
なっている。

【００３７】ここで、電源ライン（電源配線）とＧＮＤ
ライン（ＧＮＤ配線）の階層構造について説明すると、
この階層構造は図１９に示すような多層配線構造を意味
するのではなく、半導体チップレベルの電源配線とＧＮ
Ｄ配線とを最上位の配線とし、ブロック内の電源配線と
ＧＮＤ配線は、上記の半導体チップレベルの電源配線と
ＧＮＤ配線の下位にある配線とするレイアウト設計上の
階層構造を意味する。

【００３８】図１５〜図１８では、電源配線とＧＮＤ配
線は、チップレベルの上位電源配線１８１および上位Ｇ
ＮＤ配線１８４と、ブロック内の電源ライン１７１およ
びＧＮＤライン１７２との２階層であるが、一般的には
チップレベルの上位電源配線および上位ＧＮＤ配線と、
ブロック内の電源配線およびＧＮＤ配線との階層間に
は、これらの階層の電源配線間およびＧＮＤ配線間を接
続する複数の階層構造を有する電源配線およびＧＮＤ配
線が存在する。

【００３９】上記公報記載の半導体集積回路のレイアウ
ト方法は、ブロックの辺と上位電源配線または上位ＧＮ
Ｄ配線とが重なった場合についての配慮がなされていな
いため、上位電源配線または上位ＧＮＤ配線とブロック
内部の電源配線またはＧＮＤ配線とが、ブロックの辺で
短絡を生じる可能性がある。すなわち、上位電源配線と
ブロック内のＧＮＤ配線とが短絡する場合、あるいは上
位ＧＮＤ配線とブロック内の電源配線とが短絡する場合
が生じ、その場合半導体集積回路に大電流が流れ破壊す
るという問題がある。

【００４０】このため本発明の目的は、下位階層となる
ブロックにリング状の電源配線またはＧＮＤ配線を設け
ることなく、上位の電源ラインまたはＧＮＤラインと、
ブロックの辺とが重なった場合に、上位の電源ラインま
たはＧＮＤラインと、ブロック内部の電源ラインまたは
ＧＮＤラインとをそれぞれ自動的に接続し、上位電源配
線とブロック内のＧＮＤ配線、あるいは上位ＧＮＤ配線
とブロック内の電源配線とが短絡することのない半導体
集積回路のレイアウト方法および装置を提供することに
ある。

【００４１】また本発明の他の目的は、ブロック内部の
電源ラインまたはＧＮＤラインを上位の電源ラインまた
はＧＮＤラインと独立して配線することが可能な半導体
集積回路のレイアウト方法および装置を提供することに
ある。

【００４２】さらに本発明の他の目的は、上位の電源ラ
インまたはＧＮＤラインと、ブロックの辺とが重なった
場合に、上位の電源ラインまたはＧＮＤラインと同層の
信号配線を用いてブロック内部に配線しても、上位の電
源ラインまたはＧＮＤラインと信号ラインが短絡しない
で自由にブロック内部の配線を行うことができる半導体
集積回路のレイアウト方法および装置を提供することに
ある。

【００４３】

【課題を解決するための手段】このため本発明の半導体
集積回路のレイアウト方法は、半導体集積回路の回路接
続情報と、前記半導体集積回路に関するレイアウト情報
を基に、前記半導体集積回路を構成する回路ブロックを
初期的に配置するフロアプランを生成するフロアプラン
生成工程と、階層構造を有する電源配線およびＧＮＤ配
線のうち、前記回路ブロック内の電源配線であるブロッ
ク内部電源配線、および前記回路ブロック内のＧＮＤ配
線であるブロック内部ＧＮＤ配線よりも上位階層にある
上位電源配線および上位ＧＮＤ配線とを生成する上位電
源配線および上位ＧＮＤ配線処理工程と、前記上位電源
配線または前記上位ＧＮＤ配線と前記回路ブロックの辺
とが、平面的に重なり合っているか否かを判定する第１
の重なり判定工程と、前記第１の重なり判定工程で、前
記上位電源配線または前記上位ＧＮＤ配線と前記回路ブ
ロックの辺とが、平面的に重なり合っていると判定され
た場合、前記回路ブロックを前記重なりが回避される位
置まで移動するブロック移動工程と、前記第１の重なり
判定工程で、前記上位電源配線または前記上位ＧＮＤ配
線と前記回路ブロックの辺とが、平面的に重なり合って
いると判定された場合、または前記ブロック移動工程で
前記重なりが回避できない場合、前記回路ブロックを前
記重なりが回避される形状まで変形するブロック変形工
程と、を備えている。

【００４４】また本発明の半導体集積回路のレイアウト
装置は、半導体集積回路の回路接続情報と、前記半導体
集積回路に関するレイアウト情報を基に、前記半導体集
積回路を構成する回路ブロックを初期的に配置するフロ
アプランを生成するフロアプラン生成手段と、階層構造
を有する電源配線およびＧＮＤ配線のうち、前記回路ブ
ロック内の電源配線であるブロック内部電源配線、およ
び前記回路ブロック内のＧＮＤ配線であるブロック内部
ＧＮＤ配線よりも上位階層にある上位電源配線および上
位ＧＮＤ配線とを生成する上位電源配線および上位ＧＮ
Ｄ配線処理手段と、前記上位電源配線または前記上位Ｇ
ＮＤ配線と前記回路ブロックとが、平面的に重なり合っ
ているかを検証し、重なり合っている場合にはこの重な
りを回避する手段を選択する重なりチェック手段と、前
記重なりチェック手段の選択結果に基づき、前記回路ブ
ロックを前記重なりを回避する位置まで移動するブロッ
ク移動手段と、前記重なりチェック手段の選択結果に基
づき、前記回路ブロックを前記重なりを回避する形状ま
で変形するブロック変形手段と、前記回路ブロック内部
の自動配置・配線およびチップ全体の自動配置・配線を
行うレイアウト手段と、を備えている。

【００４５】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００４６】図１は、本発明の半導体集積回路のレイア
ウト方法に用いる本発明のレイアウト装置であり、半導
体集積回路の回路接続情報１と、半導体チップに定義さ
れたセルの配置格子情報、配線格子に関する情報、半導
体チップ上に初期的にストライプ状またはメッシュ状に
配線する電源配線またはＧＮＤ配線に関する情報、ＮＡ
ＮＤ、ＮＯＲなどの基本セルのレイアウトに関する情報
などを格納するレイアウト情報２とを備えている。

【００４７】また本発明のレイアウト装置は、回路接続
情報１とレイアウト情報２を基に半導体チップのフロア
プランを行うフロアプラン生成手段３と、ブロック内の
電源配線およびＧＮＤ配線よりも上位階層にある上位電
源配線および上位ＧＮＤ配線とを生成する上位電源配線
および上位ＧＮＤ配線処理手段３’と、上位電源配線お
よび上位ＧＮＤ配線処理手段３’で生成された上位電源
配線または上位ＧＮＤ配線とブロックとが、平面的に重
なり合っているかを判定し、重なり合っている場合には
この重なりを回避する手段を選択する上位電源配線およ
び上位ＧＮＤ配線とブロックの重なり判定手段４とを備
えている。

【００４８】さらに本発明のレイアウト装置は、ブロッ
クを移動して重なりが回避する場合、重なり判定手段４
の選択結果に基づきブロックの重なりを回避する位置ま
でブロックを移動するブロック移動手段５と、重なり判
定手段４の選択結果に基づきブロックを変形して重なり
が回避する場合、ブロックの重なりを回避するようにブ
ロックの形状を変形するブロック変形手段６とを備えて
いる。

【００４９】また本発明のレイアウト装置は、重なり判
定手段４の選択結果に基づき、ブロックと重なり合って
いる上位電源配線と上位ＧＮＤ配線の配線データを削除
し、上位電源配線および上位ＧＮＤ配線とブロック内部
電源配線およびブロック内部ＧＮＤ配線とをそれぞれ接
続するように、接続用電源配線と接続用ＧＮＤ配線とを
生成する電源配線およびＧＮＤ配線の階層整合化手段７
と、ブロック内部の詳細自動配置・配線およびチップ全
体の詳細自動配置・配線を行うレイアウト手段８とを備
えている。

【００５０】なお、レイアウト情報２の中に、ストライ
プ状またはメッシュ状に配置する電源配線またはＧＮＤ
配線に関する情報が格納されているとしたが、これらの
電源配線またはＧＮＤ配線は、フロアプラン生成手段３
で生成されるようにしても良い。

【００５１】また、上位電源配線および上位ＧＮＤ配線
処理手段３’は、フロアプラン生成手段３の一部として
構成することも可能である。

【００５２】次に本発明の第１の実施の形態による半導
体集積回路のレイアウト方法について、図２を参照して
説明する。

【００５３】図２は、第１の実施の形態による半導体集
積回路のレイアウト方法を示すフローチャートであり、
ステップＳ１１で回路接続情報１とレイアウト情報２を
基に半導体チップのフロアプランを行う。

【００５４】次に、ステップＳ１２で、フロアプランと
回路接続情報１を基にして、ブロック内の電源配線およ
びＧＮＤ配線よりも上位階層にある上位電源配線および
上位ＧＮＤ配線とを生成する。

【００５５】図１８を参照すると、上位電源配線１８
１，１８２と上位ＧＮＤ配線１８４および周回電源配線
１８３、周回ＧＮＤ配線１８５とが生成される。半導体
集積回路の動作周波数は、品種毎に大きく異なり、電源
配線およびＧＮＤ配線に流れる電流は、品種毎に大きく
異なるので、電源配線幅とＧＮＤ配線幅は品種毎に異な
る。このような場合には、図２のステップＳ１２に示す
ように、回路接続情報１を参照して、品種毎に上位電源
配線および上位ＧＮＤ配線を生成する。

【００５６】また、電源配線幅とＧＮＤ配線幅を所定値
でレイアウトする場合には、電源配線とＧＮＤ配線のレ
イアウト情報をレイアウト情報２に予め格納しておき、
ステップＳ１１のフロアプランでこれら電源配線とＧＮ
Ｄ配線のレイアウト情報を基にレイアウトする方法もあ
る。

【００５７】上記で、図１８では直接説明していない
が、チップ上の電源配線およびＧＮＤ配線→（→は下位
階層の方向を示している）上位の電源配線および上位の
ＧＮＤ配線→ブロック内の電源配線およびＧＮＤ配線の
ように、電源配線およびＧＮＤ配線が３階層以上の階層
を持つ場合があり、このような場合について、ブロック
内部の電源配線およびＧＮＤ配線の上位階層にある電源
配線およびＧＮＤ配線を上位電源配線および上位ＧＮＤ
配線として説明する。

【００５８】次にステップＳ１３で、上位電源配線およ
び上位ＧＮＤ配線とブロックの辺とが重なっているか否
かについて、全てのブロックを対象に判定する。

【００５９】ステップＳ１３で、上位電源配線および上
位ＧＮＤ配線とブロックの辺とが重なったブロックが存
在しないと判定された場合、ステップＳ１４で半導体チ
ップ上に配置された全てのブロックの内部レイアウトが
完了したか否かを判定し、完了していないと判定された
場合は、ステップＳ１５で内部のレイアウトを行うブロ
ックを選択する。

【００６０】次にステップＳ１６で、上記のステップで
選択したブロック内部の配置および配線を行って、ブロ
ック内部のレイアウトを完了する。ブロック内部のレイ
アウトは、基本セルの他にＲＡＭ，ＲＯＭ，ＣＰＵ，Ａ
ＬＵなどのレイアウト的に固定された回路規模の大きい
メガマクロなどを用いて設計する。

【００６１】これらのメガマクロは、レイアウト的に固
定され電気的特性も検証済でレイアウト情報２に格納さ
れている。従って、通常メガマクロの電源配線およびＧ
ＮＤ配線を変更することは出来ない。

【００６２】次にステップＳ１６の処理が終わった後、
ステップＳ１４に戻って全てのブロックのレイアウトが
完了するまでステップＳ１４とステップＳ１６間の処理
を繰り返す。

【００６３】次にステップＳ１４で、全てのブロックの
内部レイアウトが完了したと判定された場合、ステップ
Ｓ２０でチップレベルの配置・配線を行う。すなわち、
ステップＳ１６で生成したブロックを用いて、フロアプ
ランで決定された初期配置をを基に、ブロックの詳細配
置と各ブロック間の詳細配線とを行って、本発明による
半導体集積回路のレイアウト方法を終了する。

【００６４】次にステップＳ１３で、上位電源配線およ
び上位ＧＮＤ配線とブロックの辺とが重なったブロック
が存在すると判定された場合、ステップＳ１７で重なり
を回避するようにブロックの移動を行い、ステップＳ１
８でブロック移動の出力結果により、上位電源配線およ
び上位ＧＮＤ配線とブロックの辺との重なりが回避でき
たか否かについて判定する。

【００６５】ステップＳ１８で、上位電源配線および上
位ＧＮＤ配線と重なったブロックを移動することによ
り、重なりを回避できたと判定された場合はステップＳ
１３の処理に戻り、ステップＳ１８でブロックの移動に
より重なりを回避できないと判定された場合、ステップ
Ｓ１９でブロックの変形処理を行って上位電源配線およ
び上位ＧＮＤ配線とブロックの辺との重なりを回避し、
ステップＳ１３の処理に戻る。

【００６６】次に図３を参照して、図２のステップＳ１
７のブロックの移動処理について詳細に説明する。

【００６７】最初にステップＳ１７１において、ブロッ
クを最初に移動する移動量ｍすなわち初期移動量をセル
の配置格子単位で設定する。一例として初期移動量ｍを
１に設定する。すなわち、最初にセルの配置格子の距離
だけ移動するように設定する。

【００６８】次にステップＳ１７２で、上位電源配線お
よび上位ＧＮＤ配線と辺が重なったブロックを元の位置
からｍ（ｍは自然数）セル列分左方向に移動し、ステッ
プＳ１７３で上位電源配線および上位ＧＮＤ配線が移動
したブロックの辺と重なっているか否かについて判定す
る。

【００６９】そしてステップＳ１７３で上位電源配線お
よび上位ＧＮＤ配線が移動したブロックの辺と重なって
いないと判定された場合は、移動したブロックの位置で
重なりを回避できたことになり、ステップＳ１７９で移
動した位置の情報すなわち移動位置情報を出力した後、
図２のステップＳ１８の処理に移行する。

【００７０】次にステップＳ１７３で上位電源配線およ
び上位ＧＮＤ配線が移動したブロックの辺と重なってい
ると判定された場合は、ステップＳ１７４で上位電源配
線および上位ＧＮＤ配線と辺が重なったブロックを元の
位置からｍセル列分右方向に移動し、ステップＳ１７５
で上位電源配線および上位ＧＮＤ配線が移動したブロッ
クの辺と重なっているか否かについて判定する。

【００７１】そしてステップＳ１７５で上位電源配線お
よび上位ＧＮＤ配線が移動したブロックの辺と重なって
いないと判定された場合は、移動したブロックの位置で
重なりを回避できたことになり、ステップＳ１７９で移
動した位置の情報すなわち移動位置情報を出力した後、
図２のステップＳ１８の処理に移行する。

【００７２】次にステップＳ１７５で上位電源配線およ
び上位ＧＮＤ配線が移動したブロックの辺と重なってい
ると判定された場合は、ステップＳ１７６で移動量ｍに
所定値例えば１を加算する。すなわち、セルの配置格子
の分だけ移動する距離を大きくする。

【００７３】続いてステップＳ１７７で、ステップＳ１
７６で設定した移動量が許容される上限を越えたか、ま
たは移動したブロックに隣接するブロックと移動したブ
ロックとの距離が設計基準の最小間隔以下になったか否
かについて判定し、移動量が許容される上限を越えてお
らず、かつ隣接するブロックと移動したブロックとの距
離が最小間隔以下でないと判定された場合は、さらに大
きく移動することが可能なので、ステップＳ１７２以降
の処理を実行する。

【００７４】また、ステップＳ１７６で設定した移動量
が許容される上限を越えたか、または移動したブロック
に隣接するブロックと移動したブロックとの距離が最小
間隔以下になった場合は、移動することができないの
で、ステップＳ１７８で上位電源配線および上位ＧＮＤ
配線と辺が重なったブロックを移動することでは重なり
を回避することが不可能である旨の結果を出力した後ブ
ロックを元の位置に戻し、図２のステップＳ１８の処理
に移行する。

【００７５】上記に説明したように、左方向または右方
向に移動する距離を大きくしながら、上位電源配線およ
び上位ＧＮＤ配線がブロックの辺と重ならない位置まで
移動する。

【００７６】なお、上記においては左右に移動する場合
について説明したが、上下方向について移動する場合も
図３の処理フローは同様に適用できる。また、図３の処
理フローでは、左右に交互に移動するようにしたが、一
方向の向きで左または右方向に許容移動量範囲内で移動
し、この結果重なりが回避できない場合は、反対方向に
移動する方法も適用できる。

【００７７】また、左右方向または上下方向に直線上に
移動するだけでなく、斜め方向に移動するように図３の
処理フローを変更することは容易である。すなわちこの
場合、左右方向と上下方向の移動を交互に行う。

【００７８】次にステップＳ１９のブロックの変形処理
について図４を参照して詳細に説明する。

【００７９】最初にステップＳ１９１において、ブロッ
クを最初に変形する変形ｎ（ｎは自然数）すなわち初期
変形量をセルの配置格子単位で設定する。一例として初
期変形量ｎを１に設定する。すなわち、最初にセルの配
置格子の距離だけ変形するように設定する。

【００８０】次にステップＳ１９２で、上位電源配線お
よび上位ＧＮＤ配線と辺が重なったブロックを元のブロ
ック形状からｎセル列分Ｘ方向に伸張し、かつブロック
面積が変化しないようにＹ方向の辺を縮小する。

【００８１】次にステップＳ１９３で上位電源配線およ
び上位ＧＮＤ配線が変形したブロックの辺と重なってい
るか否かについて判定する。

【００８２】そしてステップＳ１９３で上位電源配線お
よび上位ＧＮＤ配線が変形したブロックの辺と重なって
いないと判定された場合は、変形したブロック形状で重
なりを回避できたことになり、ステップＳ１９９で変形
処理を終了した後、図２のステップＳ１３の処理に移行
する。

【００８３】次にステップＳ１９３で上位電源配線およ
び上位ＧＮＤ配線が変形したブロックの辺と重なってお
り重なりを回避できないと判定された場合は、ステップ
Ｓ１９４で上位電源配線および上位ＧＮＤ配線と辺が重
なったブロックを元のブロック形状からｎセル列分Ｙ方
向に伸張し、かつブロック面積が変化しないようにＸ方
向の辺を縮小する。

【００８４】次にステップＳ１９５で上位電源配線およ
び上位ＧＮＤ配線が変形したブロックの辺と重なってい
るか否かについて判定する。

【００８５】そしてステップＳ１９５で上位電源配線お
よび上位ＧＮＤ配線が変形したブロックの辺と重なって
いないと判定された場合は、変形したブロック形状で重
なりを回避できたことになり、ステップＳ１９９で変形
処理を終了した後、図２のステップＳ１３の処理に移行
する。

【００８６】次にステップＳ１９５で上位電源配線およ
び上位ＧＮＤ配線が変形したブロックの辺と重なってい
ると判定された場合は、変形量ｎに所定値例えば１を加
算する。すなわち、セルの配置格子の分だけ変形する長
さを大きくする。

【００８７】続いてステップＳ１９７で、ステップＳ１
９６で設定した変形量が許容される上限を越えたか、ま
たは変形したブロックに隣接するブロックと変形したブ
ロックとの距離が設計基準の最小間隔以下になったか否
かについて判定し、変形量が許容される上限を越えてお
らず、かつ隣接するブロックと変形したブロックとの距
離が最小間隔以下でないと判定された場合は、さらに大
きく変形することが可能なので、ステップＳ１９２以降
の処理を実行する。

【００８８】また、ステップＳ１９６で設定した変形量
が許容される上限を越えたか、または変形したブロック
に隣接するブロックと変形したブロックとの距離が最小
間隔以下になった場合は、自動的に変形することができ
ないので、ステップＳ１９８で上位電源配線および上位
ＧＮＤ配線と辺が重なったブロックをマニュアル設計に
より変形処理と移動処理とを行うことにより重なりを回
避し、ステップＳ１９９で変形処理を終了した後、図２
のステップＳ１３の処理に移行する。

【００８９】上記に説明したように、左方向または右方
向に変形する長さを大きくしながら、上位電源配線およ
び上位ＧＮＤ配線がブロックの辺と重ならないブロック
形状まで変形する。

【００９０】なお上記においては、Ｘ方向とＹ方向に交
互に変形するようにしたが、Ｘ方向またはＹ方向のうち
の一方向に許容変形量範囲内で変形し、この結果重なり
が回避できない場合は、直角方向に変形する方法も適用
できる。

【００９１】次に本発明の第２の実施の形態による半導
体集積回路のレイアウト方法について、図５，６を参照
して説明する。

【００９２】図５は、本発明の第２の実施の形態による
半導体集積回路のレイアウト方法を示すフローチャート
であり、図２に示す本発明の第１の実施の形態による半
導体集積回路のレイアウト方法におけるステップＳ１
１，１２，ステップＳ１４〜Ｓ１６、およびステップＳ
２０については同様であるので説明を省略する。

【００９３】図５においてステップＳ１３’で、上位電
源配線および上位ＧＮＤ配線とブロックの辺とが重なっ
たブロックが存在する、またはブロックを上記の配線が
通過していると判定された場合、ステップＳ２１でブロ
ック上を通過している上位電源配線および上位ＧＮＤ配
線を削除すると共に、上位電源配線および上位ＧＮＤ配
線とブロックの辺との重なりを回避するようにし、上位
電源配線および上位ＧＮＤ配線とブロック内部の電源配
線とＧＮＤ配線とがそれぞれ接続するように処理する。

【００９４】次に図６を参照して、ステップＳ２１の処
理について詳しく説明する。

【００９５】ステップＳ２１１で、上位電源配線および
上位ＧＮＤ配線がブロック内部を通過しているか否かに
ついて判定され、上位電源配線および上位ＧＮＤ配線が
ブロック内部を通過していると判定された場合、ステッ
プＳ２１２でブロック内部を通過している上位電源配線
または上位ＧＮＤ配線を削除する。

【００９６】上記の内容を具体的に説明すると、図１８
において上位ＧＮＤ配線１８４が上位ＧＮＤ配線にあた
り、この上位ＧＮＤ配線１８４がブロック１８６を通過
している。従って、ステップＳ２１１で上位ＧＮＤ配線
１８４がブロック１８６の内部を通過していると判定さ
れ、ステップＳ２１２で図７に示しように、ブロック１
８６を通過している部分の上位ＧＮＤ配線１８４が削除
される。

【００９７】またステップＳ２１１で、上位電源配線お
よび上位ＧＮＤ配線がブロック内部を通過していないと
判定された場合、ステップＳ２１３の処理を実行する。

【００９８】次にステップＳ２１３で、上位電源配線ま
たは上位ＧＮＤ配線がブロックの辺と重なっているか否
かについて判定され、上位電源配線および上位ＧＮＤ配
線がブロックの辺と重なっていると判定された場合、ス
テップＳ２１４でブロックの辺と重なっている部分の上
位電源配線または上位ＧＮＤ配線を削除する。

【００９９】図１８においては、上位電源配線１８１が
ブロック１８６の辺１８６Ａと、上位電源配線１８２が
ブロック１８６の辺１８６Ｂと重なっているので、ステ
ップＳ２１４で図７に示すように、ブロック辺１８６
Ａ，１８６Ｂとそれぞれ重なっている上位電源配線１８
１，１８３の配線部分を削除する。

【０１００】また、ステップＳ２１３で、上位電源配線
または上位ＧＮＤ配線がブロックの辺と重なっていない
と判定された場合、ステップＳ２１５の処理を実行す
る。

【０１０１】次にステップＳ２１５で、上位電源配線お
よび上位ＧＮＤ配線と、ブロック内部のブロック内部電
源配線およびブロック内部ＧＮＤ配線とをそれぞれ接続
するための接続用電源配線と接続用ＧＮＤ配線とを、ブ
ロック辺を含むブロック内部にそれぞれ設ける。

【０１０２】図８，９を参照して接続用電源配線および
接続用ＧＮＤ配線について説明すると、図８は接続用電
源配線および接続用ＧＮＤ配線の第１の実施例を示すレ
イアウト図であり、図９は接続用電源配線および接続用
ＧＮＤ配線の第２の実施例を示すレイアウト図である。

【０１０３】図８において、８１，８２は接続用電源配
線であり、８３は接続用ＧＮＤ配線である。接続用電源
配線８１は、接続用電源配線８１の辺８１Ａ，８１Ｂ，
８１Ｃの各辺で図７の上位電源配線１８１と接続し、接
続用電源配線８２は、接続用電源配線８２の辺８２Ａ，
８２Ｂ，８２Ｃの各辺で図７の上位電源配線１８２と接
続し、接続用ＧＮＤ配線８３は、接続用ＧＮＤ配線８３
の辺８３Ａ，８３Ｂの各辺で上位ＧＮＤ配線１８４と接
続する。また、セル列１８７は、図７のチップ内部領域
に定義されたセル列１８７と基本的に同一である。この
ため、ブロック８０の内部と外部では基本セルおよびメ
ガマクロの配置格子の整合がとれるようになっている。
このような構造は、図９〜図１２でも同様である。

【０１０４】次に図９を用いて接続用電源配線および接
続用ＧＮＤ配線の第２の実施例について説明する。

【０１０５】図９において、９１Ａ，９１Ｂ，９２Ａ，
９２Ｂは接続用電源配線であり、９３Ａ，９３Ｂは接続
用ＧＮＤ配線である。接続用電源配線９１Ａ，９１Ｂ
は、図７の上位電源配線１８１と接続し、接続用電源配
線９２Ａ，９２Ｂは、図７の上位電源配線１８２と接続
し、接続用ＧＮＤ配線９３Ａ，９３Ｂは、図７の上位Ｇ
ＮＤ配線１８４と接続する。

【０１０６】本実施例の場合、接続用電源配線９１Ａ，
９１Ｂ、９２Ａ，９２Ｂと接続用ＧＮＤ配線９３Ａ，９
３Ｂは、上位電源配線１８１，１８２および上位ＧＮＤ
配線１８４とそれぞれ接続するようにブロック９０の辺
に配置した電極であり、ブロック９０の内部には配線さ
れない。

【０１０７】従って、接続用電源配線９１Ａ，９１Ｂ、
９２Ａ，９２Ｂと接続用ＧＮＤ配線９３Ａ，９３Ｂか
ら、ブロック９０の内部に配置される基本セルまたはメ
ガマクロに接続するブロック内部電源配線およびブロッ
ク内部ＧＮＤ配線を、ブロック内部に自由に配線するこ
とが出来る。

【０１０８】図９に示した接続用電源配線９１Ａ，９１
Ｂ、９２Ａ，９２Ｂと接続用ＧＮＤ配線９３Ａ，９３Ｂ
とからブロック内部に配置されたメガマクロに、ブロッ
ク内部電源配線とブロック内部ＧＮＤ配線とを用いてそ
れぞれ接続した一例を図１０に示す。なお、図９と共通
の構成要素には共通の参照文字／数字を付してある。

【０１０９】図１０において、１００はブロック、１０
１はメガマクロ、１０１Ａはメガマクロの回路部が配置
されているメガマクロ内部領域、１０１Ｂはメガマクロ
内部領域１０１Ａを取り囲むように配置され、メガマク
ロ１０１に電流を供給するメガマクロ専用電源配線、１
０１Ｃはメガマクロ内部領域１０１Ａを取り囲むように
配置され、メガマクロ１０１を構成する回路のＧＮＤ配
線に接続するメガマクロ専用ＧＮＤ配線、９４は接続用
電源配線９１Ａ，９１Ｂとメガマクロ専用電源配線１０
１Ｂとを接続するブロック内部電源配線、９５は接続用
ＧＮＤ配線９３Ａとメガマクロ専用ＧＮＤ配線１０１Ｃ
とを接続するブロック内部ＧＮＤ配線である。

【０１１０】図１０に示すように、ブロック１００の内
部にメガマクロ専用電源配線とメガマクロ専用ＧＮＤ配
線を有するメガマクロが存在する場合にも、接続用電源
配線と接続用ＧＮＤ配線に関係なく、ブロック内部電源
配線とブロック内部ＧＮＤ配線とをブロック内部で自由
に配線することが出来る。

【０１１１】このため、メガマクロをブロック内で自由
に配置することが可能となり、ブロックの集積度を大き
くすることが出来るだけでなく、メガマクロに接続する
配線のうち特に配線遅延を小さくすることが必要な配線
を、メガマクロをその配線方向に向かって移動して配置
することにより、ブロックのタイミング制約条件を満た
すことが容易である。

【０１１２】次に本発明の第３の実施の形態による半導
体集積回路のレイアウト方法について、図１１，１２を
参照して説明する。

【０１１３】図１１は、発明の第３の実施の形態による
半導体集積回路のレイアウト方法により設計された半導
体チップ１１１を表し、図７と共通の構成要素には共通
の参照文字／数字を付してある。また、ブロック１１２
は、図９に示すブロックと同様の接続用電源配線と接続
用ＧＮＤ配線を有する。

【０１１４】本実施の形態による半導体集積回路のレイ
アウト方法は、図６のステップＳ２１４で、ブロックの
辺と重なっている部分の上位電源配線および上位ＧＮＤ
配線を削除する際に、ブロックの辺と重なっている部分
の他に、重なり部分の回路ブロックに対しての外側方向
の辺から前記外側方向に向かって所定の長さだけ拡大し
た領域の上位電源配線または上位ＧＮＤ配線を削除して
生成した上位電源配線または上位ＧＮＤ配線との間隙を
設けることが特徴である。すなわち、図１１の１１２
Ａ，１１２Ｂが、削除された上位電源配線部分を削除し
て生成した上位電源配線または上位ＧＮＤ配線との間隙
を示している。

【０１１５】図１２は、図１１のブロック１１２の内部
およびブロック１１２の辺と上位電源配線用１８１，１
８２との重なり部分を拡大して示したレイアウト図であ
り、図９，１１と共通の構成要素には共通の参照文字／
数字を付してある。

【０１１６】図１２に示すように、ブロック１１２には
メガマクロ１２１がブロック１１２の左辺に沿って配置
され、ブロック内部電源配線１２２がメガマクロ１２１
を迂回するように配線され、接続用電源配線９１Ａ，９
１Ｂとを相互に接続している。そして、ブロック内部電
源配線１２２からメガマクロ１２１に電源が供給されて
いる。

【０１１７】このように、メガマクロをブロック内部電
源配線またはブロック内部ＧＮＤ配線に関係なく自由に
配置することが可能である。

【０１１８】また、メガマクロ１２１の左方向にあるブ
ロック（図示せず）と、メガマクロ１２１とを接続する
配線長を短くすることが出来るので、この配線がクリテ
ィカルパスであった場合は、タイミング制約条件を満た
すことが容易である。

【０１１９】さらに、ブロック１１２の左辺と上位電源
配線用１８１との間には、間隙１１２Ａが設けられ、ブ
ロック１１２の右辺と上位電源配線用１８２との間に
は、間隙１１２Ｂが設けられているので、上位電源配線
用１８１，１８２と同層の信号配線が、ブロック１１２
の左辺および右辺に沿って配置されても、これらの信号
配線と上位電源配線用１８１，１８２とが短絡すること
はない。

【０１２０】従って、ブロックの辺の境界条件を気にす
ることなく、ブロック１１２内部の信号配線を配線処理
することが可能なので、配線性が向上するだけでなく、
配線の制約条件が緩和されるので、配線遅延が小さくな
りブロック１１２を高速化することが出来る。

【０１２１】なお上記の図２の説明において、ブロック
の移動処理の結果、ブロックの辺と上位電源配線または
上位ＧＮＤ配線との重なりが回避できない場合に、ブロ
ックの変形処理を行うとしたが、ステップＳ１７でブロ
ックの変形処理を行い、その結果、ブロックの辺と上位
電源配線または上位ＧＮＤ配線との重なりが回避できな
い場合に、ステップＳ１９でブロックの移動処理を行う
ようにしても良い。

【０１２２】

【発明の効果】以上説明したように、本発明による半導
体集積回路のレイアウト方法および装置は、上位電源配
線または上位ＧＮＤ配線とブロックの辺とが重なった場
合においても、上位電源配線とブロック内部ＧＮＤ配
線、または上位ＧＮＤ配線とブロック内部のブロック内
部電源配線とが短絡しないようにし、かつ上位電源配線
または上位ＧＮＤ配線と、ブロック内部のブロック内部
電源配線またはブロック内部ＧＮＤ配線とをそれぞれ自
動的に接続するように全ての電源配線、および全てのＧ
ＮＤ配線を配線することが出来る。

【０１２３】また本発明による半導体集積回路のレイア
ウト方法および装置は、ブロック内部電源配線またはブ
ロック内部ＧＮＤ配線を自由に配線することが可能なた
め、ブロックの内部に基本セルまたはメガマクロに自由
に配置することが出来る。これにより、ブロック内の集
積度が向上すると共に、半導体集積回路のタイミング条
件を満たすことが容易である。従って、設計のやり直し
が少なくなるので、設計期間が短縮されるという効果が
ある。

【０１２４】さらに、ブロック辺の境界条件を気にする
ことなく、ブロック内部の信号配線を配線処理すること
が可能なので、配線性が向上するだけでなく、配線の制
約条件が緩和されるので、配線遅延が小さくなりブロッ
クを高速化することが出来る。

【図面の簡単な説明】

【図１】本発明の半導体集積回路のレイアウト方法に用
いる本発明のレイアウト装置である。

【図２】本発明の第１の実施の形態による半導体集積回
路のレイアウト方法を示すフローチャートである。

【図３】図２のステップＳ１７のブロックの移動処理に
ついての詳細フローチャートである。

【図４】図２のステップＳ１９のブロックの変形処理に
ついての詳細フローチャートである。

【図５】本発明の第２の実施の形態による半導体集積回
路のレイアウト方法を示すフローチャートである。

【図６】図５のステップＳ２１の処理の詳細を示す詳細
フローチャートである。

【図７】本発明による第２の実施の形態の半導体集積回
路のレイアウト方法を用いて設計した、設計途中工程で
の半導体チップである。

【図８】図７のブロック１８６の内部レイアウトの基本
構造、特に接続用電源配線と接続用ＧＮＤ配線の第１の
実施例を示す図である。

【図９】図７のブロック１８６の内部レイアウトの基本
構造、特に接続用電源配線と接続用ＧＮＤ配線の第２の
実施例を示す図である。

【図１０】図９に示す第２の実施例を適用した接続用電
源配線と接続用ＧＮＤ配線を用いてレイアウトしたブロ
ック１００内部のレイアウト図である。

【図１１】本発明による第２の実施の形態の半導体集積
回路のレイアウト方法を用いて設計した、設計途中工程
での半導体チップである。

【図１２】図１１に示す第２の実施の形態を適用した接
続用電源配線と接続用ＧＮＤ配線を用いてレイアウトし
たブロック１１２内部のレイアウト図である。

【図１３】特開平１１−１９５７１０号公報に記載され
ているレイアウトシステムのブロック図である。

【図１４】従来の階層レイアウト方法を説明するための
フローチャートである。

【図１５】図１４のフローチャートのステップＳ１４４
における半導体チップのレイアウト図である。

【図１６】図１４のフローチャートのステップＳ１４５
における半導体チップのレイアウト図である。

【図１７】図１６のブロック１５３の内部レイアウトの
基本構造、特に接続用電源配線と接続用ＧＮＤ配線を示
す図である。

【図１８】従来の階層レイアウト方法のステップＳ１４
４、および本発明のレイアウトフローを示す図５のステ
ップＳ１２における半導体チップのレイアウト図であ
る。

【図１９】最近の多層配線構造を示す構造断面図および
平面図である。

【符号の説明】

１ 回路接続情報 ２ レイアウト情報 ３ フロアプラン生成手段 ３’ 上位電源配線および上位ＧＮＤ配線処理手段 ４ 上位電源配線および上位ＧＮＤ配線とブロックの
重なり判定手段 ５ ブロック移動手段 ６ ブロック変形手段 ７ 電源配線およびＧＮＤ配線の階層整合化手段 ８ レイアウト手段 ８０ ブロック ８１，８２，９１Ａ，９１Ｂ，９２Ａ，９２Ｂ 接続
用電源配線 ８３ 接続用ＧＮＤ配線 ９３Ａ，Ｂ 接続用ＧＮＤ配線 ９４，１２２ ブロック内部電源配線 ９５，１２４ ブロック内部ＧＮＤ配線 １００，１１２，１５３，１８６ ブロック １０１，１２１ メガマクロ １０１Ａ メガマクロ内部領域 １０１Ｂ メガマクロ専用電源配線 １０１Ｃ メガマクロ専用ＧＮＤ配線 １１１ 半導体チップ １１２Ａ，Ｂ 上位電源配線または上位ＧＮＤ配線と
の間隙 １３１ ネットリスト入力手段 １３２ ネットリスト格納手段 １３３ チップレベル処理手段 １３４ ブロック処理手段 １３３１，１３４１ セル列生成手段 １３３２ レイアウト手段 １３３３，１３４３ 電源配線手段 １３３４，１３４４ 自動配置配線手段 １３５ レイアウトデータ出力手段 １３６ レイアウトデータ格納手段 １５１，１７１ 電源ライン １５２，１７２ ＧＮＤライン １５４，１８７ セル列 １８１，１８２ 上位電源配線 １８３ 周回電源配線 １８４ 上位ＧＮＤ配線 １８５ 周回ＧＮＤ配線 １８６Ａ，Ｂ ブロック１８６の一辺 １９１ 第１層配線 １９２ 第２層配線 １９３ 第３層配線 １９４ 第４層配線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/82 Ｗ Ｆターム(参考） 5B046 AA08 BA06 JA01 KA06 5F064 AA03 AA04 BB05 BB06 BB09 BB13 BB15 DD02 DD03 DD04 DD07 DD10 DD14 DD20 EE02 EE09 EE12 EE23 EE26 EE52 HH06 HH12

Claims (14)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路の回路接続情報と、前記
   半導体集積回路に関するレイアウト情報を基に、前記半
   導体集積回路を構成する回路ブロックを初期的に配置す
   るフロアプランを生成するフロアプラン生成工程と、 階層構造を有する電源配線およびＧＮＤ配線のうち、前
   記回路ブロック内の電源配線であるブロック内部電源配
   線、および前記回路ブロック内のＧＮＤ配線であるブロ
   ック内部ＧＮＤ配線よりも上位階層にある上位電源配線
   および上位ＧＮＤ配線とを生成する上位電源配線および
   上位ＧＮＤ配線処理工程と、 前記上位電源配線または前記上位ＧＮＤ配線と前記回路
   ブロックの辺とが、平面的に重なり合っているか否かを
   判定する第１の重なり判定工程と、 前記第１の重なり判定工程で、前記上位電源配線または
   前記上位ＧＮＤ配線と前記回路ブロックの辺とが、平面
   的に重なり合っていると判定された場合、前記回路ブロ
   ックを前記重なりが回避される位置まで移動するブロッ
   ク移動工程と、 前記第１の重なり判定工程で、前記上位電源配線または
   前記上位ＧＮＤ配線と前記回路ブロックの辺とが、平面
   的に重なり合っていると判定された場合、または前記ブ
   ロック移動工程で前記重なりが回避できない場合、前記
   回路ブロックを前記重なりが回避される形状まで変形す
   るブロック変形工程と、を備えることを特徴とする半導
   体集積回路のレイアウト方法。
2. 【請求項２】 前記ブロック移動工程は、前記回路ブロ
   ックの移動量の初期値である初期移動量を設定し、次の
   移動工程に対してこの初期移動量を設定する初期移動量
   設定工程と、 前記回路ブロックを、設定された前記移動量だけ元の位
   置から平面的に移動する前記移動工程と、 前記移動工程で移動した位置において、前記回路ブロッ
   クの辺と前記上位電源配線または前記上位ＧＮＤ配線と
   前記回路ブロックの辺とが、平面的に重なり合っている
   か否かを判定し、重なり合っていないと判定した場合は
   前記ブロック移動工程の処理を終了する第２の重なり判
   定工程と、 前記第２の重なり判定工程で、前記回路ブロックの辺と
   前記上位電源配線または前記上位ＧＮＤ配線と前記回路
   ブロックの辺とが、平面的に重なり合っていると判定さ
   れた場合は、前記初期移動量に所定値を加算した値であ
   る加算移動量を算出し、この加算移動量を前記移動工程
   での前記移動量として設定する移動量加算工程と、を備
   えることを特徴とする請求項１記載の半導体集積回路の
   レイアウト方法。
3. 【請求項３】 前記移動工程において、前記回路ブロッ
   クを左右または上下に交互に移動することを特徴とする
   請求項２記載の半導体集積回路のレイアウト方法。
4. 【請求項４】 前記移動工程において、前記回路ブロッ
   クを左右または上下のいずれか一方向に所定距離だけ移
   動した後、反対方向に移動することを特徴とする請求項
   ２記載の半導体集積回路のレイアウト方法。
5. 【請求項５】 前記ブロック移動工程は、前記回路ブロ
   ックの移動量の初期値である初期移動量を設定し、次の
   移動工程に対してこの初期移動量を設定する初期移動量
   設定工程と、 前記回路ブロックを、設定された前記移動量だけ元の位
   置から平面的に移動する前記移動工程と、 前記移動工程で移動した位置において、前記回路ブロッ
   クの辺と前記上位電源配線または前記上位ＧＮＤ配線と
   前記回路ブロックの辺とが、平面的に重なり合っている
   か否かを判定し、重なり合っていないと判定した場合は
   前記ブロック移動工程の処理を終了する第２の重なり判
   定工程と、 前記第２の重なり判定工程で、前記回路ブロックの辺と
   前記上位電源配線または前記上位ＧＮＤ配線とが、平面
   的に重なり合っていると判定された場合は、前記初期移
   動量に所定値を加算した値である加算移動量を算出する
   移動量加算工程と、 前記加算移動量が上限値を越えたか否かと、前記移動工
   程で移動した位置において、隣接する他の前記回路ブロ
   ックとの距離が許容値以下になっているか否かを判定
   し、前記加算移動量が前記上限値を越えておらず、かつ
   前記移動工程で移動した位置において、隣接する他の前
   記回路ブロックとの距離が前記許容値以下になっていな
   い場合は、前記加算移動量を前記移動工程での前記移動
   量として設定し前記移動工程での処理を進め、前記加算
   移動量が前記上限値を越えているか、または前記移動工
   程で移動した位置において、隣接する他の前記回路ブロ
   ックとの距離が前記許容値以下になっている場合は、前
   記回路ブロックを移動することができない旨の結果を出
   力する移動判定工程と、を備えることを特徴とする請求
   項２記載の半導体集積回路のレイアウト方法。
6. 【請求項６】 前記ブロック変形工程は、前記回路ブロ
   ックの変形量の初期値である初期変形量を設定し、次の
   変形工程に対してこの初期変形量を設定する初期変形量
   設定工程と、 前記回路ブロックを、前記回路ブロックの面積を一定に
   して設定された前記変形量だけ元の形状から変形する前
   記変形工程と、 前記変形工程で変形した形状において、前記回路ブロッ
   クの辺と前記上位電源配線または前記上位ＧＮＤ配線と
   が、平面的に重なり合っているか否かを判定し、重なり
   合っていないと判定した場合は前記ブロック変形工程の
   処理を終了する第２の重なり判定工程と、 前記第２の重なり判定工程で、前記回路ブロックの辺と
   前記上位電源配線または前記上位ＧＮＤ配線とが、平面
   的に重なり合っていると判定された場合は、前記初期変
   形量に所定値を加算した値である加算変形量を算出し、
   この加算変形量を前記変形工程での前記変形量として設
   定する変形量加算工程と、を備えることを特徴とする請
   求項１記載の半導体集積回路のレイアウト方法。
7. 【請求項７】 前記変形工程において、前記回路ブロッ
   クをＸ方向とＹ方向に交互に前記変形量の長さで伸張お
   よび縮小することを特徴とする請求項６記載の半導体集
   積回路のレイアウト方法。
8. 【請求項８】 半導体集積回路の回路接続情報と、前記
   半導体集積回路に関するレイアウト情報を基に、前記半
   導体集積回路を構成する回路ブロックを初期的に配置す
   るフロアプランを生成するフロアプラン生成工程と、 階層構造を有する電源配線およびＧＮＤ配線のうち、前
   記回路ブロック内の電源配線であるブロック内部電源配
   線、および前記回路ブロック内のＧＮＤ配線であるブロ
   ック内部ＧＮＤ配線よりも上位階層にある上位電源配線
   および上位ＧＮＤ配線とを生成する上位電源配線および
   上位ＧＮＤ配線処理工程と、 前記上位電源配線または前記上位ＧＮＤ配線が前記回路
   ブロック上を通過しているか否かと、前記上位電源配線
   または前記上位ＧＮＤ配線と前記回路ブロックの辺とが
   平面的に重なり合っているか否かを判定する第１の重な
   り判定工程と、 前記第１の重なり判定工程で、前記上位電源配線または
   前記上位ＧＮＤ配線が前記回路ブロック上を通過してい
   ると判定された場合、前記回路ブロック上を通過してい
   る前記上位電源配線および前記上位ＧＮＤ配線を削除す
   ると共に、前記上位電源配線または前記上位ＧＮＤ配線
   と前記回路ブロックの辺とが平面的に重なり合っている
   と判定された場合、重なり合っている部分の前記上位電
   源配線および前記上位ＧＮＤ配線を削除し、前記上位電
   源配線および前記上位ＧＮＤ配線と前記ブロック内部電
   源配線および前記ブロック内部ＧＮＤ配線とをそれぞれ
   接続する電源配線およびＧＮＤ配線の階層整合化工程
   と、を備えることを特徴とする半導体集積回路のレイア
   ウト方法。
9. 【請求項９】 前記電源配線およびＧＮＤ配線の階層化
   工程は、前記上位電源配線または前記上位ＧＮＤ配線が
   前記ブロック内部領域を平面的に通過しているか否かを
   判定するブロック通過判定工程と、 前記ブロック通過判定工程で、前記上位電源配線または
   前記上位ＧＮＤ配線が前記回路ブロック内部領域を平面
   的に通過していると判定された場合、前記回路ブロック
   内部領域を平面的に通過している部分の前記上位電源配
   線または前記上位ＧＮＤ配線を削除する通過配線削除工
   程と、 前記上位電源配線または前記上位ＧＮＤ配線が前記回路
   ブロックの辺と重なっているか否かを判定する第２の重
   なり判定工程と、 前記第２の重なり判定工程で、前記上位電源配線または
   前記上位ＧＮＤ配線が前記回路ブロックの辺と重なって
   いると判定された場合、前記回路ブロックの辺と重なっ
   ている部分の記上位電源配線または前記上位ＧＮＤ配線
   を削除する重なり配線削除工程と、 前記上位電源配線および前記上位ＧＮＤ配線と、前記ブ
   ロック内部電源配線または前記ブロック内部ＧＮＤ配線
   とをそれぞれ接続するための接続用電源配線および接続
   用ＧＮＤ配線とを前記回路ブロック内に設ける接続用配
   線工程と、を備えることを特徴とする請求項８記載の半
   導体集積回路のレイアウト方法。
10. 【請求項１０】 前記接続用電源配線および接続用ＧＮ
    Ｄ配線は、前記回路ブロックの１辺または２辺に接し、
    所定の面積以下で前記回路ブロック内部に配置されるこ
    とを特徴とする請求項９記載の半導体集積回路のレイア
    ウト方法。
11. 【請求項１１】 前記接続用電源配線および接続用ＧＮ
    Ｄ配線は、前記回路ブロックの上辺から下辺、または左
    辺から右辺まで連続して配線されていることを特徴とす
    る請求項９記載の半導体集積回路のレイアウト方法。
12. 【請求項１２】 前記重なり配線削除工程において、前
    記回路ブロックの辺と重なっている部分の前記上位電源
    配線または前記上位ＧＮＤ配線を削除するとともに、前
    記重なり部分において前記回路ブロックに対しての外側
    方向の辺から前記外側方向に向かって所定の長さだけ拡
    大した領域の前記上位電源配線または前記上位ＧＮＤ配
    線を削除して生成した上位電源配線または前記上位ＧＮ
    Ｄ配線との間隙を設けることを特徴とする請求項９記載
    の半導体集積回路のレイアウト方法。
13. 【請求項１３】 半導体集積回路の回路接続情報と、前
    記半導体集積回路に関するレイアウト情報を基に、前記
    半導体集積回路を構成する回路ブロックを初期的に配置
    するフロアプランを生成するフロアプラン生成手段と、 階層構造を有する電源配線およびＧＮＤ配線のうち、前
    記回路ブロック内の電源配線であるブロック内部電源配
    線、および前記回路ブロック内のＧＮＤ配線であるブロ
    ック内部ＧＮＤ配線よりも上位階層にある上位電源配線
    および上位ＧＮＤ配線とを生成する上位電源配線および
    上位ＧＮＤ配線処理手段と、 前記上位電源配線または前記上位ＧＮＤ配線と前記回路
    ブロックとが、平面的に重なり合っているかを検証し、
    重なり合っている場合にはこの重なりを回避する手段を
    選択する重なりチェック手段と、 前記重なりチェック手段の選択結果に基づき、前記回路
    ブロックを前記重なり を回避する位置まで移動するブロック移動手段と、前記
    重なりチェック手段の選択結果に基づき、前記回路ブロ
    ックを前記重なりを回避する形状まで変形するブロック
    変形手段と、 前記回路ブロック内部の自動配置・配線およびチップ全
    体の自動配置・配線を行うレイアウト手段と、を備える
    ことを特徴とする半導体集積回路のレイアウト装置。
14. 【請求項１４】 前記重なりチェック手段の選択結果に
    基づき、前記回路ブロックと重なり合っている前記上位
    電源配線と前記上位ＧＮＤ配線の各配線データを削除す
    ると共に、前記上位電源配線および前記上位ＧＮＤ配線
    と前記回路ブロック内部電源配線およびブロック内部Ｇ
    ＮＤ配線とをそれぞれ接続するように接続用電源配線と
    接続用ＧＮＤ配線とを生成する電源配線およびＧＮＤ配
    線の階層整合化手段と、を備えることを特徴とする請求
    項１３記載の半導体集積回路のレイアウト装置。