JP4335933B2 - 半導体集積回路及び半導体集積回路の設計プログラム - Google Patents

Description

本発明は、半導体集積回路及びその設計技術に関する。特に、本発明は、マルチカットビアを備える半導体集積回路及びその設計技術に関する。

多層配線層を有する半導体集積回路において、ある配線層と他の配線層とを互いに接続するために、ビアが用いられる。一般的には、電源配線以外の信号配線では、１箇所につき１個のビアが設けられる。そのようなビアは、「シングルカットビア（single-cut via）」と呼ばれている。

半導体集積回路の微細化に伴い、配線幅は縮小され、シングルカットビアの面積も小さくなってきている。従って、製造プロセス時に、所望のパターンのシングルカットビアを形成することが困難になってきている。最悪の場合、ビア形成部でオープン不良が発生し、所望のデバイス動作が実現されなくなる。このことは、歩留まりの低下を招く。更に、シングルカットビアの縮小に伴い、信号配線での遅延時間は大きくなり、また、エレクトロマイグレーションによる断線確率も高くなる。これらのことは、デバイスの動作信頼性の低下を招く。

このような不具合を抑制するために、１箇所につき複数のビアを設けることが考えられる。そのようなビアは、「マルチカットビア（multi-cut via）」と呼ばれている。特に、１箇所につき２個のビアが設けられる場合、そのようなビアは「ダブルカットビア（double-cut via）」と呼ばれる。配線レイアウト後、シングルカットビアを可能な限りマルチカットビアで置換することにより、デバイスの動作信頼性が向上する（例えば、特許文献１、特許文献２参照）。

図１は、従来のシングルカットビアを用いた配線レイアウトの一例を示している。配線は、配線格子Ｔ１〜Ｔ５に沿ってレイアウトされる。例えば図１において、Ｙ方向に延びる第１配線Ｗ１が、配線格子Ｔ５に沿ってレイアウトされている。また、Ｘ方向に延びる第２配線Ｗ２が配線格子Ｔ２に沿ってレイアウトされている。配線Ｗ１とＷ２は、それぞれ異なる層の配線であり、配線格子Ｔ２とＴ５の交差点ＩＳで互いに接続される。従って、その交差点ＩＳに、シングルカットビアパターンＳＶが配置される。

シングルカットビアパターンＳＶは、３つの図形Ａ１〜Ａ３の組み合わせで構成される。図形Ａ１は、第１配線Ｗ１と同じ層の図形であり、第１配線Ｗ１の一部となる。一方、図形Ａ２は、第２配線Ｗ２と同じ層の図形であり、第２配線Ｗ２の一部となる。図形Ａ３は、ビアを表す図形である。図形Ａ３の中心が交差点ＩＳ上に位置するように、シングルカットビアパターンＳＶは配置される。

ビア製造時の“目ずれ”を考慮して、図形Ａ１の両端は、図形Ａ３から幅ＯＨだけはみ出している。同様に、図形Ａ２の両端も、図形Ａ３から幅ＯＨだけはみ出している。この幅ＯＨは、「オーバーハング」あるいは「エクステンション」と呼ばれている。つまり、オーバーハングＯＨは、製造上の信頼性確保のために、設計制約として与えられる。特に、トランジスタのゲート長が９０ｎｍ以下のテクノロジでは、オーバーハングＯＨの設定が必要とされる。

図２は、従来のマルチカットビアを用いた配線レイアウトの一例を示している。図２では、第１配線Ｗ１と第２配線Ｗ２との交差点に、シングルカットビアパターンＳＶの代わりにマルチカットビアパターン（ダブルカットビアパターン）ＤＶが配置されている。

マルチカットビアパターンＤＶは、４つの図形Ｂ１、Ｂ２、Ｂａ、Ｂｂの組み合わせで構成される。図形Ｂ１は、第１配線Ｗ１と同じ層の図形であり、第１配線Ｗ１の一部となる。一方、図形Ｂ２は、第２配線Ｗ２と同じ層の図形であり、第２配線Ｗ２の一部となる。図形Ｂａ、Ｂｂは、マルチカットビアを構成する２つのビアをそれぞれ表している。図形Ｂａの中心は、配線格子Ｔ３とＴ５の交差点ＩＳａ上に位置し、図形Ｂｂの中心は、配線格子Ｔ２とＴ５の交差点ＩＳｂ上に位置する。

このマルチカットビアパターンＤＶに対しても、シングルカットビアパターンＳＶと同じオーバーハングＯＨが設計制約として与えられている。すなわち、図形Ｂ１の両端は、図形Ｂａ、ＢｂのそれぞれからオーバーハングＯＨだけはみ出している。同様に、図形Ｂ２の両端も、図形Ｂａ、ＢｂのそれぞれからオーバーハングＯＨだけはみ出している。

特開２００５−３４７６９２号公報 特開２００６−１３５１５２号公報

本願発明者は、次の点に着目した。上述の通り、シングルカットビアをマルチカットビアで置換することにより、動作信頼性は向上する。しかしながら、半導体集積回路の高集積化により配線がより混雑してきているため、ビア近傍に配線が近接する割合が増加している。オーバーハングＯＨが設定される一方で、配線格子の間隔が狭くなってきているため、マルチカットビアへの置換が困難になってきている。例えば図２において、配線格子Ｔ４に沿って配線が配置されている状態では、マルチカットビアパターンＤＶを配置することはできない。もしそのような状態でマルチカットビアパターンＤＶが配置されると、配線格子Ｔ４上の配線とマルチカットビアパターンＤＶとの間でデザインルール違反が発生する。従って、マルチカットビアパターンＤＶではなく、図１で示されたシングルカットビアパターンＳＶを配置せざるを得ない。結果として、動作信頼性の向上があまり望めなくなる。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の第１の観点において、半導体集積回路の設計プログラム（２００）が提供される。その設計プログラム（２００）は、（Ａ）複数のビアパターン（ＶＩＡ）から１つのビアパターンを選択するステップと、（Ｂ）選択された１つのビアパターンを配置するステップと、をコンピュータに実行させる。複数のビアパターン（ＶＩＡ）は、シングルカットビアパターン（ＳＶ）と、第１ビア（Ｃａ）及び第２ビア（Ｃｂ）を含むマルチカットビアパターン（ＭＶ）と、を含む。第１ビア（Ｃａ）及び第２ビア（Ｃｂ）の少なくとも一方に対するオーバーハング（ＯＨａ／ＯＨｂ）は、シングルカットビアパターン（ＳＶ）に対するオーバーハング（ＯＨ）よりも小さい。

このように、本発明によれば、マルチカットビアパターン（ＭＶ）中の第１ビア（Ｃａ）及び第２ビア（Ｃｂ）のうち少なくとも一方の設計制約が緩和されている。従って、従来技術ではマルチカットビアパターンを配置できなかった部分にも、マルチカットビアパターン（ＭＶ）を配置することが可能となる。結果として、動作信頼性が向上する。尚、設計制約の緩和による製造時の信頼性の低下は、マルチカットビアを用いることによる動作信頼性の向上と比較して小さい。

本発明の第２の観点において、半導体集積回路（１）が提供される。その半導体集積回路（１）は、シングルカットビア（６０）と、第１ビア（３０ａ）及び第２ビア（３０ｂ）を含むマルチカットビア（３０）と、を備える。第１ビア（３０ａ）及び第２ビア（３０ｂ）の少なくとも一方に対するオーバーハング（ＯＨａ／ＯＨｂ）は、シングルカットビア（６０）に対するオーバーハング（ＯＨ）よりも小さい。

本発明の第３の観点において、半導体集積回路（１）が提供される。その半導体集積回路（１）は、第１配線層（Ｍ１）に形成された第１配線（１０）と、第１配線層（Ｍ１）と異なる第２配線層（Ｍ２）に形成された第２配線（２０）と、第１配線（１０）と第２配線（２０）とがオーバーラップする重なり領域（ＯＶＬ）に形成されたマルチカットビア（３０）と、を備える。マルチカットビア（３０）は、重なり領域（ＯＶＬ）中で第１配線（１０）と第２配線（２０）とを接続する第１ビア（３０ａ）と、重なり領域（ＯＶＬ）中で第１配線（１０）と第２配線（２０）とを接続する第２ビア（３０ｂ）と、を含む。重なり領域（ＯＶＬ）は、互いに対向する第１端（Ｅａ）と第２端（Ｅｂ）とを有し、第１端（Ｅａ）、第１ビア（３０ａ）、第２ビア（３０ｂ）、及び第２端（Ｅｂ）は、この順番で所定の方向に沿って並んでいる。本発明によれば、第１端（Ｅａ）と第１ビア（３０ａ）との間隔（ＯＨａ）は、第２端（Ｅｂ）と第２ビア（３０ｂ）との間隔（ＯＨｂ）と異なる。

本発明によれば、従来技術と比較して、マルチカットビアを配置できる確率が増加する。その結果、半導体集積回路の動作信頼性が向上する。

１．マルチカットビアパターン
図３は、本発明の実施の形態に係るマルチカットビアパターンＭＶを示している。本実施の形態に係るマルチカットビアパターンＭＶは、４つの図形Ｃ１、Ｃ２、Ｃａ、Ｃｂの組み合わせで構成される。図形Ｃ１は、第１配線層の図形であり、第１配線層上に形成される第１配線の一部となる。一方、図形Ｃ２は、第２配線層の図形であり、第２配線層上に形成される第２配線の一部となる。図形Ｃａ、Ｃｂは、第１配線層と第２配線層とをつなぐマルチカットビアを構成する２つのビアをそれぞれ表している。尚、マルチカットビアは、３以上のビアを有していてもよい。

図３において、配線の幅はＷＡで示されている。また、ビアの幅はＷＢで示されている。一般に、配線幅ＷＡはビア幅ＷＢより大きく、その配線幅ＷＡとビア幅ＷＢとの差は２×ＷＣで与えられる。更に、ビア製造時の“目ずれ”を考慮して、配線幅方向に直角な方向（配線方向）にも余分が設けられている。具体的には、配線を表す図形Ｃ１、Ｃ２の一端は、ビアを表す図形Ｃａから幅ＯＨａだけはみ出しており、その他端は、ビアを表す図形Ｃｂから幅ＯＨｂだけはみ出している。すなわち、配線の端部とビアとの間に、余白ＯＨａ、ＯＨｂが設けられている。この配線方向に沿った余白ＯＨａ、ＯＨｂが、「オーバーハング」である。

図３に示されるように、一方のビア（Ｃａ）に対して「オーバーハングＯＨａ」が設計制約として与えられる。また、他方のビア（Ｃｂ）に対して「オーバーハングＯＨｂ」が設計制約として与えられる。本実施の形態によれば、少なくとも一方に対するオーバーハング（ＯＨａあるいはＯＨｂ）が、従来のシングルカットビアＳＶやマルチカットビアＤＶに対するオーバーハングＯＨ（図１及び図２参照）よりも小さく設定される。具体的には、本実施の形態に係るマルチカットビアＭＶに対するオーバーハングＯＨａ、ＯＨｂは、次の関係式を満たす。

ＷＣ≦ＯＨａ≦ＯＨ
ＷＣ≦ＯＨｂ≦ＯＨ

つまり、オーバーハングＯＨａは、幅ＷＣ以上、従来のオーバーハングＯＨ以下に設定される。同様に、オーバーハングＯＨｂは、幅ＷＣ以上、従来のオーバーハングＯＨ以下に設定される。オーバーハングＯＨａとＯＨｂは、互いに異なっていてもよいし、同じであってもよい。但し、一方のオーバーハングがＯＨであれば、他方のオーバーハングはＯＨではない。すなわち、オーバーハングＯＨａとＯＨｂの少なくとも一方は、従来のオーバーハングＯＨよりも小さく設定される。言い換えれば、マルチカットビアパターンＭＶ中の少なくとも一方のビアに対する設計制約が緩和されている。

従って、本実施の形態によれば、従来技術ではマルチカットビアパターンを配置できなかった部分にも、マルチカットビアパターンＭＶを配置することが可能となる。結果として、従来技術と比較して、製造される半導体集積回路の動作信頼性が向上する。尚、設計制約の緩和による製造時の信頼性の低下は、マルチカットビアを用いることによる動作信頼性の向上と比較して小さい。

２．適用例
以下、図３で示された本実施の形態に係るマルチカットビアパターンＭＶの様々な適用例を説明する。

２−１．第１の例
図４Ａは、マルチカットビアパターンＭＶを用いた配線レイアウトの一例を示している。Ｙ方向に延びる第１配線層の第１配線Ｗ１が、配線格子Ｔ５に沿ってレイアウトされている。また、Ｘ方向に延びる第２配線層の第２配線Ｗ２が、配線格子Ｔ２に沿ってレイアウトされている。第１配線Ｗ１と第２配線Ｗ２との交差点に、マルチカットビアパターンＭＶが配置されている。一方のビアを表す図形Ｃａの中心は、配線格子Ｔ３とＴ５の交差点ＩＳａ上に位置し、他方のビアを表す図形Ｃｂの中心は、配線格子Ｔ２とＴ５の交差点ＩＳｂ上に位置する。

本例では、一方のオーバーハングＯＨａが、従来のオーバーハングＯＨよりも小さく設定されている（ＯＨａ＜ＯＨ）。他方のオーバーハングＯＨｂは、従来のオーバーハングＯＨと同じに設定されている（ＯＨｂ＝ＯＨ）。よって、オーバーハングＯＨａがオーバーハングＯＨｂよりも小さい（ＯＨａ＜ＯＨｂ）。この場合、図４Ａにおいて配線格子Ｔ４に沿ってレイアウトされる第３配線Ｗ３とマルチカットビアパターンＭＶとの間で、デザインルール違反は発生しない。

例えば、シングルカットビアパターンＳＶを用いて全ての配線のレイアウトが行われた後に、シングルカットビアパターンＳＶがマルチカットビアパターンＭＶで置換される場合を考える。図４Ａにおいて、配線格子Ｔ４に沿って第３配線Ｗ３がレイアウトされていた場合、従来技術に係るマルチカットビアパターンＤＶを適用することはできない。一方、本実施の形態によれば、シングルカットビアパターンＳＶをマルチカットビアパターンＭＶで置換することが可能となる。すなわち、マルチカットビアへの置換率が増加する。結果として、製造される半導体集積回路の動作信頼性が向上する。

また、最初からマルチカットビアパターンＭＶを用いながら配線のレイアウトが行われてもよい。この場合でも同様に、マルチカットビアの配置率が増加する。結果として、製造される半導体集積回路の動作信頼性が向上する。また、配線Ｗ１、Ｗ２のレイアウト時に第３配線Ｗ３が未だレイアウトされていない場合を考える。この場合、従来技術では、マルチカットビアパターンＤＶを配置した後に、新たな第３配線Ｗ３を配置することはできなかった。つまり、動作信頼性を高くすれば、配線性が悪化することになる。一方、本実施の形態によれば、図４Ａで示されたようにマルチカットビアパターンＭＶが配置された後でも、新たな第３配線Ｗ３を配置することが可能である。すなわち、従来技術と比較して、配線性が向上する。言い換えれば、動作信頼性を維持しながら、配線性の悪化を抑えることが可能となる。

図４Ｂは、図４Ａで示された配線レイアウトに基づいて製造された半導体集積回路１の構造を示す平面図である。図４Ｂにおいて、第１配線層Ｍ１に第１配線１０が形成されており、第２配線層Ｍ２に第２配線２０が形成されている。第１配線１０と第２配線２０は、マルチカットビア３０を介して互いに接続されている。より詳細には、第１配線１０と第２配線２０は「重なり領域ＯＶＬ」において互いにオーバーラップしており、その重なり領域ＯＶＬ中にマルチカットビア３０が形成されている。マルチカットビア３０は、第１配線１０と第２配線２０とを接続する第１ビア３０ａ及び第２ビア３０ｂを含んでいる。

第１配線１０の形状は、図４Ａ中の第１配線Ｗ１のパターンとマルチカットビアパターンＭＶ中の図形Ｃ１との組み合わせである。第２配線２０の形状は、図４Ａ中の第２配線Ｗ２のパターンとマルチカットビアパターンＭＶ中の図形Ｃ２との組み合わせである。よって、図４Ｂ中の重なり領域ＯＶＬは、図４Ａ中のマルチカットビアパターンＭＶの全体形状を反映している。また、図４Ｂ中の第１ビア３０ａ及び第２ビア３０ｂは、マルチカットビアパターンＭＶ中の図形Ｃａ及びＣｂのそれぞれに相当している。従って、製造後の半導体集積回路１においても、オーバーハングＯＨａ、ＯＨｂを測定し、比較することが可能である。本例においては、第１ビア３０ａに対するオーバーハングＯＨａは、第２ビア３０ｂに対するオーバーハングＯＨｂよりも小さい（ＯＨａ＜ＯＨｂ）。

オーバーハングＯＨａ、ＯＨｂは、次のように定義することもできる。図４Ｂに示されるように、重なり領域ＯＶＬの対向する端部をＥａ及びＥｂとする。この重なり領域ＯＶＬの対向する端部Ｅａ、Ｅｂは、重なり領域ＯＶＬでの配線幅方向（Ｘ方向）に直角な方向（Ｙ方向）に位置する端部である。端部Ｅａ、第１ビア３０ａ、第２ビア３０ｂ、及び端部Ｅｂは、この順番でＹ方向に沿って並んでいる。端部Ｅａと第１ビア３０ａとの間隔がオーバーハングＯＨａであり、端部Ｅｂと第２ビア３０ｂとの間隔がオーバーハングＯＨｂである。

半導体集積回路１がシングルカットビアを有している場合、そのシングルカットビアに対するオーバーハングＯＨを測定することも可能である。例えば図４Ｂにおいて、第１配線層Ｍ１に配線４０が形成されており、第２配線層Ｍ２に配線５０が形成されている。配線５０は、図４Ａ中の第３配線Ｗ３に相当している。これら配線４０と配線５０は、シングルカットビア６０を介して互いに接続されている。このシングルカットビア６０に対するオーバーハングがＯＨである。本例では、第１ビア３０ａに対するオーバーハングＯＨａが、シングルカットビア６０に対するオーバーハングＯＨよりも小さい（ＯＨａ＜ＯＨ）。また、第２ビア３０ｂに対するオーバーハングＯＨｂは、シングルカットビア６０に対するオーバーハングＯＨとほぼ等しい（ＯＨｂ＝ＯＨ）。

２−２．第２の例
図５Ａは、マルチカットビアパターンＭＶを用いた配線レイアウトの他の例を示している。図５Ｂは、図５Ａで示された配線レイアウトに基づいて製造された半導体集積回路１の構造を示す平面図である。上述の第１の例と同じ構成には同じ符号が付され、重複する説明は適宜省略される。

図５Ａに示されるように、本例では、一方のオーバーハングＯＨａが、従来のオーバーハングＯＨと同じに設定されている（ＯＨａ＝ＯＨ）。他方のオーバーハングＯＨｂは、従来のオーバーハングＯＨより小さく設定されている（ＯＨｂ＜ＯＨ）。よって、オーバーハングＯＨｂがオーバーハングＯＨａよりも小さい（ＯＨｂ＜ＯＨａ）。この場合、配線格子Ｔ１に沿って第３配線Ｗ３がレイアウトされていても、マルチカットビアパターンＭＶを配置することができる。あるいは、マルチカットビアパターンＭＶを配置した後に、配線格子Ｔ１に沿って第３配線Ｗ３をレイアウトすることができる。従って、従来技術と比較して、動作信頼性や配線性が向上する。

図５Ｂに示されるように、本例では、第１ビア３０ａに対するオーバーハングＯＨａは、シングルカットビア６０に対するオーバーハングＯＨとほぼ等しい（ＯＨａ＝ＯＨ）。第２ビア３０ｂに対するオーバーハングＯＨｂが、シングルカットビア６０に対するオーバーハングＯＨよりも小さい（ＯＨｂ＜ＯＨ）。従って、第２ビア３０ｂに対するオーバーハングＯＨｂは、第１ビア３０ａに対するオーバーハングＯＨａよりも小さい（ＯＨｂ＜ＯＨａ）。

２−３．第３の例
図６Ａは、マルチカットビアパターンＭＶを用いた配線レイアウトの更に他の例を示している。図６Ｂは、図６Ａで示された配線レイアウトに基づいて製造された半導体集積回路１の構造を示す平面図である。既出の例と同じ構成には同じ符号が付され、重複する説明は適宜省略される。

本例は、上述の第１の例と第２の例との組み合わせである。つまり、両方のオーバーハングＯＨａ、ＯＨｂが、従来のオーバーハングＯＨより小さく設定されている（ＯＨａ＜ＯＨ、ＯＨｂ＜ＯＨ）。結果として、マルチカットビアパターンＭＶの配置率は最も高くなる。従って、本例に係るマルチカットビアパターンＭＶを用いることによって、動作信頼性や配線性が著しく向上する。一方、ある程度の製造信頼性を確保する必要がある場合には、第１の例や第２の例で示されたマルチカットビアパターンＭＶを用いることが好適である。

２−４．第４の例
図７Ａは、マルチカットビアパターンＭＶを用いた配線レイアウトの更に他の例を示している。図７Ｂは、図７Ａで示された配線レイアウトに基づいて製造された半導体集積回路１の構造を示す平面図である。既出の例と同じ構成には同じ符号が付され、重複する説明は適宜省略される。

第１の例と比較して、本例では、ビアの位置が異なっている。具体的には、一方のビアを表す図形Ｃａの中心は、配線格子Ｔ２とＴ５の交差点ＩＳａ上に位置し、他方のビアを表す図形Ｃｂの中心は、配線格子Ｔ１とＴ５の交差点ＩＳｂ上に位置する。この場合は、配線格子Ｔ３に沿ってレイアウトされる第３配線Ｗ３とマルチカットビアパターンＭＶとの間で、デザインルール違反が発生しない。その他は第１の例と同様である。また、第２の例と第３の例に関しても、同様のレイアウトが考えられる。

３．設計システム
本実施の形態に係るレイアウト設計は、コンピュータを利用して行われる。図８は、本実施の形態に係るＬＳＩ設計システム１００の一例を示すブロック図である。ＬＳＩ設計システム１００は、プロセッサ１１０、記憶装置１２０、入力装置１３０、及び出力装置１４０を備えている。プロセッサ１１０は、データ処理を行う。記憶装置１２０としては、ＨＤＤやＲＡＭが例示される。入力装置１３０としては、キーボードやマウスが例示される。出力装置１４０としては、ディスプレイやプリンタが例示される。

記憶装置１２０には、ネットリストＮＥＴ、レイアウトデータＬＡＹ、及びビアパターンデータＶＩＡが格納される。ネットリストＮＥＴは、レイアウト設計対象のＬＳＩ中の素子間の接続関係を示すデータである。レイアウトデータＬＡＹは、レイアウト設計処理の結果得られるＬＳＩのレイアウトを示すデータである。ビアパターンデータＶＩＡは、レイアウト設計処理時に参照されるデータである。

図９は、ビアパターンデータＶＩＡの一例を示している。このビアパターンデータＶＩＡは、複数のビアパターンを示している。例えば、複数のビアパターンとして、シングルカットビアパターンＳＶ（図１参照）、従来のマルチカットビアパターンＤＶ（図２参照）、及び本実施の形態に係るマルチカットビアパターンＭＶ１〜ＭＶｎ（図３参照）が含まれている。本実施の形態に係るマルチカットビアパターンＭＶ１〜ＭＶｎは、少なくとも１つ用意される（ｎは１以上）。複数のマルチカットビアパターンＭＶ１〜ＭＶｎが用意される場合、それぞれに対するオーバーハングＯＨａ、ＯＨｂは様々な値に設定される。

再度図８を参照して、記憶装置１２０には更に、レイアウトツール２００が格納されている。このレイアウトツール２００は、プロセッサ１１０によって実行されるコンピュータプログラムである。レイアウトツール２００の命令に従って、プロセッサ１１０は、本実施の形態に係るレイアウト設計処理を行う。具体的には、プロセッサ１１０は、記憶装置１２０からネットリストＮＥＴ及びビアパターンデータＶＩＡを読み出し、それらデータを参照しながら配線処理及びビア配置処理を行う。結果として、レイアウトデータＬＡＹが作成される。

図１０は、本実施の形態に係る配線処理及びビア配置処理の一例を示すフローチャートである。まず、第１配線層の第１配線Ｗ１のルーティング（レイアウト）が行われる（ステップＳ１０）。次に、第２配線層の第２配線Ｗ２のルーティングが行われる（ステップＳ２０）。次に、第１配線Ｗ１と第２配線Ｗ２の交差点に配置されるビアパターンが選択される（ステップＳ３０）。この時、そのビアパターンは、周囲の配線状況に応じて、ビアパターンデータＶＩＡが示す複数のビアパターンの中から選択される。

まず、ビアパターンデータＶＩＡから最もオーバーハングの大きいマルチカットビアパターンが選択される（ステップＳ３１）。図９で示された例では、従来のマルチカットビアパターンＤＶが選択される。次に、選択されたマルチカットビアパターンがデザインルールに適合するか否かが検証される。つまり、周囲の配線状況を考慮して、選択されたマルチカットビアパターンが配置可能か否か検証される（ステップＳ３２）。配置可能の場合（ステップＳ３２；Ｙｅｓ）、選択中のマルチカットビアパターンが採用される。

配置不可能の場合（ステップＳ３２；Ｎｏ）、他のマルチカットビアパターンが選択される（ステップＳ３３；Ｎｏ）。この時、次にオーバーハングの大きいマルチカットビアパターンＭＶが選択される（ステップＳ３４）。その後、再度ステップＳ３２が実行される。全てのマルチカットビアパターンが配置不可能の場合（ステップＳ３３；Ｙｅｓ）、シングルカットビアパターンＳＶが選択される（ステップＳ３５）。

その後、ステップＳ３０で選択された１つのビアパターンが配置される（ステップＳ４０）。このような処理の繰り返しにより、本実施の形態に係るレイアウト設計が実現される。

図１は、従来のシングルカットビアを用いた配線レイアウトの一例を示す平面図である。 図２は、従来のマルチカットビアを用いた配線レイアウトの一例を示す平面図である。 図３は、本発明に係るマルチカットビアパターンを示す概念図である。 図４Ａは、本発明に係るマルチカットビアを用いた配線レイアウトの一例を示す平面図である。 図４Ｂは、図４Ａで示された配線レイアウトに基づいて製造された半導体集積回路の構造を示す平面図である。 図５Ａは、本発明に係るマルチカットビアを用いた配線レイアウトの他の例を示す平面図である。 図５Ｂは、図５Ａで示された配線レイアウトに基づいて製造された半導体集積回路の構造を示す平面図である。 図６Ａは、本発明に係るマルチカットビアを用いた配線レイアウトの更に他の例を示す平面図である。 図６Ｂは、図６Ａで示された配線レイアウトに基づいて製造された半導体集積回路の構造を示す平面図である。 図７Ａは、本発明に係るマルチカットビアを用いた配線レイアウトの更に他の例を示す平面図である。 図７Ｂは、図７Ａで示された配線レイアウトに基づいて製造された半導体集積回路の構造を示す平面図である。 図８は、本発明に係るＬＳＩ設計システムの一例を示すブロック図である。 図９は、ビアパターンデータの一例を示す概念図である。 図１０は、本発明に係るレイアウト設計処理を示すフローチャートである。

符号の説明

１ 半導体集積回路
１０ 第１配線
２０ 第２配線
３０ マルチカットビア
３０ａ 第１ビア
３０ｂ 第２ビア
４０ 配線
５０ 配線
６０ シングルカットビア
１００ ＬＳＩ設計システム
１１０ プロセッサ
１２０ 記憶装置
１３０ 入力装置
１４０ 出力装置
２００ レイアウトツール
ＳＶ シングルカットビアパターン
ＤＶ 従来のマルチカットビアパターン
ＭＶ 本発明に係るマルチカットビアパターン
ＯＨ，ＯＨａ，ＯＨｂ オーバーハング（エクステンション）
ＯＶＬ 重なり領域
ＮＥＴ ネットリスト
ＶＩＡ ビアパターンデータ
ＬＡＹ レイアウトデータ

Claims (4)

1. 第１配線層において第１方向に延びるように形成された第１配線と、
   前記第１配線層と異なる第２配線層に形成され、第１重なり領域において前記第１配線とオーバーラップし、前記第１重なり領域では前記第１方向に延びるように形成され、前記第１重なり領域以外では前記第１方向と交差する第２方向に延びるように形成された第２配線と、
   前記第１配線層において前記第１方向に形成された第３配線と前記第２配線層において前記第２方向に形成された第４配線とがオーバーラップする第２重なり領域に設けられ、前記第３配線と前記第４配線とを接続するシングルカットビアと、
   前記第１重なり領域に設けられ、前記第１配線と前記第２配線とを接続する第１ビア及び第２ビアを含むマルチカットビアと
   を備え、
   前記第１重なり領域は、互いに対向する第１端と第２端とを有し、前記第１端、前記第１ビア、前記第２ビア、及び前記第２端は、この順番で前記第１方向に沿って並んでおり、
   前記第１ビアに対するオーバーハングは、前記第１ビアと前記第１端との間の前記第１方向に沿った間隔であり、
   前記第２ビアに対するオーバーハングは、前記第２ビアと前記第２端との間の前記第１方向に沿った間隔であり、
   前記シングルカットビアに対するオーバーハングは、前記シングルカットビアと前記第２重なり領域の端部との間の前記第１方向に沿った間隔であり、
   前記第１ビア及び前記第２ビアの少なくとも一方に対するオーバーハングは、前記シングルカットビアに対するオーバーハングよりも小さく、
   前記第１ビアの中心と前記第２ビアの中心との間の距離は、前記第２配線を構成する辺のうち最も短い辺の長さよりも長いことを特徴とする半導体集積回路。
2. 前記第２配線の一辺を延長することで定義される直線が、前記第１ビアと前記第２ビアの間を通過することを特徴とする請求項１に記載の半導体集積回路。
3. 前記第１ビアの中心と前記第２ビアの中心との間の距離が、前記第１配線を構成する辺のうち最も短い辺の長さよりも長いことを特徴とする請求項２に記載の半導体集積回路。
4. 前記第１ビア及び前記第２ビアのそれぞれに対するオーバーハングが、前記シングルカットビアに対するオーバーハングよりも小さいことを特徴とする請求項１に記載の半導体集積回路。

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