JP2005183907A - パターン解析方法及びパターン解析装置 - Google Patents

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Abstract

【課題】 高集積化されたＬＳＩの複雑なパターンに対しても、実製品の歩留まりに極めて近い歩留まりを高速で計算できるようにする。
【解決手段】 パターンレイアウトデータにおけるクリティカルエリアを算出する対象領域を選択した後、対象領域の最小幅Ｘmin 以上で且つＸmin ときざみ幅ΔＸとの和であるＸ1 未満の幅を有する第１矩形領域を対象領域から抽出する。その後、第１矩形領域の総面積Ｓ1 を求めた後、対象領域から第１矩形領域を除外する。続いて、Ｘn （ｎは自然数）以上で且つＸn ときざみ幅ΔＸとの和であるＸn+1 未満の幅を有する第（ｎ＋１）矩形領域を対象領域から抽出した後、第（ｎ＋１）矩形領域の総面積Ｓn+1 を求め、その後、対象領域から第（ｎ＋１）矩形領域を除外する工程を、ｎを１からｔまで１つずつ増やしながらＸn が所定値Ｘt に達するまで繰り返し行なう。その後、算出された各総面積を用いてクリティカルエリアを算出する。
【選択図】 図２

Description

本発明は、パターンの歩留まりを求めるためのパターン解析方法及びパターン解析装置に関するものであり、特に半導体装置等の電子デバイスの製造に用いるパターン解析方法及びパターン解析装置に関するものである。
ＬＳＩ等の半導体装置を製造する場合において、１枚の半導体基板（半導体ウェハ）から多数の良品ＬＳＩを得ることができること、つまり歩留まりを上げることは、半導体装置の低コスト化につながる。歩留まりを低下させる要因としては、例えばＬＳＩ製造プロセスの各工程（特に配線工程）で異物等の欠陥が配線のショートやオープンを生じさせることが知られている。異物等の欠陥の密度については、例えばＬＳＩ製造を行なうクリーンルームにおけるダスト分布情報に基づいて見積もることが可能である。尚、ＬＳＩのチップサイズが大きいほど、１個当たりのＬＳＩチップに発生する異物等の欠陥の個数が多くなって歩留まりが低下する。
このようなＬＳＩの歩留まりを設計段階において算出することは、ＬＳＩの製造コストを見積もる上で重要である。このため、従来、ＬＳＩ等の半導体装置の新品種の歩留まりを試算する場合、チップサイズを考慮してシーズモデル（下記（式１）参照）やポアソンモデル（下記（式２）参照）等のモデル式を用いることにより、歩留まりの算出を行なっていた。
Ｙ＝１／（１＋Ａ・Ｄ） ・・・ （式１）
Ｙ＝ｅｘｐ（−Ａ・Ｄ） ・・・ （式２）
ここで、Ｙは歩留まりであり、Ａはチップ面積（ｃｍ2 ）であり、Ｄは欠陥密度（個／ｃｍ2 ）である。また、チップサイズ（チップ面積）が同じであれば、上記（式１）及び（式２）のそれぞれによって計算される歩留まりの値は同じになる。
ところが、近年、回路の高集積化及び高性能化に伴い回路が複雑化した結果、チップサイズが同じであっても異なる品種については同等の歩留まりが得られない場合が生じてきた。この理由は次の通りである。すなわち、同じチップサイズであっても、例えば配線密度が大きい品種と配線密度が小さい品種との間では、配線形成工程で不良を発生する確率の差があり、それに起因して両品種間の歩留まりの差が無視できなくなってきているからである。
それに対して、欠陥の分布曲線と、欠陥が実際に不良の要因となるクリティカルエリアとを歩留まり算出に使用する方法等が提案されている（非特許文献１〜３参照）。ここで、クリティカルエリアとは、ＬＳＩ製造プロセスの各工程において、欠陥がショートを起こしたり又はオープンによる断線を起こしたりする度合いを定量的に示す指標であって、実際にチップ内において欠陥の存在によって不良になりうる面積の総和に等しい。
ところで、プロセスにおける総合的な歩留まりは、一般的に、システムによって決まるシステマチック歩留まり（Ｙｓ）と、ランダム欠陥によって決まる歩留まり（ＹＲ）との積で表される。また、ランダム欠陥によって決まる歩留まり、具体的にはクリティカルエリアに依存する歩留まりＹＲＣは、例えばポアソン分布モデルによると下記（式３）のように表される。
ＹＲＣ＝ｅｘｐ（−ＤＤ・Ａｃ） ・・・ （式３）
ここで、ＤＤはクリティカルエリアにおける単位面積当たりの欠陥数であり、Ａｃはクリティカルエリアである。
また、非特許文献１においては、配線間ショートのクリティカルエリアを下記（式４−１）のように表すことが開示されている。
Ａｃ（ｘ）＝０ （０＜ｘ＜ｓ）
Ａｃ（ｘ）＝Ｌ・（ｘ−ｓ） （ｓ≦ｘ＜∞） ・・・ （式４−１）
ここで、ｘは欠陥のサイズであり、ｓは配線間スペース（幅）であり、Ｌは配線の総長である。
さらに、非特許文献３においては、配線間ショートのクリティカルエリアを下記（式４−２）のように表すことが開示されている。
Ａｃ（ｘ）＝０ （０＜ｘ＜ｓ）
Ａｃ（ｘ）＝Ｌ・（ｘ−ｓ） （ｓ≦ｘ＜２ｓ＋ｌ）
Ａｃ（ｘ）＝Ｌ・（ｓ＋ｌ） （２ｓ＋ｌ≦ｘ＜∞） ・・・ （式４−２）
ここで、ｘは欠陥のサイズであり、ｓは配線間スペース（幅）であり、ｌは配線幅であり、Ｌは配線の総長である。
上記（式４−１）及び（式４−２）に示すように、クリティカルエリアは、欠陥のサイズに依存して決まる値である。
図１２（ａ）及び（ｂ）はクリティカルエリアを説明するための図（配線パターンを上から見た平面図）である。図１２（ａ）に示すように、欠陥となる異物１１のサイズが配線１２同士の間隔（スペース領域の幅）１３よりも小さい場合、異物１１に起因する配線間ショートは発生しない。しかし、図１２（ｂ）に示すように、欠陥となる異物１１のサイズが配線１２同士の間隔（スペース領域の幅）１４よりも大きい場合、異物１１に起因する配線間ショートが発生しうる。例えば、異物の直径が０．３μｍであるとした場合、配線間隔が０．３μｍ以下となるようなスペース領域について上記（式４−１）のような計算を行なうことにより得られる面積の総和が、直径０．３μｍの異物に対する配線間ショートのクリティカルエリアに該当する。
図１３は、欠陥となる異物の直径と、欠陥密度及びクリティカルエリアのそれぞれとの相関関係を示す図である。図１３において、欠陥となる異物の直径を横軸にとり、欠陥密度及びクリティカルエリアのそれぞれを縦軸にとる。図１３に示すように、異物の直径が大きくなるに従って欠陥密度は小さくなる傾向にある。一方、異物の直径が大きくなるに従ってクリティカルエリアは増加するが、異物の直径がある程度の値を超えると、クリティカルエリアの増加の度合いは小さくなる。
ここで、異物の直径をｘとした場合の欠陥密度及びクリティカルエリアをそれぞれＤ（ｘ）及びＡｃ（ｘ）とした場合、上記（式３）の右辺のＤＤ・Ａｃは下記（式５）のように表される。
ＤＤ・Ａｃ＝∫Ｄ（ｘ）・Ａｃ（ｘ）ｄｘ ・・・ （式５）
よって、Ｄ（ｘ）とＡｃ（ｘ）とを求めることができれば、歩留まりＹＲＣを見積もることが可能になる。
このようなクリティカルエリアの算出方法としては、大きく分けて２つの方法、具体的には図形演算による方法（例えば特許文献１参照）と、モンテカルロシミュレーションによる方法（例えば特許文献２及び特許文献３参照）とが報告されている。
図形演算による方法においては、配線図形を異物の半径分だけ太らせて隣接配線同士が重なる部分をクリティカルエリアとする。
モンテカルロシミュレーションによる方法においては、ランダムな直径を持つ異物を発生させて、該異物が隣接配線同士を接続するならばショートとみなすと共にこのような仮想の異物を多数発生させることにより、ショートを起こす異物の割合を算出する。これにより算出された値は、クリティカルエリアをチップ面積によって正規化した値の近似値となる。
さて、歩留まりを低下させる要因として、以上に述べてきた、異物等の欠陥に起因する配線のショートやオープン、つまりクリティカルエリアに依存する歩留まりの低下要因以外にも、多層配線間のコンタクト不良が挙げられる。図１４（ａ）及び（ｂ）はコンタクト不良を説明するための図であって、図１４（ａ）はコンタクト不良のない多層配線構造の断面図であり、図１４（ｂ）はコンタクト不良のある多層配線構造の断面図である。図１４（ａ）に示すように、下部配線２１の上に層間絶縁膜２２が設けられていると共に層間絶縁膜２２の上に上部配線２３が設けられている。下部配線２１と上部配線２３とは、層間絶縁膜２２に設けられたビアホール２４内に埋め込まれたコンタクトプラグ２５を介して電気的に接続されている。しかしながら、図１４（ｂ）に示すように、ビアホール２４の形成不良によってビアホール２４の下側に絶縁膜残り２２ａが発生した場合、下部配線２１と上部配線２３とは電気的に接続されなくなるので、コンタクト不良が発生することになる。
尚、本願において、上下両配線間を接続するビアホール又は拡散層等と配線との間を接続するコンタクトホールと、該各ホールに形成されたプラグとを合わせてビア又はコンタクトと称する。
また、コンタクト不良としては、図１４（ａ）及び（ｂ）で説明した、コンタクトの導通不良の他に、コンタクト（又はビア）同士がある距離以下で近接しており且つ該各コンタクトが互いに異なるノードに接続されている場合におけるコンタクト間でのショート不良の発生がある。図１５（ａ）〜（ｆ）は、拡散層と配線とを接続するコンタクト同士のショートの例を示す図であり、具体的には、基板上に形成された複数の拡散領域のそれぞれと接続する複数のコンタクトを形成する各工程の断面図である。
まず、図１５（ａ）に示すように、基板３１上に形成された複数の拡散領域３２ａ〜３２ｄの上に層間絶縁膜３３を形成する。ここで、層間絶縁膜３３の表面の一部にはクラック３４が存在している。クラック３４は、層間絶縁膜３３を平坦化するためのＣＭＰ（Chemical Mechanical Polishing ）等によって発生したものである。続いて、図１５（ｂ）に示すように、層間絶縁膜３３の上に、コンタクト形成領域に開口部を持つレジストパターン３５を形成した後、レジストパターン３５をマスクとして、層間絶縁膜３３に対してエッチングを行なうことにより、各拡散領域３２ａ〜３２ｄに到達する複数のコンタクトホール３６ａ〜３６ｄを層間絶縁膜３３中に形成する。その後、図１５（ｃ）に示すように、レジストパターン３５の除去を行なう。続いて、図１５（ｄ）に示すように、各コンタクトホール３６ａ〜３６ｄの内部及び層間絶縁膜３３の表面上にタングステン等よりなる金属膜３７を堆積する。続いて、図１５（ｅ）に示すように、各コンタクトホール３６ａ〜３６ｄの外側の金属膜３７、つまり層間絶縁膜３３の表面よりも上側に位置する金属膜３７を除去し、それによって各コンタクトホール３６ａ〜３６ｄの内部にタングステン等よりなる複数のコンタクトプラグ３８ａ〜３８ｄを形成する。このとき、クラック３４の内部には金属膜３７が残っている。このクラック３４の内部の金属膜３７は、先に行なったＣＭＰによっては完全に除去することができない。続いて、図１５（ｆ）に示すように、各コンタクトプラグ３８ａ〜３８ｄの上に複数の上部配線４０ａ〜４０ｄを形成する。ところが、クラック３４の内部の金属膜３７がコンタクトプラグ３８ａとコンタクトプラグ３８ｂとをショートさせる結果、上部配線４０ａと上部配線４０ｂとのショートが生じてしまう。
以上に説明したようなコンタクト不良に依存する歩留まりＹＲＶは下記（式６）のように表される。
ＹＲＶ＝ｅｘｐ（−λv ・Ｎ） ・・・ （式６）
ここで、λv はビアの不良率であり、Ｎはビアの個数である。尚、（式６）で使用するビアの個数はビアの形成（導通）不良の場合とビアのリーク（ショート）不良の場合とで異なる。
以上に説明したように、各主要マスク工程毎にＤＤやλv を求めて、それらを用いて各主要マスク毎に歩留まりであるＹＲＣやＹＲＶを計算すると共に、計算された歩留まり同士の積を求めることにより、プロセスにおける総合的な歩留まりを求めることができる。
特開２００２−１６３３２３号公報 特開２００２−１５６４１８号公報 特開２００１−３４４３０１号公報 シー・エイチ・スタッパー（C. H. Stapper ）、モデリング・オブ・インテグレイテッド・サーキット・ディフェクト・センシティビティ（Modeling of Integrated Circuit defect Sensitivities ）、アイ・ビー・エム・ジャーナル・オブ・リサーチ・デベロプメント（IBM J. Res. Develop.）、アメリカ、1983年11月、Vol.27、p.549-557 シー・エイチ・スタッパー（C. H. Stapper ）、モデリング・オブ・ディフェクト・イン・インテグレイテッド・サーキット・フォトグラフィック・パターン（Modeling of defects in integrared circuit photographic patterns ）、アイ・ビー・エム・ジャーナル・オブ・リサーチ・デベロプメント（IBM J. Res. Develop.）、アメリカ、1984年７月、Vol.28、p.461-475 ジテンドラ・カーレ（Jitendra Khare）、アキュレイト・エスティメイション・オブ・ディフェクト・リレイテッド・イールド・ロス・イン・リコンフュギャラブル・ＶＬＳＩ・サーキット（Accurate Estimation of Defect-Related Yield Loss in Reconfigurable VLSI Circuits）、IEEE ジャーナル・オブ・ソリッドステート・サーキット（IEEE JOURNAL OF SOLID-STATE CIRCUITS）、アメリカ、1993年２月、Vol.28、p.146-156
しかしながら、例えば特許文献１に開示された、従来のクリティカルエリアの算出方法を、近年の高集積化されたＬＳＩの複雑な配線パターンに対して適用した場合、欠陥のサイズを何種類にも分けてクリティカルエリアの計算を行なう必要があるので、実用的ではないという問題がある。
一方、多層配線間のコンタクト不良を考慮した歩留まりの算出においては、配線同士を接続するビアが配線間に何個並列に設けられているかによって、コンタクト不良となる確率が大きく異なるため、上記（式６）のように、ビアの総個数とビア不良率との積を単純に求めても、正確な歩留まりの算出を行なうことができないという問題がある。さらには、配線間に並列に設けられているビアの総個数に依存しないコンタクト不良要因（例えばビアホール形成のためのエッチング量の不足）もあるので、ビア不良率を、その不良内容を考慮し且つカウント方法を定義して求めた各定義別のビアの個数に依存する不良率として、上記（式６）に基づく計算を行なう必要がある。
また、ビアの総個数に依存しないコンタクト不良の具体的な例としては、前述のクラックに起因するコンタクト間のショートが挙げられる。ところが、このようなショート不良を考慮した歩留まりの算出においては、距離が離れたビア同士がショートする可能性については無視できる。このため、隣接するビアとの間の距離が小さく且つ該隣接ビアとは異なるノードに接続されているビア、つまり、接続される上層配線及び下層配線の両方が隣接ビアとは異なるノードである異ノード近接ビアの個数を求める必要があると共に、該個数と該異ノード近接ビアがショートする確率とを用いて上記（式６）に基づく計算を行なう必要がある。
前記に鑑み、本発明は、高集積化されたＬＳＩの複雑なパターンに対しても、実製品の歩留まりに極めて近い高精度な歩留まりを高速で計算できるパターン解析方法及びパターン解析装置を提供することを目的とする。
前記の目的を達成するために、本発明に係る第１のパターン解析方法は、複数の第１の領域と複数の第２の領域とを含むパターンレイアウトデータを準備する第１の工程と、パターンレイアウトデータにおけるクリティカルエリアを算出する対象領域として、複数の第１の領域又は複数の第２の領域のいずれか一方を選択する第２の工程と、対象領域における所定範囲の幅を有する矩形領域を対象領域から抽出する第３の工程と、矩形領域の総面積を求める第４の工程と、総面積を用いてクリティカルエリアを算出する第５の工程とを備えている。
第１のパターン解析方法によると、例えばライン部となる第１の領域と例えばスペース部となる第２の領域とを含む実際のパターンレイアウトデータを、それぞれ異なる幅を有する複数の矩形パターンの単純な組み合わせとして取り扱うことが可能になる。すなわち、各矩形パターンの幅と例えば異物等の欠陥のサイズとの関係を考慮しながら、各矩形パターンの総面積を用いてクリティカルエリアを簡単且つ正確に算出することができる。
本発明に係る第２のパターン解析方法は、複数の第１の領域と複数の第２の領域とを含むパターンレイアウトデータを準備する第１の工程と、パターンレイアウトデータにおけるクリティカルエリアを算出する対象領域として、複数の第１の領域又は複数の第２の領域のいずれか一方を選択すると共に、選択されなかった他方を対象外領域とする第２の工程と、対象領域における所定範囲の幅を有する矩形領域を対象領域から抽出する第３の工程と、対象外領域における矩形領域と接する部分から、所定範囲の幅を有する隣接領域を抽出する第４の工程と、隣接領域の幅を、隣接する矩形領域の方向に所定の幅だけ拡大する第５の工程と、拡大された隣接領域と矩形領域とが重なる部分を抽出し、該抽出された部分の総面積を求める第６の工程と、該総面積を用いてクリティカルエリアを算出する第７の工程とを備えている。
第２のパターン解析方法によると、例えばライン部となる第１の領域と例えばスペース部となる第２の領域とを含む実際のパターンレイアウトデータを、それぞれ異なる幅を有する複数の矩形パターンの単純な組み合わせとして取り扱うことが可能になる。すなわち、各矩形パターンの幅と例えば異物等の欠陥のサイズとの関係を考慮しながら、各矩形パターンの総面積を用いてクリティカルエリアを簡単且つ正確に算出することができる。さらに、一方の領域（例えば第１の領域）についてクリティカルエリアを算出する場合には、他方の領域（第２の領域）の幅も考慮に入れてクリティカルエリアの算出を行なうため、本発明に係る第１のクリティカルエリア算出方法と比べて、算出されたクリティカルエリアの精度が向上する。
本発明に係る第３のパターン解析方法は、複数の第１の領域と複数の第２の領域とを含むパターンレイアウトデータを準備する第１の工程と、パターンレイアウトデータにおけるクリティカルエリアを算出する対象領域として、複数の第１の領域又は複数の第２の領域のいずれか一方を選択する第２の工程と、対象領域の最小幅Ｘmin 以上で且つＸmin ときざみ幅ΔＸとの和であるＸ1 未満の幅を有する第１矩形領域を対象領域から抽出する第３の工程と、第１矩形領域の総面積Ｓ1 を求める第４の工程と、第４の工程よりも後に、第１矩形領域を対象領域とは別の領域に分類し直す第５の工程と、第５の工程よりも後に、Ｘn （ｎは１からｔまでの自然数）以上で且つＸn ときざみ幅ΔＸとの和であるＸn+1 未満の幅を有する第（ｎ＋１）矩形領域を対象領域から抽出した後、第（ｎ＋１）矩形領域の総面積Ｓn+1 を求め、その後、第（ｎ＋１）矩形領域を別の領域に分類し直す工程を、ｎを１から１つずつ増やしながらＸn が所定値Ｘt に達するまで繰り返し行なう第６の工程と、第６の工程よりも後に、残存する対象領域の総面積Ｓt+1 を求める第７の工程と、第７の工程よりも後に、各総面積を用いてクリティカルエリアを算出する第８の工程とを備えている。
第３のパターン解析方法によると、例えばライン部となる第１の領域と例えばスペース部となる第２の領域とを含む実際のパターンレイアウトデータを、それぞれ異なる幅を有する複数の矩形パターンの単純な組み合わせとして取り扱うことが可能になる。すなわち、各矩形パターンの幅と例えば異物等の欠陥のサイズとの関係を考慮しながら、各矩形パターンの総面積を用いてクリティカルエリアを簡単且つ正確に算出することができる。従って、本発明に係る第３のパターン解析方法により得られたクリティカルエリアを歩留まり算出に使用することにより、高集積化されたＬＳＩの複雑なパターンに対しても、実製品の歩留まりに極めて近い高精度な歩留まりを高速で計算できる。尚、本願において、矩形とは長方形のみならず正方形も含むものとする。また、矩形の幅とは、矩形が長方形である場合には短辺の幅を意味し、矩形が正方形である場合には一辺の幅を意味する。
第３のパターン解析方法において、第６の工程は、Ｘn （矩形幅）が大きくなるに従ってきざみ幅ΔＸを大きくしていく工程を含むことが好ましい。
このようにすると、クリティカルエリアの算出において、計算精度を落とすことなく計算速度を大きくすることが可能になる。この場合、第６の工程が、前記のＸn が所定の範囲内にある限り、きざみ幅ΔＸを一定の値に保持する工程を含むと、計算速度をより大きくすることができる。具体的には、第６の工程において、Ｘn が最小幅Ｘmin の２倍の値（又はその近傍の値）未満である場合にはきざみ幅ΔＸを最小幅Ｘmin の１０分の１倍の値（又はその近傍の値）に設定し、Ｘn が最小幅Ｘmin の２倍の値（又はその近傍の値）以上で且つ最小幅Ｘmin の５倍の値（又はその近傍の値）未満である場合にはきざみ幅ΔＸを最小幅Ｘmin の５分の１倍の値（又はその近傍の値）に設定し、Ｘn が最小幅Ｘmin の５倍の値（又はその近傍の値）以上で且つ最小幅Ｘmin の１０倍の値（又はその近傍の値）未満である場合にはきざみ幅ΔＸを最小幅Ｘmin と同等の値（又はその近傍の値）に設定し、Ｘn が最小幅Ｘmin の１０倍の値（又はその近傍の値）以上で且つ最小幅Ｘmin の１００倍の値（又はその近傍の値）未満である場合にはきざみ幅ΔＸを最小幅Ｘmin の１０倍の値（又はその近傍の値）に設定してもよい。
本発明に係る第４のパターン解析方法は、複数の第１の領域と複数の第２の領域とを含むパターンレイアウトデータを準備する第１の工程と、パターンレイアウトデータにおけるクリティカルエリアを算出する対象領域として、複数の第１の領域又は複数の第２の領域のいずれか一方を選択すると共に、選択されなかった他方を対象外領域とする第２の工程と、対象領域の最小幅Ｘmin 以上で且つＸmin ときざみ幅ΔＸとの和であるＸ1 未満の幅を有する第１矩形領域を対象領域から抽出する第３の工程と、対象外領域における第１矩形領域と接する部分から、対象外領域の最小幅Ｙmin を有する第１隣接領域Ｚ0,0 を抽出する第４の工程と、第１隣接領域Ｚ0,0 の幅を、隣接する第１矩形領域の方向にＸ1 だけ拡大する第５の工程と、拡大された第１隣接領域Ｚ0,0 と第１矩形領域とが重なる部分を抽出し、該抽出された部分の総面積Ａ0,0 を求める第６の工程と、第６の工程よりも後に、抽出された部分を第１矩形領域とは別の領域に分類し直す第７の工程と、第７の工程よりも後に、対象外領域における第１矩形領域と接する部分から、対象外領域の幅Ｙm-1 （ｍは自然数；Ｙ0 ＝最小幅Ｙmin ）ときざみ幅ΔＹとの和であるＹm 以下の幅を有する第ｍ隣接領域Ｚ0,m を抽出した後、第ｍ隣接領域Ｚ0,m の幅を、隣接する第１矩形領域の方向にＸ1 だけ拡大し、その後、拡大された第ｍ隣接領域Ｚ0,m と第１矩形領域とが重なる部分を抽出し、該抽出された部分の総面積Ａ0,m を求めた後、抽出された部分を別の領域に分類し直す工程を、ｍを１から１ずつ増やしながら所定値ｔに達するまで繰り返し行なう第８の工程と、第８の工程よりも後に、残存する第１矩形領域の総面積Ａ0,t+1 を求める第９の工程と、第９の工程よりも後に、Ｘn （ｎは自然数）以上で且つＸn ときざみ幅ΔＸとの和であるＸn+1 未満の幅を有する第（ｎ＋１）矩形領域を対象領域から抽出した後、第４の工程から第９の工程までの工程と同様の方法によって、第（ｎ＋１）矩形領域に関する総面積Ａn,0 から総面積Ａn,t+1 までを順次求める工程を、ｎを１から１つずつ増やしながら所定値（ｕ−１）に達するまで繰り返し行なう第１０の工程と、第１０の工程よりも後に、第４の工程から第９の工程までの工程と同様の方法によって、残存する対象領域に関する総面積Ａu,0 から総面積Ａu,t+1 までを順次求める第１１の工程と、第１１の工程よりも後に、各総面積を用いてクリティカルエリアを算出する第１２の工程とを備えている。
第４のパターン解析方法によると、例えばライン部となる第１の領域と例えばスペース部となる第２の領域とを含む実際のパターンレイアウトデータを、それぞれ異なる幅を有する複数の矩形パターンの単純な組み合わせとして取り扱うことが可能になる。すなわち、各矩形パターンの幅と例えば異物等の欠陥のサイズとの関係を考慮しながら、各矩形パターンの総面積を用いてクリティカルエリアを簡単且つ正確に算出することができる。さらに、一方の領域（例えば第１の領域）についてクリティカルエリアを算出する場合には、他方の領域（第２の領域）の幅も考慮に入れてクリティカルエリアの算出を行なうため、本発明に係る第３のパターン解析方法と比べて、算出されたクリティカルエリアの精度が向上する。従って、本発明に係る第４のパターン解析方法により得られたクリティカルエリアを歩留まり算出に使用することにより、高集積化されたＬＳＩの複雑なパターンに対しても、実製品の歩留まりに極めて近い高精度な歩留まりを高速で計算できる。
第４のパターン解析方法において、第１０の工程は、Ｘn が大きくなるに従ってきざみ幅ΔＸを大きくしていく工程を含み、第８の工程は、Ｙm が大きくなるに従ってきざみ幅ΔＹを大きくしていく工程を含むことが好ましい。
このようにすると、クリティカルエリアの算出において、計算精度を落とすことなく計算速度を大きくすることが可能になる。この場合、第１０の工程は、Ｘn が所定の範囲内にある限り、きざみ幅ΔＸを一定の値に保持する工程を含み、第８の工程は、Ｙm が所定の範囲内にある限り、きざみ幅ΔＹを一定の値に保持する工程を含むと、計算速度をより大きくすることができる。具体的には、第１０の工程において、Ｘn が最小幅Ｘmin の２倍の値未満である場合にはきざみ幅ΔＸを最小幅Ｘmin の１０分の１倍の値に設定し、Ｘn が最小幅Ｘmin の２倍の値以上で且つ最小幅Ｘmin の５倍の値未満である場合にはきざみ幅ΔＸを最小幅Ｘmin の５分の１倍の値に設定し、Ｘn が最小幅Ｘmin の５倍の値以上で且つ最小幅Ｘmin の１０倍の値未満である場合にはきざみ幅ΔＸを最小幅Ｘmin と同等の値に設定し、Ｘn が最小幅Ｘmin の１０倍の値以上で且つ最小幅Ｘmin の１００倍の値未満である場合にはきざみ幅ΔＸを最小幅Ｘmin の１０倍の値に設定してもよい。また、第８の工程において、Ｙm が最小幅Ｙmin の２倍の値未満である場合にはきざみ幅ΔＹを最小幅Ｙmin の１０分の１倍の値に設定し、Ｙm が最小幅Ｙmin の２倍の値以上で且つ最小幅Ｙmin の５倍の値未満である場合にはきざみ幅ΔＹを最小幅Ｙmin の５分の１倍の値に設定し、Ｙm が最小幅Ｙmin の５倍の値以上で且つ最小幅Ｙmin の１０倍の値未満である場合にはきざみ幅ΔＹを最小幅Ｙmin と同等の値に設定し、Ｙm が最小幅Ｙmin の１０倍の値以上で且つ最小幅Ｙmin の１００倍の値未満である場合にはきざみ幅ΔＹを最小幅Ｙmin の１０倍の値に設定してもよい。
第３又は第４のパターン解析方法において、第２の工程と第３の工程との間に、パターンレイアウトデータにおけるダミーパターンが配置されている領域を対象領域から除外する工程をさらに備えていることが好ましい。
このようにすると、実製品の歩留まりには関係しないダミーパターンを除外してクリティカルエリアの算出を精度良く行なうことができるので、該クリティカルエリアを用いて、実製品の歩留まりに近い、より高精度な歩留まりを算出することができる。
本発明に係る第１のパターン解析装置は、クリティカルエリアを求める対象であるパターンレイアウトデータとなるマスクデータをＣＡＤデータとして記憶する記憶装置と、記憶装置から読み出したマスクデータを用いて、本発明に係る第３又は第４のパターン解析方法を実行する演算手段と、演算手段によって得られたクリティカルエリアの情報を出力する出力手段とを備えている。
すなわち、第１のパターン解析装置は、本発明に係る第３又は第４のパターン解析方法を行なうパターン解析装置であるため、前述の各効果を得ることができる。
本発明に係る第５のパターン解析方法は、多層配線間のコンタクト不良を考慮した歩留まり算出の対象となるビアの個数を算出するためのパターン解析方法を前提とする。具体的には、多層配線を構成する下層の第１配線及び上層の第２配線のそれぞれのパターンレイアウトである、第１配線パターンレイアウトデータ及び第２配線パターンレイアウトデータ、並びに第１配線と第２配線とを接続するためのビアのパターンレイアウトであるコンタクトパターンレイアウトデータを準備する第１の工程と、第１配線パターンレイアウトデータにおける第１配線のライン部と、第２配線パターンレイアウトデータにおける第２配線のライン部とが重なる重複領域を抽出する第２の工程と、第２の工程で抽出された全ての重複領域から、ビアを１個だけ含む対象重複領域を抽出する第３の工程と、第３の工程で抽出された全ての対象重複領域内におけるビアの総面積Ｓを求める第４の工程と、総面積Ｓをビアの１個当たりの面積Ｓ1 によって除することにより、単接続ビア数Ｎ1 を求める第５の工程とを備えている。
第５のパターン解析方法によると、下層配線のライン部と上層配線のライン部とが重なる重複領域を抽出した後、抽出された重複領域の中から、ビアを１個だけ含む対象重複領域を抽出し、その後、抽出された全ての対象重複領域内におけるビアの総面積Ｓを求め、該総面積Ｓをビア１個当たりの面積Ｓ1 によって除することにより、単接続ビア数Ｎ1 を求める。このため、下層配線と上層配線とを単独で接続するビアの個数、つまり単接続ビア数を効率よく且つ正確に計算することが可能になる。従って、本発明に係る第５のパターン解析方法により得られた単接続ビア数を、例えばプロセスによって決まるビア不良率と共に歩留まり算出に使用することにより、高集積化されたＬＳＩの複雑なパターンに対しても、実製品の歩留まりに極めて近い高精度な歩留まりを高速で計算できる。尚、本願において、ビアの面積とは、レイアウトデータ上におけるビアとその接続対象の配線との接触面積を意味する。
第５のパターン解析方法において、多層配線は、第１配線の下側に設けられた第３配線をさらに備え、第４の工程は、第１配線と第３配線とを接続するための他のビアと、対象重複領域内のビアとの重なり具合をＮ（Ｎは自然数）通りに分類して、該Ｎ通りの分類に応じてＮ通りの総面積Ｓを求める工程を含み、第５の工程は、Ｎ通りの総面積Ｓのそれぞれをビアの１個当たりの面積Ｓ1 によって除することにより、Ｎ通りの分類に応じてＮ通りの単接続ビア数Ｎ1 を求める工程を含むことが好ましい。
このようにすると、３層以上の多層配線構造を対象として、該構造における下部ビアと上部ビアとの重なり状態に依存する不良要因を個別に考慮しながら、単接続ビア数の算出を行なえるので、該単接続ビア数を用いて、より正確な歩留まり算出を行なうことができる。
本発明に係る第６のパターン解析方法は、多層配線間のコンタクト不良を考慮した歩留まり算出の対象となるビアの個数を算出するためのパターン解析方法を前提とする。具体的には、多層配線を構成する下層の第１配線及び上層の第２配線のそれぞれのパターンレイアウトである、第１配線パターンレイアウトデータ及び第２配線パターンレイアウトデータ、並びに第１配線と第２配線とを接続するためのビアのパターンレイアウトであるコンタクトパターンレイアウトデータを準備する第１の工程と、コンタクトパターンレイアウトデータの各ビアのうち、所定値以下の間隔で他のビアと近接する近接ビアを抽出する第２の工程と、第２の工程で抽出された全ての近接ビアの中から、当該近接ビアと接続される第１配線及び第２配線が共に、当該近接ビアと近接する他のビアとは異なるノードである異ノード近接ビアを抽出する第３の工程と、第３の工程で抽出された全ての異ノード近接ビアの総面積Ｓを求める第４の工程と、総面積Ｓをビアの１個当たりの面積Ｓ1 によって除することにより、異ノード近接ビア数Ｎ2 を求める第５の工程とを備えている。
第６のパターン解析方法によると、下層配線と上層配線とを接続するビアのうち、隣接ビアとの間隔が所定値以下であり且つ接続する下層配線及び上層配線の両方が隣接ビアとは異なるノードになっている異ノード近接ビアを抽出する。その後、抽出された全ての異ノード近接ビアの総面積Ｓを求め、該総面積Ｓをビア１個当たりの面積Ｓ1 によって除することにより、異ノード近接ビア数Ｎ2 を求める。このため、ビア同士のリーク（ショート）が起こりうるビアの総数、つまり異ノード近接ビア数を効率よく且つ正確に計算することが可能になる。従って、本発明に係る第６のパターン解析方法により得られた異ノード近接ビア数を、例えばプロセスによって決まるビアリーク不良率と共に歩留まり算出に使用することにより、高集積化されたＬＳＩの複雑なパターンに対しても、実製品の歩留まりに極めて近い高精度な歩留まりを高速で計算できる。
第５又は第６のパターン解析方法において、第１の工程と第４の工程との間に、各パターンレイアウトデータ、重複領域又は対象重複領域から、ダミーパターンが配置されている領域を除外する工程をさらに備えていることが好ましい。
このようにすると、実製品の歩留まりには関係しないダミーパターンを除外して単接続ビア数又は異ノード近接ビア数の算出を精度良く行なうことができるので、該単接続ビア数又は異ノード近接ビア数を用いて、実製品の歩留まりに近い、より高精度な歩留まりを算出することができる。
尚、第５又は第６のパターン解析方法において、下層の第１配線が例えばトランジスタの拡散層であってもよく、又は上層の第２配線が例えば容量素子の電極であってもよい。言い換えると、ビアに代えてコンタクトを対象としてもよい。
本発明に係る第２のパターン解析装置は、多層配線間のコンタクト不良を考慮した歩留まり算出の対象であるパターンレイアウトデータとなるマスクデータをＣＡＤデータとして記憶する記憶装置と、記憶装置から読み出したマスクデータを用いて、本発明に係る第５又は第６のパターン解析方法を実行する演算手段と、演算手段によって得られた単接続ビア数又は異ノード近接ビア数の情報を出力する出力手段とを備えている。
すなわち、第２のパターン解析装置は、本発明に係る第５又は第６のパターン解析方法を行なうパターン解析装置であるため、前述の各効果を得ることができる。
本発明によると、クリティカルエリア又は単接続ビア数若しくは異ノード近接ビア数を簡単且つ正確に算出できるため、該クリティカルエリア又は該単接続ビア数若しくは異ノード近接ビア数を歩留まり算出に使用することにより、高集積化されたＬＳＩの複雑なパターンに対しても、実製品の歩留まりに極めて近い高精度な歩留まりを高速で計算することができる。
（第１の実施形態）
以下、本発明の第１の実施形態に係るパターン解析装置及びパターン解析方法について、配線パターンレイアウトのクリティカルエリアを算出する場合を例として、図面を参照しながら説明する。
図１は、第１の実施形態に係るパターン解析装置の構成の一例を示す図である。図１に示すように、本実施形態のパターン解析装置１００は、主制御部（ＣＰＵ：central processing unit ）１０１と、パターンレイアウトデータ１０３及びクリティカルエリア情報１０４を格納するための記憶装置１０２とから構成されている。主制御部１０１は演算手段として、記憶装置１０２からパターンレイアウトデータ１０３を読み出し、該読み出されたパターンレイアウトデータ１０３を用いて、後述する本実施形態のパターン解析方法を実行する。また、主制御部１０１は出力手段として、本実施形態のパターン解析方法を実行することにより得られた計算結果であるクリィティカルエリア情報１０４を記憶装置１０２に出力する。
尚、以下に説明する本実施形態のパターン解析方法を行なうためのパターン解析装置の構成が、図１に示す構成に限られないことは言うまでもない。
図２は、図１に示すパターン解析装置を用いた、第１の実施形態に係るパターン解析方法のフローチャートであり、図３（ａ）〜（ｅ）は、図２に示すフローチャートの各ステップを説明するための配線パターンレイアウト図である。
まず、第１ステップＳ１０１において、コンピュータの記憶領域である記憶装置１０１からパターンレイアウトデータ１０３、具体的には、クリティカルエリアを求める対象である特定の配線パターンレイアウトデータとなるマスクデータをＣＡＤ（computer aided design ）データとして読み出す。ここで、図３（ａ）に示すように、配線パターンレイアウトデータは、配線部分に該当する複数のライン領域２０１と、配線間領域に該当する複数のスペース領域２０２とを含んでいる。また、本実施形態では、クリティカルエリアを算出する対象領域として、複数のスペース領域２０２を選択する。
次に、第２ステップＳ１０２において、図３（ｂ）に示すように、対象領域である各スペース領域２０２から、スペース領域２０２の最小幅（最小スペース幅）Ｘmin 以上で且つ該Ｘmin ときざみ幅ΔＸとの和であるＸ1 未満の幅（配線スペース）を有する複数の第１矩形領域２０３を抽出する（抽出される第１矩形領域２０３は１つであってもよいし、該当領域が抽出されない場合があってもよい）。
次に、第３ステップＳ１０３において、第２ステップＳ１０２で抽出した複数の第１矩形領域２０３の総面積Ｓ1 を求める。
次に、第４ステップＳ１０４において、第２ステップＳ１０２で抽出した第１矩形領域２０３を計算済み領域として対象領域（スペース領域２０２）から別領域１に分類し直す。すなわち、第２ステップＳ１０２で抽出した第１矩形領域２０３を対象領域から除外する。尚、本実施形態では、図３（ｃ）に示すように、以降のステップにおいて前述の別領域１をライン領域２０１として取り扱う。
次に、Ｘn （ｎは１からｔまでの自然数）以上で且つ該Ｘn ときざみ幅ΔＸとの和であるＸn+1 未満の幅を有する第（ｎ＋１）矩形領域を対象領域から抽出した後、第（ｎ＋１）矩形領域の総面積Ｓn+1 を求め、その後、第（ｎ＋１）矩形領域を対象領域から除外する工程を、ｎを１から１つずつ増やしながらＸn が所定値Ｘt （ｔは任意の自然数）に達するまで繰り返し行なう。
具体的には、ｎ＝１に設定した後、第５ステップＳ１０５において、図３（ｄ）に示すように、対象領域である残りのスペース領域２０２から、前記のＸ1 以上で且つ該Ｘ1 ときざみ幅ΔＸとの和であるＸ2 未満の幅（配線スペース）を有する第２矩形領域２０４を抽出する（抽出される第２矩形領域２０４は１つであってもよいし、該当領域が抽出されない場合があってもよい）。
次に、第６ステップＳ１０６において、第５ステップＳ１０５で抽出した第２矩形領域２０４の総面積Ｓ2 を求める。
次に、第７ステップＳ１０７において、第５ステップＳ１０５で抽出した第２矩形領域２０４を計算済み領域として対象領域（残りのスペース領域２０２）から別領域２に分類し直す。すなわち、第５ステップＳ１０５で抽出した第２矩形領域２０４を対象領域から除外する。尚、本実施形態では、図３（ｅ）に示すように、以降のステップにおいて前述の別領域２をライン領域２０１として取り扱う。
続いて、きざみ幅をΔＸとしてｎを１つずつ増やしながら、第８ステップＳ１０８において、スペース幅Ｘn （ｎは１からｔまでの自然数）が所定値Ｘt （ｔは任意の自然数）に達すると判断されるまで、第５ステップＳ１０５、第６ステップＳ１０６、第７ステップＳ１０７及び第８ステップＳ１０８を繰り返し行なう。尚、第８ステップＳ１０８でスペース幅Ｘn が所定値Ｘt に達したと判断されたときの第ｔ矩形領域の総面積はＳt であるとする。
次に、第８ステップＳ１０８でスペース幅Ｘn が所定値Ｘt に達したと判断された後、第９ステップＳ１０９において、残存する対象領域（つまり所定値Ｘt 以上の幅を持つスペース領域２０２）の総面積Ｓt+1 を求める。図４（ａ）は、以上のように求められた各総面積Ｓ1 、Ｓ2 、・・・、Ｓt 、Ｓt+1 のスペース幅Ｘn （具体的にはＸmin 、Ｘ1 、Ｘ2 、・・・、Ｘt-1 、Ｘt ）に対する分布状況を示している。
次に、第１０ステップＳ１１０において、前記の各総面積Ｓ1 、Ｓ2 、・・・、Ｓt 、Ｓt+1 を用いてクリティカルエリアを算出する。尚、クリティカルエリアの具体的な算出方法については後述する。
次に、第１１ステップＳ１１１において、第１０ステップＳ１１０で算出されたクリティカルエリアの情報（クリィティカルエリア情報１０４）を記憶装置１０２上のファイルに出力し、それによってパターン解析処理を終了する。
以下、第１０ステップＳ１１０における総面積Ｓ1 、Ｓ2 、・・・、Ｓt 、Ｓt+1 を用いたクリティカルエリアの算出方法の一例について詳細に説明する。尚、総面積Ｓ1 、Ｓ2 、・・・、Ｓt 、Ｓt+1 を用いたクリティカルエリアの算出方法は本例に限定されるものではない。
例えば非特許文献３に開示された前述の（式４−２）を用いて、実際の製品のクリティカルエリアを求めるためには、実際に製品レイアウトを、適切なきざみ幅で設定された複数の異なる配線幅ｗ又は配線間スペース幅ｓを持つ矩形パターンに分割する必要があると共に、各矩形パターンの総長（長方形である矩形パターンの長辺の長さ又は正方形である矩形パターンの一辺の長さの合計値）を算出する必要がある。
ところで、近年のＥＤＡ（electron design automation）技術の発達により、実際の製品レイアウトにおいては配線の幅と間隔とは同じ値又はほぼ同じ値を持つように自動化が行なわれている。そこで、本実施形態では、上記（式４−２）において配線幅が配線間スペース幅と同じである（ｗ＝ｓ）と仮定して、例えばショート不良を考慮したクリティカルエリアの算出において、適切なきざみ幅で設定された複数の異なるスペース幅を持つ配線間スペース領域（矩形パターン）の総長のうち必要な長さのみを正確に求め、それを上記（式４−２）で用いるものとする。
具体的には、上記（式４−２）における配線長Ｌを、各総面積Ｓ1 、Ｓ2 、・・・、Ｓt 、Ｓt+1 について、例えばＬ1 ＝Ｓ1 ／（（Ｘ1 ＋Ｘmin ）／２）、Ｌ2 ＝Ｓ2 ／（（Ｘ2 ＋Ｘ1 ）／２）、・・・、Ｌt ＝Ｓt ／（（Ｘt ＋Ｘt-1 ）／２）、Ｌt+1 ＝Ｘt 等の近似式を用いて算出する。そして、各配線長Ｌ1 、Ｌ2 、・・・、Ｌt 、Ｌt+1 を用いて、例えば欠陥となる異物の直径がＸn である場合には、Ｘn ／３よりも大きく且つＸn 以下の範囲にある全てのスペース幅Ｘp （ｐはｎ以下の自然数）について、Ｌp ・（Ｘn −Ｘp ）（（式４−２）の第２式参照）の和Ａｃ１（Ｘn ）を計算する。また、Ｘn ／３以下の範囲にある全てのスペース幅Ｘq （ｑはｐ以下の自然数）について、Ｌq ・２Ｘq （（式４−２）の第３式参照）の和Ａｃ２（Ｘn ）を計算する。これにより、Ａｃ１（Ｘn ）とＡｃ２（Ｘn ）との和としてクリティカルエリアを算出することができる。図４（ｂ）は、図４（ａ）に示す各総面積Ｓ1 、Ｓ2 、・・・、Ｓt 、Ｓt+1 を用いて以上のように求められたクリティカルエリアと、異物の直径との相関関係を示している。尚、図４（ｂ）において、異物の直径を横軸にとり、クリティカルエリアを縦軸にとっている。図４（ｂ）に示すクリティカルエリア、つまりショート不良を考慮したクリティカルエリアを算出できると、該クリティカルエリアを公知の歩留まり計算式（例えば「背景技術」の（式３））に代入することにより、配線ショートを考慮した歩留まりの算出を行なうことができる。
尚、以上の説明においては、配線間領域に該当する複数のスペース領域２０２を対象として、第１ステップＳ１０１〜第１１ステップＳ１１１を行なうことにより、ショート不良を考慮したクリティカルエリアを算出した。これと同様に、配線部分に該当する複数のライン領域２０１を対象として、第１ステップＳ１０１〜第１１ステップＳ１１１を行なうことにより、配線オープンを考慮したクリティカルエリアの算出つまり歩留まりの算出を行なうことができる。
第１の実施形態によると、複数のライン領域２０１と複数のスペース領域２０２とを含む実際のパターンレイアウトデータ１０３を、それぞれ異なる幅を有する複数の矩形パターン（第１矩形領域２０３及び第２矩形領域２０４等）の単純な組み合わせとして取り扱うことが可能になる。すなわち、各矩形パターンの幅（正確には配線間スペース幅）と例えば異物等の欠陥のサイズとの関係を考慮しながら、各矩形パターンの総面積を用いてクリティカルエリアを簡単且つ正確に算出することができる。従って、このように得られたクリティカルエリアを歩留まり算出に使用することにより、高集積化されたＬＳＩの複雑なパターンに対しても、実製品の歩留まりに極めて近い高精度な歩留まりを高速で計算できる。
尚、第１の実施形態において、第１ステップＳ１０１と第２ステップＳ１０２との間に、パターンレイアウトデータにおけるダミーパターン（製品の実使用時に機能しないパターン：例えばリソグラフィ精度向上のためのダミー配線パターン等）が配置されている領域を、クリティカルエリアを算出する対象領域から除外する工程をさらに備えていることが好ましい。このようにすると、実製品の歩留まりには関係しないダミーパターンを除外してクリティカルエリアの算出を精度良く行なうことができるので、該クリティカルエリアを用いて、実製品の歩留まりに近い、より高精度な歩留まりを算出することができる。
（第２の実施形態）
以下、本発明の第２の実施形態に係るパターン解析装置及びパターン解析方法について、配線パターンレイアウトのクリティカルエリアを算出する場合を例として、図面を参照しながら説明する。
第２の実施形態に係るパターン解析装置の構成の一例は、例えば図１に示す第１の実施形態の場合と同様である。具体的には、図１に示すように、本実施形態のパターン解析装置１００は、主制御部（ＣＰＵ）１０１と、パターンレイアウトデータ１０３及びクリティカルエリア情報１０４を格納するための記憶装置１０２とから構成されている。主制御部１０１は演算手段として、記憶装置１０２からパターンレイアウトデータ１０３を読み出し、該読み出されたパターンレイアウトデータ１０３を用いて、後述する本実施形態のパターン解析方法を実行する。また、主制御部１０１は出力手段として、本実施形態のパターン解析方法を実行することにより得られた計算結果であるクリィティカルエリア情報１０４を記憶装置１０２に出力する。
尚、以下に説明する本実施形態のパターン解析方法を行なうためのパターン解析装置の構成が、図１に示す構成に限られないことは言うまでもない。
図５は、図１に示すパターン解析装置を用いた、第２の実施形態に係るパターン解析方法のフローチャートである。
まず、第１ステップＳ２０１において、コンピュータの記憶領域である記憶装置１０１からパターンレイアウトデータ１０３、具体的には、クリティカルエリアを求める対象である特定の配線パターンレイアウトデータとなるマスクデータをＣＡＤデータとして読み出す。ここで、配線パターンレイアウトデータは、配線部分に該当する複数のライン領域と、配線間領域に該当する複数のスペース領域とを含んでいる。また、本実施形態では、クリティカルエリアを算出する対象領域として、複数のスペース領域を選択する。尚、本実施形態では、対象領域となるスペース領域における最小寸法（最小幅）は例えば０．１μｍであるとする。
次に、ｋ＝１に設定した後、第２ステップＳ２０２において、対象領域である各スペース領域から、スペース領域の最小幅（最小スペース幅）Ｘmin （例えば０．１μｍ）以上で且つ該Ｘmin ときざみ幅ΔＸ1 （例えば０．０１μｍ）との和であるＸ1,1 （例えば０．１１μｍ）未満の幅（配線スペース）を有する矩形領域（１，１）を抽出する（抽出される矩形領域（１，１）は１つであってもよいし、該当領域が抽出されない場合があってもよい）。
次に、第３ステップＳ２０３において、第２ステップＳ２０２で抽出した矩形領域（１，１）の総面積Ｓ1,1 を求める。
次に、第４ステップＳ２０４において、第２ステップＳ２０２で抽出した矩形領域（１，１）を計算済み領域として対象領域（スペース領域）から別領域（１，１）に分類し直す。すなわち、第２ステップＳ２０２で抽出した矩形領域（１，１）を対象領域から除外する。尚、本実施形態では、以降のステップにおいて前述の別領域（１，１）をライン領域として取り扱う。
次に、Ｘk、n （ｋ及びｎは自然数）以上で且つ該Ｘk、n ときざみ幅ΔＸk との和であるＸk、n+1 未満の幅を有する矩形領域（ｋ，ｎ＋１）を対象領域から抽出した後、矩形領域（ｋ，ｎ＋１）の総面積Ｓk、n+1 を求め、その後、矩形領域（ｋ，ｎ＋１）を対象領域から除外する工程を、後述する手順に従って繰り返し行なう。ここで、本実施形態では、Ｘn が大きくなるに従って、きざみ幅ΔＸを大きくしていく。但し、Ｘn が所定の範囲内にある限りは、きざみ幅ΔＸを一定の値に保つ。
具体的には、ｎ＝１、ｋ＝１に設定した後、第５ステップＳ２０５において、対象領域である残りのスペース領域から、前記のＸ1,1 （例えば０．１１μｍ）以上で且つ該Ｘ1,1 ときざみ幅ΔＸ1 （例えば０．０１μｍ）との和であるＸ1,2 （例えば０．１２μｍ）未満の幅（配線スペース）を有する矩形領域（１，２）を抽出する（抽出される矩形領域（１，２）は１つであってもよいし、該当領域が抽出されない場合があってもよい）。
次に、第６ステップＳ２０６において、第５ステップＳ２０５で抽出した矩形領域（１，２）の総面積Ｓ1,2 を求める。
次に、第７ステップＳ２０７において、第５ステップＳ２０５で抽出した矩形領域（１，２）を計算済み領域として対象領域（残りのスペース領域）から別領域（１，２）に分類し直す。すなわち、第５ステップＳ２０５で抽出した矩形領域（１，２）を対象領域から除外する。尚、本実施形態では、以降のステップにおいて前述の別領域（１，２）をライン領域として取り扱う。
続いて、きざみ幅をΔＸ1 （例えば０．０１μｍ）としてｎを１つずつｔ１（ｋ＝１におけるｎの最大値）まで増やしながら、第８ステップＳ２０８において、スペース幅Ｘ1,n （ｎは自然数）が所定値Ｘ1,t1（例えば０．２μｍ）に達すると判断されるまで、第５ステップＳ２０５、第６ステップＳ２０６、第７ステップＳ２０７及び第８ステップＳ２０８を繰り返し行なう。
次に、第８ステップＳ２０８でスペース幅Ｘ1,n が所定値Ｘ1,t1（例えば０．２μｍ）に達したと判断された場合、第９ステップＳ２０９において、きざみ幅をΔＸ2 （例えば０．０２μｍ）に設定する。すなわち、ｋの値を１つ増やして２にする。
その後、第２ステップＳ２０２において、対象領域である残りのスペース領域から、Ｘ1,n の最大値つまりＸ1,t1（例えば０．２μｍ）以上で且つ該Ｘ1,t1ときざみ幅ΔＸ2 （例えば０．０２μｍ）との和であるＸ2,1 （例えば０．２２μｍ）未満の幅（配線スペース）を有する矩形領域（２，１）を抽出する（抽出される矩形領域（２，１）は１つであってもよいし、該当領域が抽出されない場合があってもよい）。
次に、第３ステップＳ２０３において、第２ステップＳ２０２で抽出した矩形領域（２，１）の総面積Ｓ2,1 を求める。
次に、第４ステップＳ２０４において、第３ステップＳ２０３で抽出した矩形領域（２，１）を計算済み領域として対象領域（残りのスペース領域）から別領域（２，１）に分類し直す。すなわち、第３ステップＳ２０３で抽出した矩形領域（２，１）を対象領域から除外する。尚、本実施形態では、以降のステップにおいて前述の別領域（２，１）をライン領域として取り扱う。
続いて、ｎ＝１に設定した後、きざみ幅をΔＸ2 （例えば０．０２μｍ）としてｎを１つずつｔ２（ｋ＝２におけるｎの最大値）まで増やしながら、第８ステップＳ２０８において、スペース幅Ｘ2,n （ｎは自然数）が所定値Ｘ2,t2（例えば０．５μｍ）に達すると判断されるまで、第５ステップＳ２０５、第６ステップＳ２０６、第７ステップＳ２０７及び第８ステップＳ２０８を繰り返し行なう。
次に、第８ステップＳ２０８でスペース幅Ｘ2,n が所定値Ｘ2,t2（例えば０．５μｍ）に達したと判断された場合、第９ステップＳ２０９において、きざみ幅をΔＸ3 （例えば０．１μｍ）に設定する。すなわち、ｋの値を１つ増やして３にする。
以下、同様に、ｋ＝４（本実施形態ではｋの最大値を４としている）になるまで、つまり、スペース幅Ｘ3、n 及びＸ4、n に対して第２ステップＳ２０２、第３ステップＳ２０３、第４ステップＳ２０４、第５ステップＳ２０５、第６ステップＳ２０６、第７ステップＳ２０７、第８ステップＳ２０８及び第９ステップＳ２０９を繰り返し行なう。
尚、第８ステップＳ２０８でスペース幅Ｘ3,n が所定値Ｘ3,t3（例えば１μｍ。尚、ｔ３はｋ＝３におけるｎの最大値）に達したと判断された場合、第９ステップＳ２０９において、きざみ幅をΔＸ4 （例えば１μｍ）に設定する。
また、第８ステップＳ２０８でスペース幅Ｘ4、n が所定値Ｘ4,t4（例えば１０μｍ。尚、ｔ４はｋ＝４におけるｎの最大値）に達したと判断され、続く、第９ステップＳ２０９でｋが５に達したと判断された場合、第１０ステップＳ２１０において、残存する対象領域（つまり所定値Ｘ4,t4（例えば１０μｍ）以上の幅を持つスペース領域）の総面積Ｓe を求める。図６（ａ）は、以上のように求められた各総面積Ｓ1,1 、Ｓ1,2 、Ｓ1,3 、・・・、Ｓ1,t1、Ｓ2,1 、Ｓ2,2 、Ｓ2,3 、・・・、Ｓ2,t2、Ｓ3,1 、Ｓ3,2 、Ｓ3,3 、・・・、Ｓ3,t3 、Ｓ4,1 、Ｓ4,2 、Ｓ4,3 、・・・、Ｓ4,t4 、Ｓe のスペース幅Ｘk、n （具体的にはＸmin 、Ｘ1,1 、Ｘ1,2 、・・・、Ｘ2,1 、Ｘ2,2 、・・・、Ｘ4,t4 ）に対する分布状況を示している。
次に、第１１ステップＳ２１１において、前記の各総面積Ｓ1,1 、Ｓ1,2 、・・・、Ｓ2,1 、Ｓ2,2 、・・・、Ｓe を用いてクリティカルエリアを算出する。尚、クリティカルエリアの具体的な算出方法は、例えば第１の実施形態の第１０ステップＳ１１０と同様である。図６（ｂ）は、図６（ａ）に示す各総面積Ｓ1,1 、Ｓ1,2 、・・・、Ｓ2,1 、Ｓ2,2 、・・・、Ｓe を用いて第１の実施形態と同様の方法により求められたクリティカルエリアと、異物の直径との相関関係を示している。尚、図６（ｂ）において、異物の直径を横軸にとり、クリティカルエリアを縦軸にとっている。図６（ｂ）に示すクリティカルエリア、つまりショート不良を考慮したクリティカルエリアを算出できると、該クリティカルエリアを公知の歩留まり計算式（例えば「背景技術」の（式３））に代入することにより、配線ショートを考慮した歩留まりの算出を行なうことができる。
次に、第１２ステップＳ２１２において、第１１ステップＳ２１１で算出されたクリティカルエリアの情報（クリィティカルエリア情報１０４）を記憶装置１０２上のファイルに出力し、それによってパターン解析処理を終了する。
尚、以上の説明においては、配線間領域に該当する複数のスペース領域を対象として、第１ステップＳ２０１〜第１２ステップＳ２１２を行なうことにより、ショート不良を考慮したクリティカルエリアを算出した。これと同様に、配線部分に該当する複数のライン領域を対象として、第１ステップＳ２０１〜第１２ステップＳ２１２を行なうことにより、配線オープンを考慮したクリティカルエリアの算出、つまりは配線オープンを考慮した歩留まりの算出を行なうことができる。
第２の実施形態によると、第１の実施形態と同様の効果が得られる。すなわち、複数のライン領域と複数のスペース領域とを含む実際のパターンレイアウトデータ１０３を、それぞれ異なる幅を有する複数の矩形パターン（矩形領域（１，１）及び矩形領域（１，２）等）の単純な組み合わせとして取り扱うことが可能になる。すなわち、各矩形パターンの幅（正確には配線間スペース幅）と例えば異物等の欠陥のサイズとの関係を考慮しながら、各矩形パターンの総面積を用いてクリティカルエリアを簡単且つ正確に算出することができる。従って、このように得られたクリティカルエリアを歩留まり算出に使用することにより、高集積化されたＬＳＩの複雑なパターンに対しても、実製品の歩留まりに極めて近い高精度な歩留まりを高速で計算できる。
また、第２の実施形態によると、スペース幅Ｘk、n が大きくなるに従ってきざみ幅ΔＸk を大きくしていくため、クリティカルエリアの算出において、計算精度を落とすことなく計算速度を大きくすることが可能になる。また、このとき、スペース幅Ｘk、n が所定の範囲内にある限り、きざみ幅ΔＸk を一定の値に保持するため、計算速度をより大きくすることができる。具体的には、本実施形態のように、Ｘk、n が最小幅Ｘmin の２倍の値（その近傍の値でもよい）未満である場合にはきざみ幅ΔＸk を最小幅Ｘmin の１０分の１倍の値（その近傍の値でもよい）に設定し、Ｘk、n が最小幅Ｘmin の２倍の値（その近傍の値でもよい）以上で且つ最小幅Ｘmin の５倍の値（その近傍の値でもよい）未満である場合にはきざみ幅ΔＸk を最小幅Ｘmin の５分の１倍の値（その近傍の値でもよい）に設定し、Ｘk、n が最小幅Ｘmin の５倍の値（その近傍の値でもよい）以上で且つ最小幅Ｘmin の１０倍の値（その近傍の値でもよい）未満である場合にはきざみ幅ΔＸk を最小幅Ｘmin と同等の値（その近傍の値でもよい）に設定し、Ｘk、n が最小幅Ｘmin の１０倍の値（その近傍の値でもよい）以上で且つ最小幅Ｘmin の１００倍の値（その近傍の値でもよい）未満である場合にはきざみ幅ΔＸk を最小幅Ｘmin の１０倍の値（その近傍の値でもよい）に設定してもよい。
尚、第２の実施形態において、例えばクリティカルエリアの計算速度をより大きくするために、各きざみ幅ΔＸk （ｋは自然数）として、前述の値と異なる値を用いてもよい。また、ｋの最大値についても、前述の値と異なる値を用いてもよい。各所定値Ｘ1,t1、Ｘ2,t2、Ｘ3,t3及びＸ4,t4は、ｋを用いてＸk,tk（ｔｋは自然数）と表されるが、Ｘk,tkについても、前述の値と異なる値を用いてもよく、各ｋについてのｔｋ（ｎの最大値）についても、前述の値と異なる値を用いてもよい。さらに、スペース領域を対象としたクリティカルエリアの計算と、ライン領域を対象としたクリティカルエリアの計算との間で、きざみ幅ΔＸk 、所定値Ｘk,tk、ｋの最大値及びｔｋの値のそれぞれについて互いに異なる値を設定してもよい。
また、第２の実施形態を用いて実際にクリティカルエリアの計算を行なう場合、ライン領域については、オリジナルデータが通常矩形の集合であるため、きざみ幅ΔＸk （ｋは自然数）を小さくすることよって、それだけ計算精度が向上するという傾向がある。それに対して、スペース領域については、オリジナルデータつまり元の形状が複雑であるため、きざみ幅ΔＸk （ｋは自然数）を小さくしすぎると、計算時間が増大してしまうので、それを考慮してきざみ幅ΔＸk を決定する必要がある。
また、第２の実施形態において、第１ステップＳ２０１と第２ステップＳ２０２との間に、パターンレイアウトデータにおけるダミーパターンが配置されている領域を、クリティカルエリアを算出する対象領域から除外する工程をさらに備えていることが好ましい。このようにすると、実製品の歩留まりには関係しないダミーパターンを除外してクリティカルエリアの算出を精度良く行なうことができるので、該クリティカルエリアを用いて、実製品の歩留まりに近い、より高精度な歩留まりを算出することができる。
（第３の実施形態）
以下、本発明の第３の実施形態に係るパターン解析装置及びパターン解析方法について、ＬＳＩの多層配線構造における下層配線と上層配線とを電気的に接続するためのコンタクトとなる単接続ビアの個数を算出する場合を例として、図面を参照しながら説明する。尚、本実施形態により得られた単接続ビア数をビア個数Ｎとして、例えば（式６）（「背景技術」参照）に代入することにより、コンタクト不良に依存する歩留まりＹＲＶを求めることができる。
ここで、まず、「単接続ビア」及び「コンタクト不良」について説明する。図７（ａ）及び（ｂ）は、デバイスの一部（多層配線）の断面構造において「単接続ビア」及び「コンタクト不良」を説明するための図であって、図７（ａ）は下層配線と上層配線とが単接続ビアを介して電気的に接続されている様子を示し、図７（ｂ）は下層配線と上層配線とが複数のビアを介して電気的に接続されている様子を示す。
図７（ａ）及び（ｂ）に示すように、絶縁膜３４２により隔てられている第１の下層配線３４１ａ及び第２の下層配線３４１ｂの上に層間絶縁膜３４３が設けられていると共に層間絶縁膜３４３の上に上層配線３４４が設けられている。また、第１の下層配線３４１ａと上層配線３４４とを電気的に接続するために、層間絶縁膜３４３に第１のビアホール３４５ａが設けられていると共に第１のビアホール３４５ａに第１のコンタクトプラグ３４６ａが埋め込まれている。また、第２の下層配線３４１ｂと上層配線３４４とを電気的に接続するために、層間絶縁膜３４３に第２のビアホール３４５ｂが設けられていると共に第２のビアホール３４５ｂに第２のコンタクトプラグ３４６ｂが埋め込まれている。
図７（ａ）に示すように、下層配線と上層配線とを接続するためのビアが１個である場合、例えば第１のビアホール３４５ａの下に絶縁膜残り３４３ａが生じると、第１の下層配線３４１ａと上層配線３４４との間で断線が起こるというコンタクト不良が発生する。
しかしながら、このような不良が例えば異物に起因して発生する場合であって、図７（ｂ）に示すように、下層配線と上層配線とを接続するためのビアが複数個（具体的には２個）ある場合、２個のビアの両方にコンタクト不良が発生する確率は、１個のビアのみにコンタクト不良が発生する確率と比較して著しく低く、無視できる程度である。このため、例えば第１のビアホール３４５ａのうちの１つの下に絶縁膜残り３４３ａが生じたとしても、第１の下層配線３４１ａと上層配線３４４との電気的な接続は保たれる。一方、下層配線と上層配線とを接続するためのビアが複数個ある場合であっても、ビア形成条件（例えばビアホール形成のためのエッチング条件等）に問題があれば、下層配線と上層配線とを接続する全てのビアについてコンタクト不良が発生する確率が高くなる。
従って、例えば（式６）（「背景技術」参照）を用いて、コンタクト不良に依存する歩留まりＹＲＶを求める際には、ビアの個数に依存する不良と、ビアの個数に依存しない不良とを区別して歩留まり計算を行なう必要があると共に、図７（ａ）及び（ｂ）のそれぞれに示す場合、つまり、下層配線と上層配線とを接続するビアの個数が１個である場合（この場合のビアを単接続ビアと称する）と、該ビアの個数が２個以上である場合とを区別して歩留まり計算を行なう必要がある。本実施形態のパターン解析装置及びパターン解析方法は、以上のような技術的思想に基づいて、例えばＬＳＩの多層配線構造における単接続ビアの総数を求めるものである。
図８は、第３の実施形態に係るパターン解析装置の構成の一例を示す図である。図８に示すように、本実施形態のパターン解析装置３００は、主制御部（ＣＰＵ）３０１と、パターンレイアウトデータ３０３及び単接続ビア個数情報３０４を格納するための記憶装置３０２とから構成されている。主制御部３０１は演算手段として、記憶装置３０２からパターンレイアウトデータ３０３を読み出し、該読み出されたパターンレイアウトデータ３０３を用いて、後述する本実施形態のパターン解析方法を実行する。また、主制御部３０１は出力手段として、本実施形態のパターン解析方法を実行することにより得られた計算結果である単接続ビア個数情報３０４を記憶装置３０２に出力する。
尚、以下に説明する本実施形態のパターン解析方法を行なうためのパターン解析装置の構成が、図８に示す構成に限られないことは言うまでもない。
図９は、図８に示すパターン解析装置を用いた、第３の実施形態に係るパターン解析方法のフローチャートであり、図１０（ａ）〜（ｄ）は、図９に示すフローチャートの各ステップを説明するための配線パターンレイアウト図である。
まず、第１ステップＳ３０１において、コンピュータの記憶領域である記憶装置３０１からパターンレイアウトデータ３０３、具体的には、特定のパターンレイアウトデータとなるマスクデータをＣＡＤデータとして読み出す。ここで、読み出されるパターンレイアウトデータは、多層配線を構成する下層配線及び上層配線のそれぞれのパターンレイアウトデータ（配線パターンレイアウトデータ）と、下層配線と上層配線とを接続するためのビアのパターンレイアウトデータ（コンタクトパターンレイアウトデータ）とから構成される。尚、配線パターンレイアウトデータは、配線部分に該当する複数のライン領域と、配線間領域に該当する複数のスペース領域とを含んでいる。図１０（ａ）は、上層及び下層の配線パターンレイアウトデータとコンタクトパターンレイアウトデータとを重ねて表示したものである。具体的には、図１０（ａ）に示すように、下層の配線パターンレイアウトデータにおける下層配線の複数のライン部３５１と、上層の配線パターンレイアウトデータにおける上層配線の複数のライン部３５２とが、コンタクトパターンレイアウトデータにおける複数のビア３５３を介して電気的に接続されている。
次に、第２ステップＳ３０２において、図１０（ｂ）に示すように、下層配線のライン部３５１と上層配線のライン部３５２とが重なる重複領域３５４を抽出する。
次に、第３ステップＳ３０３において、図１０（ｃ）に示すように、第２のステップＳ３０２で抽出された全ての重複領域３５４から、ビア３５３を１個だけ含む対象重複領域３５５を抽出する。
次に、第４ステップＳ３０４において、図１０（ｄ）に示すように、第３のステップＳ３０３で抽出された全ての対象重複領域３５５内における全てのビア３５３Ａの総面積Ｓを求める。
次に、第５ステップＳ３０５において、前記の総面積Ｓをビア３５３の１個当たりの面積Ｓ1 によって除することにより、単接続ビア数Ｎ1 を求める。ここで、ビア３５３の１個当たりの面積Ｓ1 とは、レイアウトデータ上におけるビア３５３とその接続対象の配線（下層配線のライン部３５１又は上層配線のライン部３５２）との接触面積を意味する。
次に、第６ステップＳ３０６において、第５ステップＳ３０５で算出された結果、つまり単接続ビア数Ｎ1 の情報（単接続ビア個数情報３０４）を記憶装置３０２上のファイルに出力し、それによってパターン解析処理を終了する。
尚、以上のようにして求めた単接続ビア数Ｎ1 と、例えばプロセスによって決まるビア不良率（例えばテストパターンを用いて求められる）とに基づいて、例えば（式６）を用いてビア不良に依存する歩留まりを正確に計算することができる。
第３の実施形態によると、下層配線のライン部３５１と上層配線のライン部３５２とが重なる重複領域３５４を抽出した後、抽出された重複領域３５４の中から、ビア３５３を１個だけ含む対象重複領域３５５を抽出し、その後、抽出された全ての対象重複領域３５５内におけるビア３５３Ａの総面積Ｓを求め、該総面積Ｓをビア１個当たりの面積Ｓ1 によって除することにより、単接続ビア数Ｎ1 を求める。このため、単接続ビア数Ｎ1 を効率よく且つ正確に計算することが可能になる。従って、このようにして求められた単接続ビア数Ｎ1 を、例えばプロセスによって決まるビア不良率と共に歩留まり算出に使用することにより、高集積化されたＬＳＩの複雑なパターンに対しても、実製品の歩留まりに極めて近い高精度な歩留まりを高速で計算できる。
ところで、以上の説明においては、２層の多層配線パターンを対象としたが、３層以上の多層配線パターンについても同様の処理を繰り返すことにより、歩留まり計算に必要な単接続ビア数を求めることができる。
しかしながら、この場合、第１層配線と第２層配線とのコンタクトの歩留まりと、第２層配線と第３層配線とのコンタクトの歩留まりとを単純に積算しても、実際の製品の歩留まりに近い値が得られない場合が多い。以下、その理由について、図１１（ａ）〜（ｃ）を参照しながら説明する。図１１（ａ）〜（ｃ）はデバイスの一部分（３層配線構造部分）の概略断面構成を示している。
図１１（ａ）〜（ｃ）に示すように、第１層配線３６１の上に第１の層間絶縁膜３６２が設けられていると共に第１の層間絶縁膜３６２の上に第２層配線３６３が設けられている。第１層配線３６１と第２層配線３６３とは、第１の層間絶縁膜３６２に形成された第１のビアホール３６４に埋め込まれた第１のコンタクトプラグ３６５を介して電気的に接続されている。また、第２層配線３６３の上に第２の層間絶縁膜３６６が設けられていると共に第２の層間絶縁膜３６６の上に第３層配線３６７が設けられている。第２層配線３６３と第３層配線３６７とは、第２の層間絶縁膜３６６に形成された第２のビアホール３６８に埋め込まれた第２のコンタクトプラグ３６９を介して電気的に接続されている。
尚、図１１（ａ）は、第１のビアホール３６４と第２のビアホール３６８との間に重なり（平面方向における重なり：以下同じ）が全くない構造を示す。また、図１１（ｂ）は、第１のビアホール３６４と第２のビアホール３６８との間に、ビアホール径の半分程度の重なりがある構造を示す。さらに、図１１（ｃ）は、第１のビアホール３６４と第２のビアホール３６８との間に、ビアホール径程度の重なりがある構造を示す。すなわち、図１１（ｃ）に示す構造においては、第１のビアホール３６４と第２のビアホール３６８とはほぼ完全に重なる。
図１１（ａ）に示す構造の場合、ビア不良に依存する歩留まりの計算において、第１のビアホール３６４（つまり第１のコンタクトプラグ３６５）と、第２のビアホール３６８（つまり第２のコンタクトプラグ３６９）とをそれぞれ独立に取り扱うことができる。すなわち、製品としての歩留まり計算において、第１層配線３６１と第２層配線３６２とのコンタクトの歩留まりと、第２層配線３６３と第３層配線３６７とのコンタクトの歩留まりとを単純に積算すればよい。
しかしながら、図１１（ｂ）又は図１１（ｃ）に示す構造の場合、例えば第２のビアホール３６８を形成する際に第１のビアホール３６４の影響を受けるので、図１１（ａ）に示す構造における第２のビアホール３６８の形成時とは不良モードが異なることになる。
実際の配線パターンにおいては、図１１（ａ）、（ｂ）及び（ｃ）に示す構造が混在している。このため、正確な歩留まりを得るためには、図１１（ａ）に示す構造と、図１１（ｂ）又は図１１（ｃ）に示す構造とを区別して歩留まりの算出を行なう必要がある。
以下、本実施形態の変形例として、前述のように多層配線構造におけるビアの重なり具合を考慮して、歩留まり算出に必要な単接続ビア数を求める方法について説明する。
すなわち、まず、図９に示す本実施形態のフローチャートにおける第４ステップＳ３０４において、多層配線構造における下部ビア（第１のビアホール３６４又は第１のコンタクトプラグ３６５）と上部ビア（第２のビアホール３６８又は第１のコンタクトプラグ３６９）との重なり状態をＮ（Ｎは自然数）通りに分類して、該Ｎ通りの分類に応じてＮ通りの前記の総面積Ｓを求める。具体的には、前記の重なり状態を、下部ビアと上部ビアとが重なっていないケースＡ（図１１（ａ）と対応：下部ビアと上部ビアとが合わせマージン幅未満で重なっている場合も含む）と、下部ビアと上部ビアとの重なりが合わせマージン幅以上で且つビア径の半分未満であるケースＢ（図１１（ｂ）と対応）と、下部ビアと上部ビアとの重なりがビア径の半分以上で且つビア径以下であるケースＣ（図１１（ｃ）と対応）とに分けて、各ケースＡ〜Ｃ毎に、総面積（第３のステップＳ３０３で抽出された対象重複領域内におけるビアの総面積）ＳA 、ＳB 及びＳC を計算する。
次に、第５ステップＳ３０５において、前記の各総面積ＳA 、ＳB 及びＳC を、ビア１個当たりの面積Ｓ1 によって除することにより、各ケースＡ〜Ｃ毎に、単接続ビア数Ｎ1A、Ｎ1B及びＮ1Cを求める。このように求めた単接続ビア数Ｎ1A、Ｎ1B及びＮ1Cのそれぞれと、各ケースＡ〜Ｃ毎のビア不良率（例えばテストパターンを用いて求められる）のそれぞれとを積算した結果を、例えば（式６）（「背景技術」参照）に代入し、それによって得られた各ケースＡ〜Ｃ毎の歩留まり同士を積算することによって、より正確な製品の歩留まりを算出することできる。
尚、第３の実施形態において、第１ステップＳ３０１と第４ステップＳ３０４との間に、各パターンレイアウトデータ（上層及び下層の配線パターンレイアウトデータ並びにコンタクトパターンレイアウトデータ）、重複領域３５４又は対象重複領域３５５から、ダミーパターンが配置されている領域を除外する工程をさらに備えていることが好ましい。このようにすると、実製品の歩留まりには関係しないダミーパターンを除外して単接続ビア数の算出を精度良く行なうことができるので、該単接続ビア数を用いて、実製品の歩留まりに近い、より高精度な歩留まりを算出することができる。
また、第３の実施形態において、ＬＳＩの多層配線構造における下層配線と上層配線とを電気的に接続するための単接続ビアの個数を算出する場合を対象とした。しかし、例えばトランジスタの拡散層等とその上層配線とを電気的に接続するか又は下層配線とその上側の例えば容量素子の電極等とを電気的に接続するための単接続コンタクトの個数の算出する場合にも本発明を適用できることは言うまでもない。
（第４の実施形態）
以下、本発明の第４の実施形態に係るパターン解析装置及びパターン解析方法について、配線パターンレイアウトのクリティカルエリアを算出する場合を例として、図面を参照しながら説明する。
第４の実施形態に係るパターン解析装置の構成の一例は、例えば図１に示す第１の実施形態の場合と同様である。具体的には、図１に示すように、本実施形態のパターン解析装置１００は、主制御部（ＣＰＵ）１０１と、パターンレイアウトデータ１０３及びクリティカルエリア情報１０４を格納するための記憶装置１０２とから構成されている。主制御部１０１は演算手段として、記憶装置１０２からパターンレイアウトデータ１０３を読み出し、該読み出されたパターンレイアウトデータ１０３を用いて、後述する本実施形態のパターン解析方法を実行する。また、主制御部１０１は出力手段として、本実施形態のパターン解析方法を実行することにより得られた計算結果であるクリィティカルエリア情報１０４を記憶装置１０２に出力する。
尚、以下に説明する本実施形態のパターン解析方法を行なうためのパターン解析装置の構成が、図１に示す構成に限られないことは言うまでもない。
図１６は、図１に示すパターン解析装置を用いた、第４の実施形態に係るパターン解析方法のフローチャートであり、図１７（ａ）〜（ｅ）、図１８（ａ）〜（ｅ）、図１９（ａ）〜（ｅ）、図２０（ａ）〜（ｄ）、図２１（ａ）〜（ｄ）及び図２２（ａ）〜（ｃ）は、図１６に示すフローチャートの各ステップを説明するための配線パターンレイアウト図である。
まず、ステップＳ４０１において、コンピュータの記憶領域である記憶装置１０１からパターンレイアウトデータ１０３、具体的には、クリティカルエリアを求める対象である特定の配線パターンレイアウトデータとなるマスクデータをＣＡＤ（computer aided design ）データとして読み出す。ここで、図１７（ａ）に示すように、配線パターンレイアウトデータは、配線部分に該当する複数のライン領域４０１と、配線間領域に該当する複数のスペース領域４０２とを含んでいる。また、本実施形態では、クリティカルエリアを算出する対象領域として、複数のライン領域４０１を選択すると共に、選択されなかったスペース領域４０２を対象外領域とする。ここで、ライン領域４０１の最小寸法をＸ0 ＝Ｘmin 、スペース領域４０２の最小寸法をＹ0 ＝Ｙmin 、ｎ（ｎは０及び自然数）の初期値を０に設定する。
次に、ステップＳ４０２において、図１７（ｂ）に示すように、対象領域である各ライン領域４０１から、ライン領域４０１の最小幅（最小ライン幅）Ｘmin 以上で且つ該Ｘmin ときざみ幅ΔＸとの和であるＸn+1 （ｎ＝０場合にはＸ1 ）未満の幅（配線ライン）を有する複数の第１矩形領域４０３ａを抽出する（抽出される第１矩形領域４０３ａは１つであってもよいし、該当領域が抽出されない場合があってもよい）。
ここでｍ（ｍは０及び自然数）の初期値を０に設定する。
次に、ステップＳ４１１において、図１７（ｃ）に示すように、スペース領域４０２におけるステップＳ４０２で抽出した第１矩形領域４０３ａと接する部分から、スペース幅が最小幅Ｙmin ＝Ｙ0 である領域４０４ａ（第１隣接領域Ｚ0,0 ）を抽出する。尚、第１隣接領域Ｚ0,0 はライン領域４０１同士の間に挟まれた領域である。
次に、ステップＳ４１２において、図１７（ｄ）に示すように、ステップＳ４１１で抽出した領域４０４ａ（第１隣接領域Ｚ0,0 ）の幅を、隣接する第１矩形領域４０３ａの方向にＸn+1 だけ拡大する。ここで、第１隣接領域Ｚ0,0 の片側だけが第１矩形領域４０３ａと接している場合には該片側についてのみ幅をＸn+1 だけ拡大し、第１隣接領域Ｚ0,0 の両側が第１矩形領域４０３ａと接している場合には該両側について幅をＸn+1 だけ拡大する。
次に、ステップＳ４１３において、図１７（ｅ）に示すように、ステップＳ４１２で拡大された領域４０４ａと、先にステップＳ４０２で抽出した第１矩形領域４０３ａとが重なる部分４０５ａを抽出し、該抽出された部分４０５ａの面積の総和Ａn,m （ｎ＝０、ｍ＝０の場合には、隣接するスペース領域４０２の幅が最小値Ｙmin であって、Ｘmin 以上で且つＸ1 未満の幅を有する矩形領域の総面積Ａ0,0 ）を求める。その後、図１８（ａ）に示すように、ステップＳ４１３で抽出した部分４０５ａを計算済み領域４０６として分類し直す。言い換えると、抽出された部分４０５ａを第１矩形領域４０３ａから除外する。
次に、ｍ＝ｍ＋１に設定した後、ステップＳ４１４において、図１８（ｂ）に示すように、スペース領域４０２における残存する第１矩形領域４０３ａと接する部分から、スペース幅がＹm （Ｙm ＝Ｙm-1 ＋ΔＹ（ΔＹはきざみ幅））以下である領域４０４ｂ（第（ｎ，ｍ）隣接領域Ｚn,m ）を抽出する。尚、この時点で、既に総面積Ａn,m の算出対象となった部分が第１矩形領域４０３ａから計算済み領域４０６に分類し直されていない場合には、ステップＳ４１５において、ステップＳ４１４で抽出した隣接領域Ｚn,m から、既に抽出済みの隣接領域であるＺn,0 、Ｚn,1 、・・・、Ｚn,m-1 までの総和を削除して、その残りの領域を、図１８（ｂ）に示す領域４０４ｂとしてもよい。
次に、ステップＳ４１６において、図１８（ｃ）に示すように、領域４０４ｂの幅を、隣接する第１矩形領域４０３ａの方向にＸn+1 だけ拡大する。
次に、ステップＳ４１７において、図１８（ｄ）に示すように、ステップＳ４１６で拡大された領域４０４ｂと、残りの第１矩形領域４０３ａとが重なる部分４０５ｂを抽出し、該抽出された部分４０５ｂの面積の総和Ａn,m を求める。その後、図１８（ｅ）に示すように、ステップＳ４１７で抽出した部分４０５ｂを計算済み領域４０６として分類し直す。言い換えると、抽出された部分４０５ｂを第１矩形領域４０３ａから除外する。
ここで、ｍ＝ｔ（ｔは所定値）に達するまで、ｍを１つずつ増やしながら、ステップＳ４１４からステップＳ４１７までを繰り返し行なう。
次に、ｍ＝ｔに達した時点で、残存する第１矩形領域４０３ａの総面積Ａn,t+1 を求めた後、残存する第１矩形領域４０３ａを計算済み領域４０６として分類し直す。言い換えると、この時点で、ステップＳ４０２で抽出した全ての第１矩形領域４０３ａが対象領域から除外される。尚、この時点で、既に総面積Ａn,m の算出対象となった部分が第１矩形領域４０３ａから逐次、計算済み領域４０６に分類し直されていない場合には、ステップＳ４１８において、ステップＳ４０２で抽出した第１矩形領域４０３ａと接する全てのスペース領域４０２を抽出した後、ステップＳ４１９において、ステップＳ４１８で抽出した領域から、既に抽出済みの隣接領域であるＺn,0 、Ｚn,1 、・・・、Ｚn,t までの総和を削除する。その後、ステップＳ４２０において、ステップＳ４１９で残った領域の幅を、隣接する第１矩形領域４０３ａの方向にＸn+1 だけ拡大した後、ステップＳ４２１において、ステップＳ４２０で拡大された領域と第１矩形領域４０３ａとが重なる部分を抽出し、該抽出された部分の面積の総和を前述の総面積Ａn,t+1 としてもよい。
次に、Ｘn 以上で且つ該Ｘn ときざみ幅ΔＸとの和であるＸn+1 未満の幅を有する第（ｎ＋１）矩形領域を対象領域（計算済み領域４０６以外のライン領域４０１）から抽出した後、ステップＳ４１１からステップＳ４２１までの工程と同様の方法によって、第（ｎ＋１）矩形領域に関する総面積Ａn,0 から総面積Ａn,t+1 までを順次求め、その後、第（ｎ＋１）矩形領域を対象領域から計算済み領域４０６に分類し直す工程を、ｎを１から１つずつ増やしながら所定値（ｕ−１）に達するまで繰り返し行なう。
具体的には、ｎ＝ｎ＋１に設定した後、ｎ≦ｕ−１である場合には、ステップＳ４０３において、図１９（ａ）に示すように、対象領域である各ライン領域４０１（但し計算済み領域４０６を除く）から、Ｘn 以上で且つ該Ｘn ときざみ幅ΔＸとの和であるＸn+1 未満の幅を有する第（ｎ＋１）矩形領域４０３ｂを抽出する（抽出される第（ｎ＋１）矩形領域４０３ｂは１つであってもよいし、該当領域が抽出されない場合があってもよい）。その後、ｍ＝０に設定し直して、図１９（ｂ）から図１９（ｅ）までに示すように、第（ｎ＋１）矩形領域４０３ｂに対して、第１矩形領域４０３ａについて行なった処理である上記ステップＳ４１１からステップＳ４１３までの処理を実施する。具体的には、まず、図１９（ｂ）に示すように、スペース領域４０２におけるステップＳ４０３で抽出した第（ｎ＋１）矩形領域４０３ｂと接する部分から、スペース幅が最小幅Ｙmin ＝Ｙ0 である領域４０４ｃを抽出する。次に、図１９（ｃ）に示すように、領域４０４ｃの幅を、隣接する第（ｎ＋１）矩形領域４０３ｂの方向にＸn+1 だけ拡大する。次に、図１９（ｄ）に示すように、拡大された領域４０４ｃと、ステップＳ４０３で抽出した第（ｎ＋１）矩形領域４０３ｂとが重なる部分４０５ｃを抽出し、該抽出された部分４０５ｃの面積の総和Ａn,m （ｎ＝１、ｍ＝０の場合には、隣接するスペース領域４０２の幅が最小値Ｙmin であって、Ｘ1 以上で且つＸ2 未満の幅を有する矩形領域の総面積Ａ1,0 ）を求める。その後、図１９（ｅ）に示すように、抽出した部分４０５ｃを計算済み領域４０６として分類し直す。言い換えると、抽出された部分４０５ｃを第（ｎ＋１）矩形領域４０３ｂから除外する。
次に、ｍ＝ｍ＋１に設定して、ｍ＝ｔに達するまで、ｍを１つずつ増やしながら、図２０（ａ）から図２０（ｄ）までに示すように、上記ステップＳ４１４からステップＳ４１７までを繰り返し行なう。具体的には、図２０（ａ）に示すように、スペース領域４０２における残存する第（ｎ＋１）矩形領域４０３ｂと接する部分から、スペース幅がＹm （Ｙm ＝Ｙm-1 ＋ΔＹ）以下である領域４０４ｄを抽出する。尚、この時点で、既に総面積Ａn,m の算出対象となった部分が第（ｎ＋１）矩形領域４０３ｂから計算済み領域４０６に分類し直されていない場合には、該領域４０４ｄから、既に抽出済みの各領域の総和を削除して、その残りの領域を、改めて領域４０４ｄとしてもよい。その後、図２０（ｂ）に示すように、領域４０４ｄの幅を、隣接する第（ｎ＋１）矩形領域４０３ｂの方向にＸn+1 だけ拡大した後、図２０（ｃ）に示すように、拡大された領域４０４ｄと、残りの第（ｎ＋１）矩形領域４０３ｂとが重なる部分４０５ｄを抽出し、該抽出された部分４０５ｄの面積の総和Ａn,m を求める。その後、図２０（ｄ）に示すように、抽出した部分４０５ｄを計算済み領域４０６として分類し直す。言い換えると、抽出された部分４０５ｄを第（ｎ＋１）矩形領域４０３ｂから除外する。
次に、ｍ＝ｔに達した時点で、図２１（ａ）に示すように、第（ｎ＋１）矩形領域４０３ｂの残存部分４０５ｅの総面積Ａn,t+1 を求めた後、図２１（ｂ）に示すように、該残存部分４０５ｅを計算済み領域４０６として分類し直す。言い換えると、この時点で、ステップＳ４０３で抽出した全ての第（ｎ＋１）矩形領域４０３ｂが対象領域から除外される。尚、ｍ＝ｔに達した時点で、既に総面積Ａn,m の算出対象となった部分が第（ｎ＋１）矩形領域４０３ｂから逐次、計算済み領域４０６に分類し直されていない場合には、上記ステップＳ４１８からステップＳ４２１までを繰り返し行なう。具体的には、ステップＳ４０３で抽出した第（ｎ＋１）矩形領域４０３ｂと接する全てのスペース領域４０２を抽出した後、該抽出した領域から、既に抽出済みの各領域の総和を削除する。その後、残った領域の幅を、隣接する第（ｎ＋１）矩形領域４０３ｂの方向にＸn+1 だけ拡大した後、拡大された領域と第（ｎ＋１）矩形領域４０３ｂとが重なる部分を抽出し、該抽出された部分の面積の総和を前述の総面積Ａn,t+1 としてもよい。
次に、ｎ＝ｕとなった時点で、ステップＳ４０４において、図２１（ｃ）に示すように、残存する対象領域であるライン領域４０１（計算済み領域４０６に分類された部分を除く）の全てを対象矩形領域４０３ｃとして抽出する。その後、ｍ＝０に設定し直して、図２１（ｄ）から図２２（ｃ）までに示すように、対象矩形領域４０３ｃに対して、第１矩形領域４０３ａについて行なった処理である上記ステップＳ４１１からステップＳ４１３までの処理を実施する。具体的には、まず、図２１（ｄ）に示すように、スペース領域４０２におけるステップＳ４０４で抽出した対象矩形領域４０３ｃと接する部分から、スペース幅が最小幅Ｙmin ＝Ｙ0 である領域４０４ｅを抽出する。次に、図２２（ａ）に示すように、領域４０４ｅの幅を、隣接する対象矩形領域４０３ｃの方向にＸu+1 だけ拡大する。次に、図２２（ｂ）に示すように、拡大された領域４０４ｅと、ステップＳ４０４で抽出した対象矩形領域４０３ｃとが重なる部分４０５ｆを抽出し、該抽出された部分４０５ｆの面積の総和Ａu,m （ｍ＝０の場合には、隣接するスペース領域４０２の幅が最小値Ｙmin である矩形領域の総面積Ａu,0 ）を求める。その後、図２２（ｃ）に示すように、抽出した部分４０５ｆを計算済み領域４０６として分類し直す。言い換えると、抽出された部分４０５ｆを対象矩形領域４０３ｃから除外する。
次に、ｍ＝ｍ＋１に設定して、ｍ＝ｔに達するまで、ｍを１つずつ増やしながら、上記ステップＳ４１４からステップＳ４１７までを繰り返し行なう。具体的には、スペース領域４０２における残存する対象矩形領域４０３ｃと接する部分から、スペース幅がＹm （Ｙm ＝Ｙm-1 ＋ΔＹ）以下である領域を抽出する。尚、この時点で、既に総面積Ａu,m の算出対象となった部分が対象矩形領域４０３ｃから計算済み領域４０６に分類し直されていない場合には、該抽出領域から、既に抽出済みの各領域の総和を削除する。その後、該抽出領域の幅を、隣接する対象矩形領域４０３ｃの方向にＸu+1 だけ拡大した後、拡大された領域と、残りの対象矩形領域４０３ｃとが重なる部分を抽出し、該抽出された部分の面積の総和Ａu,m を求める。その後、該抽出した部分を計算済み領域４０６として分類し直す。言い換えると、該抽出された部分を対象矩形領域４０３ｃから除外する。
次に、ｍ＝ｔに達した時点で、対象矩形領域４０３ｃの残存部分の総面積Ａu,t+1 を求めた後、該残存部分を計算済み領域４０６として分類し直す。言い換えると、この時点で、ステップＳ４０４で抽出した全ての対象矩形領域４０３ｃが対象領域から除外される。尚、ｍ＝ｔに達した時点で、既に総面積Ａu,m の算出対象となった部分が対象矩形領域４０３ｃから逐次、計算済み領域４０６に分類し直されていない場合には、上記ステップＳ４１８からステップＳ４２１までを繰り返し行なう。具体的には、ステップＳ４０４で抽出した対象矩形領域４０３ｃと接する全てのスペース領域４０２を抽出した後、該抽出した領域から、既に抽出済みの各領域の総和を削除する。その後、残った領域の幅を、隣接する対象矩形領域４０３ｃの方向にＸu+1 だけ拡大した後、拡大された領域と対象矩形領域４０３ｃとが重なる部分を抽出し、該抽出された部分の面積の総和を前述の総面積Ａu,t+1 としてもよい。
次に、ｎ＝ｕ＋１となった時点で、ステップＳ４０５において、前記の各総面積Ａ0,0 、Ａ0,1 、・・・、Ａu,t+1 を用いてクリティカルエリアを算出する。尚、クリティカルエリアの具体的な算出方法については後述する。
次に、ステップＳ４０６において、ステップＳ４０５で算出されたクリティカルエリアの情報（クリィティカルエリア情報１０４）を記憶装置１０２上のファイルに出力し、それによってパターン解析処理を終了する。
以下、ステップＳ４０５における総面積Ａ0,0 、Ａ0,1 、・・・、Ａu,t+1 を用いたクリティカルエリアの算出方法の一例について詳細に説明する。尚、総面積Ａ0,0 、Ａ0,1 、・・・、Ａu,t+1 を用いたクリティカルエリアの算出方法は本例に限定されるものではない。
ステップＳ４０５においては、例えば非特許文献３に開示された（式４−２）（「背景技術」参照）を用いてクリティカルエリアの算出を行なう。具体的には、ライン幅がＸn 以上で且つＸn+1 （＝Ｘn ＋ΔＸ）未満であって、隣接するスペース領域の幅がＹm 以上で且つＹm+1 未満であるライン領域の総面積をＡn,m として、非特許文献３における、配線オープンのクリティカルエリアを求める前記（式４−２）を用いてクリティカルエリアの算出を行なう。
尚、（式４−２）において、ｘは欠陥のサイズであり、ｌ＝（Ｘn ＋Ｘn+1 ）／２であり、ｓ＝（Ｙm ＋Ｙm+1 ）／２であり、Ｌ＝Ａn,m ／ｌである。
以上のように、クリティカルエリア、つまりオープン不良を考慮したクリティカルエリアを算出できると、該クリティカルエリアを公知の歩留まり計算式（例えば「背景技術」の（式３））に代入することにより、配線オープンを考慮した歩留まりの算出を行なうことができる。
尚、以上の説明においては、配線領域に該当する複数のライン領域４０１を対象として、ステップＳ４０１〜ステップＳ４０６及びステップＳ４１１〜ステップＳ４２１を行なうことにより、オープン不良を考慮したクリティカルエリアを算出した。これと同様に、配線間部分に該当する複数のスペース領域４０２を対象として、ステップＳ４０１〜ステップＳ４０６及びステップＳ４１１〜ステップＳ４２１を行なうことにより、配線ショートを考慮したクリティカルエリアの算出を行なうことができる。
第４の実施形態によると、複数のライン領域４０１と複数のスペース領域４０２とを含む実際のパターンレイアウトデータ１０３を、それぞれ異なる幅を有する複数の矩形パターン（第１矩形領域４０３ａ等）の単純な組み合わせとして取り扱うことが可能になる。すなわち、各矩形パターンの幅（正確には配線間ライン幅）と例えば異物等の欠陥のサイズとの関係を考慮しながら、各矩形パターンの総面積を用いてクリティカルエリアを簡単且つ正確に算出することができる。さらに、第１及び第２の実施形態では（式４−２）において配線幅が配線間スペース幅と同じである（ｗ＝ｓ）と仮定してクリティカルエリアの算出を行なったが、本実施形態では、そのような仮定を用いることなく、パターンレイアウトにおける実際の配線幅及び配線間スペース幅を用いてクリティカルエリアの算出を行なう。具体的には、ライン領域４０１についてクリティカルエリアを算出する際に、スペース領域４０２の幅も考慮に入れてクリティカルエリアの算出を行なう。このため、第１又は第２の実施形態と比較して、算出されたクリティカルエリアの精度が向上する。従って、このように得られたクリティカルエリアを歩留まり算出に使用することにより、高集積化されたＬＳＩの複雑なパターンに対しても、実製品の歩留まりに極めて近い高精度な歩留まりを高速で計算できる。
また、第４の実施形態において、ライン幅Ｘn 又はスペース幅Ｙm が大きくなるに従ってきざみ幅ΔＸ又はきざみΔＹを大きくすることが好ましい。このようにすると、クリティカルエリアの算出において、計算精度を落とすことなく計算速度を大きくすることが可能になる。この場合、ライン幅Ｘn 又はスペース幅Ｙm が所定の範囲内にある限り、きざみ幅ΔＸ又はきざみΔＹを一定の値に保持することによって、計算速度をより大きくすることができる。具体的には、ライン幅Ｘn については、Ｘn が最小幅Ｘmin の２倍の値未満である場合にはきざみ幅ΔＸを最小幅Ｘmin の１０分の１倍の値（その近傍の値でもよい）に設定し、Ｘn が最小幅Ｘmin の２倍の値以上で且つ最小幅Ｘmin の５倍の値未満である場合にはきざみ幅ΔＸを最小幅Ｘmin の５分の１倍の値（その近傍の値でもよい）に設定し、Ｘn が最小幅Ｘmin の５倍の値以上で且つ最小幅Ｘmin の１０倍の値未満である場合にはきざみ幅ΔＸを最小幅Ｘmin と同等の値（その近傍の値でもよい）に設定し、Ｘn が最小幅Ｘmin の１０倍の値以上で且つ最小幅Ｘmin の１００倍の値未満である場合にはきざみ幅ΔＸを最小幅Ｘmin の１０倍の値（その近傍の値でもよい）に設定してもよい。また、スペース幅Ｙm については、Ｙm が最小幅Ｙmin の２倍の値未満である場合にはきざみ幅ΔＹを最小幅Ｙmin の１０分の１倍の値（その近傍の値でもよい）に設定し、Ｙm が最小幅Ｙmin の２倍の値以上で且つ最小幅Ｙmin の５倍の値未満である場合にはきざみ幅ΔＹを最小幅Ｙmin の５分の１倍の値（その近傍の値でもよい）に設定し、Ｙm が最小幅Ｙmin の５倍の値以上で且つ最小幅Ｙmin の１０倍の値未満である場合にはきざみ幅ΔＹを最小幅Ｙmin と同等の値（その近傍の値でもよい）に設定し、Ｙm が最小幅Ｙmin の１０倍の値以上で且つ最小幅Ｙmin の１００倍の値未満である場合にはきざみ幅ΔＹを最小幅Ｙmin の１０倍の値（その近傍の値でもよい）に設定してもよい。
また、第４の実施形態において、例えばクリティカルエリアの計算速度をより大きくするために、各きざみ幅ΔＸ及びΔＹとして、前述の値と異なる値を用いてもよい。また、所定値ｕ（つまりクリティカルエリア計算に使用する最大ライン幅Ｘｕ（＝Ｘｍａｘ））及び所定値ｔ（つまりクリティカルエリア計算に使用する最大スペース幅Ｙｔ（＝Ｙｍａｘ））については、対象となるレイアウトパターンの最大ライン幅及び最大スペース幅並びに各きざみ幅ΔＸ及びΔＹ等に応じて適宜選択すればよい。
また、第４の実施形態において、ステップＳ４０１とステップＳ４０２との間に、パターンレイアウトデータにおけるダミーパターンが配置されている領域を、クリティカルエリアを算出する対象領域から除外する工程をさらに備えていることが好ましい。このようにすると、実製品の歩留まりには関係しないダミーパターンを除外してクリティカルエリアの算出を精度良く行なうことができるので、該クリティカルエリアを用いて、実製品の歩留まりに近い、より高精度な歩留まりを算出することができる。
（第５の実施形態）
以下、本発明の第５の実施形態に係るパターン解析装置及びパターン解析方法について、ＬＳＩの多層配線構造における下層配線と上層配線とを電気的に接続するためのコンタクトとなる異ノード近接ビア（隣接するビアとの間の距離が所定値以下であり且つ接続される上層配線及び下層配線の両方が該隣接ビアとは異なるノードであるビア）の個数を算出する場合を例として、図面を参照しながら説明する。尚、本実施形態により得られた異ノード近接ビア数をビア個数Ｎとして、例えば（式６）（「背景技術」参照）に代入することにより、ビア間ショート不良に依存する歩留まりＹＲＶを求めることができる。すなわち、ビア間ショート不良の歩留まりへの影響を算出するためには、前述の異ノード近接ビアの総数を求める必要がある。ここで、ビア間ショート不良に代えてコンタクト間ショート不良を対象とする場合、ビアにおける下層配線を例えばトランジスタの拡散層等に置換するか又はビアにおける上層配線を例えば容量素子の電極等に置換して考えればよい。また、０．１３μｍルールのプロセスにおいて、ビア間にショート（つまりリーク）が生じる可能性のあるビア間距離（前述の所定値に相当）は０．２μｍ程度以下であり、コンタクト間にショート（つまりリーク）が生じる可能性のあるコンタクト間距離（前述の所定値に相当）は０．３μｍ程度以下である。さらに、０．１μｍルールのプロセスにおいて、ビア間にショート（つまりリーク）が生じる可能性のあるビア間距離（前述の所定値に相当）は０．１５μｍ程度以下であり、コンタクト間にショート（つまりリーク）が生じる可能性のあるコンタクト間距離（前述の所定値に相当）は０．２５μｍ程度以下である。
第５の実施形態に係るパターン解析装置の構成の一例は、例えば図８に示す第３の実施形態の場合と同様である。具体的には、図８に示すように、本実施形態のパターン解析装置３００は、主制御部（ＣＰＵ）３０１と、パターンレイアウトデータ３０３及び異ノード近接ビア個数情報３０４（本実施形態では図８に示す単接続ビア個数情報３０４を異ノード近接ビア個数情報３０４に読み替えるものとする）を格納するための記憶装置３０２とから構成されている。主制御部３０１は演算手段として、記憶装置３０２からパターンレイアウトデータ３０３を読み出し、該読み出されたパターンレイアウトデータ３０３を用いて、後述する本実施形態のパターン解析方法を実行する。また、主制御部３０１は出力手段として、本実施形態のパターン解析方法を実行することにより得られた計算結果である異ノード近接ビア個数情報３０４を記憶装置３０２に出力する。
尚、以下に説明する本実施形態のパターン解析方法を行なうためのパターン解析装置の構成が、図８に示す構成に限られないことは言うまでもない。
図２３は、図８に示すパターン解析装置を用いた、第５の実施形態に係るパターン解析方法のフローチャートであり、図２４（ａ）〜（ｆ）は、図２３に示すフローチャートの各ステップを説明するための配線パターンレイアウト図である。
まず、第１ステップＳ５０１において、コンピュータの記憶領域である記憶装置３０１からパターンレイアウトデータ３０３、具体的には、特定のパターンレイアウトデータとなるマスクデータをＣＡＤデータとして読み出す。ここで、読み出されるパターンレイアウトデータは、多層配線を構成する下層配線及び上層配線のそれぞれのパターンレイアウトデータ（配線パターンレイアウトデータ）と、下層配線と上層配線とを接続するためのビアのパターンレイアウトデータ（コンタクトパターンレイアウトデータ）とから構成される。尚、配線パターンレイアウトデータは、配線部分に該当する複数のライン領域と、配線間領域に該当する複数のスペース領域とを含んでいる。また、本実施形態では、ビアの平面形状が方形状であることを前提として、以下の説明を行なうが、ビアの平面形状が特に限られないことは言うまでもない。
図２４（ａ）は、本実施形態において解析の対象とするレイアウトパターンであって、上層及び下層の配線パターンレイアウトデータとコンタクトパターンレイアウトデータとを重ねて表示したものである。図２４（ａ）に示すように、互いに異なるノードである下層配線５０１ａ、５０１ｂ及び５０１ｃと、互いに異なるノードである上層配線５０３ａ、５０３ｂ、５０３ｃ、５０３ｄ及び５０３ｅとが、複数のビア５０２ａ、５０２ｂ、５０２ｃ、５０２ｄ、５０２ｅ及び５０２ｆによって接続されている。具体的には、下層配線５０１ａと上層配線５０３ｃとはビア５０２ｃ及び５０２ｄによって接続されている。下層配線５０１ｂと上層配線５０３ａとはビア５０２ａによって接続されている。下層配線５０１ｂと上層配線５０３ｄとはビア５０２ｅによって接続されている。下層配線５０１ｃと上層配線５０３ｂとはビア５０２ｂによって接続されている。下層配線５０１ｃと上層配線５０３ｅとはビア５０２ｆによって接続されている。ここで、後述するように、互いに異ノード近接ビアとなるビア対は、ビア５０２ａとビア５０２ｂ、及びビア５０２ｃとビア５０２ｅである。これらの異電位近接ビア同士の間では、「背景技術」で説明したような、クラックに起因するビア間ショート不良が生じる可能性がある。
次に、第２ステップＳ５０２において、各ビア５０２のうち、所定値以下の間隔で他のビアと近接する近接ビアを抽出する。具体的には、図２４（ｂ）に示すように、対向する頂点同士の間の距離が所定値以下のビア対に挟まれた領域（本実施形態ではビア５０２ｃの頂点とビア５０２ｅの頂点との間の領域５０４）を抽出する。また、図２４（ｃ）に示すように、対向する辺同士の間の距離が所定値以下のビア対に挟まれた領域（本実施形態では、ビア５０２ａの辺とビア５０２ｂの辺との間の領域５０５ａ、及びビア５０２ｃの辺とビア５０２ｄの辺との間の領域５０５ｂ）を抽出する。すなわち、第２ステップＳ５０２においては、互いに近接するビア対として、ビア５０２ｃとビア５０２ｅ、ビア５０２ａとビア５０２ｂ、及びビア５０２ｃとビア５０２ｄが抽出される。言い換えると、図２４（ｄ）に示すように、第２ステップＳ５０２においては、互いに近接するビア対に挟まれた領域５０４、領域５０５ａ及び領域５０５ｂが抽出される。
次に、第３ステップＳ５０３において、第２ステップＳ５０２で抽出した全ての近接ビアから異ノード近接ビア（つまり接続される上層配線及び下層配線の両方が、対応する隣接ビア（つまり近接する他のビア）とは異なるノードであるビア）を抽出する。具体的には、図２４（ｅ）に示すように、第２のステップＳ５０２で抽出された領域５０４、領域５０５ａ及び領域５０５ｂから、当該領域を挟むビア対のそれぞれに接続される上層配線が互いに異ノードであり且つ当該領域を挟むビア対のそれぞれに接続される下層配線が互いに異ノードである領域（本実施形態では領域５０５ａ及び領域５０４）を抽出する。すなわち、第３ステップＳ５０３においては、異ノード近接ビアとして、ビア５０２ａとビア５０２ｂ、及びビア５０２ｃとビア５０２ｅが抽出される。
次に、第４ステップＳ５０４において、第３ステップＳ５０３で抽出された全ての異ノード近接ビアの総面積Ｓを求める。具体的には、第３のステップＳ５０３で抽出された全ての対象領域（領域５０４と領域５０５ａ）に接する全てのビアの総面積Ｓ、つまり図２４（ｆ）に示すように、ビア５０２ａ、５０２ｂ、５０２ｃ及び５０２ｅのそれぞれの面積の総和である総面積Ｓを求める。
次に、第５ステップＳ５０５において、前記の総面積Ｓをビア５０２の１個当たりの面積Ｓ1 によって除することにより、異ノード近接ビア数Ｎ2 を求める。ここで、ビア５０２の１個当たりの面積Ｓ1 とは、レイアウトデータ上におけるビア５０２とその接続対象の配線（下層配線５０１又は上層配線５０３）との接触面積を意味する。
次に、第６ステップＳ５０６において、第５ステップＳ５０５で算出された結果、つまり異ノード近接ビア数Ｎ2 の情報（異ノード近接ビア個数情報３０４）を記憶装置３０２上のファイルに出力し、それによってパターン解析処理を終了する。
尚、以上のようにして求めた異ノード近接ビア数Ｎ2 と、例えばプロセスによって決まるビア不良率（例えばテストパターンを用いて求められる）とに基づいて、例えば（式６）を用いてビア不良に依存する歩留まりを正確に計算することができる。
第５の実施形態によると、下層配線５０１と上層配線５０３とを接続するビア５０２のうち、隣接ビアとの間隔が所定値以下であり且つ接続する下層配線５０１及び上層配線５０３の両方が該隣接ビアとは異なるノードになっている異ノード近接ビアを抽出する。その後、抽出された全ての異ノード近接ビアの総面積Ｓを求め、該総面積Ｓをビア１個当たりの面積Ｓ1 によって除することにより、異ノード近接ビア数Ｎ2 を求める。このため、ビア同士のリーク（ショート）が起こりうるビアの総数、つまり異ノード近接ビア数Ｎ2 を効率よく且つ正確に計算することが可能になる。従って、このようにして求められた異ノード近接ビア数Ｎ2 を、例えばプロセスによって決まるビア不良率と共に歩留まり算出に使用することにより、高集積化されたＬＳＩの複雑なパターンに対しても、実製品の歩留まりに極めて近い高精度な歩留まりを高速で計算できる。
尚、第５の実施形態において、２層の多層配線パターンを対象としたが、３層以上の多層配線パターンについても同様の処理を繰り返すことにより、歩留まり計算に必要な異ノード近接ビア数を求めることができる。
また、第５の実施形態において、第１ステップＳ５０１と第４ステップＳ５０４との間に、各パターンレイアウトデータ（上層及び下層の配線パターンレイアウトデータ並びにコンタクトパターンレイアウトデータ）から、ダミーパターンが配置されている領域を除外する工程をさらに備えていることが好ましい。このようにすると、実製品の歩留まりには関係しないダミーパターンを除外して異ノード近接ビア数の算出を精度良く行なうことができるので、該異ノード近接ビア数を用いて、実製品の歩留まりに近い、より高精度な歩留まりを算出することができる。
また、第５の実施形態において、ＬＳＩの多層配線構造における下層配線と上層配線とを電気的に接続するための異ノード近接ビアの個数を算出する場合を対象とした。しかし、例えばトランジスタの拡散層等とその上層配線とを電気的に接続するか又は下層配線とその上側の例えば容量素子の電極等とを電気的に接続するための異ノード近接コンタクトの個数の算出する場合にも本発明を適用できることは言うまでもない。
また、以上に説明した第１〜第５の実施形態のそれぞれを用いて計算した歩留まりと、実際の製品の歩留まりとを比較したところ、いずれの場合も誤差が３％以下となり、パターンレイアウトから歩留まりを極めて正確に見積もることが可能であることが判明した。
また、本発明の第１〜第５の実施形態のそれぞれにおいて、ＬＳＩ等の半導体装置の配線パターンを解析の対象としたが、本発明の対象は配線パターンに特に限定されるものではなく、例えば拡散パターン又は絶縁膜パターン等に対して本発明を適用することも可能である。さらには、液晶表示装置やプラズマディスプレイ装置等を製造するための各種パターンに対しても本発明の適用が可能である。
本発明はパターン解析方法及びパターン解析装置に関し、パターンの歩留まり算出に適用した場合に特に有用である。
本発明の第１、第２及び第４の実施形態に係るパターン解析装置の構成例を示す図である。 本発明の第１の実施形態に係るパターン解析方法のフロー図である。 （ａ）〜（ｅ）は、図２に示すフローチャートの各ステップを説明するための配線パターンレイアウト図である。 （ａ）は本発明の第１の実施形態に係るパターン解析方法によって求められた各矩形パターンの総面積のスペース幅に対する分布状況を示す図であり、（ｂ）は本発明の第１の実施形態に係るパターン解析方法によって求められたクリティカルエリアと、異物の直径との相関関係を示す図である。 本発明の第２の実施形態に係るパターン解析方法のフロー図である。 （ａ）は本発明の第２の実施形態に係るパターン解析方法によって求められた各矩形パターンの総面積のスペース幅に対する分布状況を示す図であり、（ｂ）は本発明の第２の実施形態に係るパターン解析方法によって求められたクリティカルエリアと、異物の直径との相関関係を示す図である。 （ａ）及び（ｂ）は「単接続ビア」及び「コンタクト不良」を説明するための図である。 本発明の第３及び第５の実施形態に係るパターン解析装置の構成例を示す図である。 本発明の第３の実施形態に係るパターン解析方法のフロー図である。 （ａ）〜（ｄ）は、図９に示すフローチャートの各ステップを説明するための配線パターンレイアウト図である。 （ａ）〜（ｃ）は、３層以上の多層配線構造におけるビアの重なり状態の分類を説明するための図である。 （ａ）及び（ｂ）はクリティカルエリアを説明するための図（配線パターンと異物との関係を示す図）である。 欠陥となる異物の直径と、欠陥密度及びクリティカルエリアのそれぞれとの相関関係を示す図である。 （ａ）及び（ｂ）はコンタクト不良を説明するための図である。 （ａ）〜（ｆ）はコンタクト間におけるショートに起因する不良を説明するための図である。 本発明の第４の実施形態に係るパターン解析方法のフロー図である。 （ａ）〜（ｅ）は、図１６に示すフローチャートの各ステップを説明するための配線パターンレイアウト図である。 （ａ）〜（ｅ）は、図１６に示すフローチャートの各ステップを説明するための配線パターンレイアウト図である。 （ａ）〜（ｅ）は、図１６に示すフローチャートの各ステップを説明するための配線パターンレイアウト図である。 （ａ）〜（ｄ）は、図１６に示すフローチャートの各ステップを説明するための配線パターンレイアウト図である。 （ａ）〜（ｄ）は、図１６に示すフローチャートの各ステップを説明するための配線パターンレイアウト図である。 （ａ）〜（ｃ）は、図１６に示すフローチャートの各ステップを説明するための配線パターンレイアウト図である。 本発明の第５の実施形態に係るパターン解析方法のフロー図である。 （ａ）〜（ｆ）は、図２３に示すフローチャートの各ステップを説明するための配線パターンレイアウト図である。
符号の説明
１００ パターン解析装置
１０１ 主制御部
１０２ 記憶装置
１０３ パターンレイアウトデータ
１０４ クリィティカルエリア情報
２０１ ライン領域
２０２ スペース領域
２０３ 第１矩形領域
２０４ 第２矩形領域
３００ パターン解析装置
３０１ 主制御部
３０２ 記憶装置
３０３ パターンレイアウトデータ
３０４ 単接続ビア個数情報
３４１ａ 第１の下層配線
３４１ｂ 第２の下層配線
３４２ 絶縁膜
３４３ 層間絶縁膜
３４３ａ 絶縁膜残り
３４４ 上層配線
３４５ａ 第１のビアホール
３４５ｂ 第２のビアホール
３４６ａ 第１のコンタクトプラグ
３４６ｂ 第２のコンタクトプラグ
３５１ 下層配線のライン部
３５２ 上層配線のライン部
３５３ ビア
３５３Ａ ビア
３５４ 重複領域
３５５ 対象重複領域
３６１ 第１層配線
３６２ 第１の層間絶縁膜
３６３ 第２層配線
３６４ 第１のビアホール
３６５ 第１のコンタクトプラグ
３６６ 第２の層間絶縁膜
３６７ 第３層配線
３６８ 第２のビアホール
３６９ 第２のコンタクトプラグ
４０１ ライン領域
４０２ スペース領域
４０３ａ 第１矩形領域
４０３ｂ 第（ｎ＋１）矩形領域
４０３ｃ 対象矩形領域
４０４ａ〜４０４ｅ 矩形領域の隣接領域（拡大隣接領域）
４０５ａ〜４０５ｆ 拡大隣接領域と矩形領域とが重なる部分
４０６ 計算済み領域
５０１ａ〜５０１ｃ 下層配線
５０２ａ〜５０２ｆ ビア
５０３ａ〜５０３ｅ 上層配線
５０４ 対向する頂点同士の間の距離が所定値以下のビア対に挟まれた領域
５０５ａ、５０５ｂ 対向する辺同士の間の距離が所定値以下のビア対に挟まれた領域

Claims (17)

  1. 複数の第１の領域と複数の第２の領域とを含むパターンレイアウトデータを準備する第１の工程と、
    前記パターンレイアウトデータにおけるクリティカルエリアを算出する対象領域として、前記複数の第１の領域又は前記複数の第２の領域のいずれか一方を選択する第２の工程と、
    前記対象領域における所定範囲の幅を有する矩形領域を前記対象領域から抽出する第３の工程と、
    前記矩形領域の総面積を求める第４の工程と、
    前記総面積を用いて前記クリティカルエリアを算出する第５の工程とを備えていることを特徴とするパターン解析方法。
  2. 複数の第１の領域と複数の第２の領域とを含むパターンレイアウトデータを準備する第１の工程と、
    前記パターンレイアウトデータにおけるクリティカルエリアを算出する対象領域として、前記複数の第１の領域又は前記複数の第２の領域のいずれか一方を選択すると共に、選択されなかった他方を対象外領域とする第２の工程と、
    前記対象領域における所定範囲の幅を有する矩形領域を前記対象領域から抽出する第３の工程と、
    前記対象外領域における前記矩形領域と接する部分から、所定範囲の幅を有する隣接領域を抽出する第４の工程と、
    前記隣接領域の幅を、隣接する前記矩形領域の方向に所定の幅だけ拡大する第５の工程と、
    拡大された前記隣接領域と前記矩形領域とが重なる部分を抽出し、該抽出された部分の総面積を求める第６の工程と、
    前記総面積を用いて前記クリティカルエリアを算出する第７の工程とを備えていることを特徴とするパターン解析方法。
  3. 複数の第１の領域と複数の第２の領域とを含むパターンレイアウトデータを準備する第１の工程と、
    前記パターンレイアウトデータにおけるクリティカルエリアを算出する対象領域として、前記複数の第１の領域又は前記複数の第２の領域のいずれか一方を選択する第２の工程と、
    前記対象領域の最小幅Ｘmin 以上で且つ前記Ｘmin ときざみ幅ΔＸとの和であるＸ1 未満の幅を有する第１矩形領域を前記対象領域から抽出する第３の工程と、
    前記第１矩形領域の総面積Ｓ1 を求める第４の工程と、
    前記第４の工程よりも後に、前記第１矩形領域を前記対象領域とは別の領域に分類し直す第５の工程と、
    前記第５の工程よりも後に、Ｘn （ｎは１からｔまでの自然数）以上で且つ前記Ｘn と前記きざみ幅ΔＸとの和であるＸn+1 未満の幅を有する第（ｎ＋１）矩形領域を前記対象領域から抽出した後、前記第（ｎ＋１）矩形領域の総面積Ｓn+1 を求め、その後、前記第（ｎ＋１）矩形領域を前記別の領域に分類し直す工程を、ｎを１から１つずつ増やしながら前記Ｘn が所定値Ｘt に達するまで繰り返し行なう第６の工程と、
    前記第６の工程よりも後に、残存する前記対象領域の総面積Ｓt+1 を求める第７の工程と、
    前記第７の工程よりも後に、前記各総面積を用いて前記クリティカルエリアを算出する第８の工程とを備えていることを特徴とするパターン解析方法。
  4. 前記第６の工程は、前記Ｘn が大きくなるに従って前記きざみ幅ΔＸを大きくしていく工程を含むことを特徴とする請求項３に記載のパターン解析方法。
  5. 前記第６の工程は、前記Ｘn が所定の範囲内にある限り、前記きざみ幅ΔＸを一定の値に保持する工程を含むことを特徴とする請求項４に記載のパターン解析方法。
  6. 前記第６の工程は、前記Ｘn が前記最小幅Ｘmin の２倍の値未満である場合には前記きざみ幅ΔＸを前記最小幅Ｘmin の１０分の１倍の値に設定し、前記Ｘn が前記最小幅Ｘmin の２倍の値以上で且つ前記最小幅Ｘmin の５倍の値未満である場合には前記きざみ幅ΔＸを前記最小幅Ｘmin の５分の１倍の値に設定し、前記Ｘn が前記最小幅Ｘmin の５倍の値以上で且つ前記最小幅Ｘmin の１０倍の値未満である場合には前記きざみ幅ΔＸを前記最小幅Ｘmin と同等の値に設定し、前記Ｘn が前記最小幅Ｘmin の１０倍の値以上で且つ前記最小幅Ｘmin の１００倍の値未満である場合には前記きざみ幅ΔＸを前記最小幅Ｘmin の１０倍の値に設定する工程を含むことを特徴とする請求項５に記載のパターン解析方法。
  7. 複数の第１の領域と複数の第２の領域とを含むパターンレイアウトデータを準備する第１の工程と、
    前記パターンレイアウトデータにおけるクリティカルエリアを算出する対象領域として、前記複数の第１の領域又は前記複数の第２の領域のいずれか一方を選択すると共に、選択されなかった他方を対象外領域とする第２の工程と、
    前記対象領域の最小幅Ｘmin 以上で且つ前記Ｘmin ときざみ幅ΔＸとの和であるＸ1 未満の幅を有する第１矩形領域を前記対象領域から抽出する第３の工程と、
    前記対象外領域における前記第１矩形領域と接する部分から、前記対象外領域の最小幅Ｙmin を有する第１隣接領域Ｚ0,0 を抽出する第４の工程と、
    前記第１隣接領域Ｚ0,0 の幅を、隣接する前記第１矩形領域の方向に前記Ｘ1 だけ拡大する第５の工程と、
    拡大された前記第１隣接領域Ｚ0,0 と前記第１矩形領域とが重なる部分を抽出し、該抽出された部分の総面積Ａ0,0 を求める第６の工程と、
    前記第６の工程よりも後に、前記抽出された部分を前記第１矩形領域とは別の領域に分類し直す第７の工程と、
    前記第７の工程よりも後に、前記対象外領域における前記第１矩形領域と接する部分から、前記対象外領域の幅Ｙm-1 （ｍは自然数；Ｙ0 ＝前記最小幅Ｙmin ）ときざみ幅ΔＹとの和であるＹm 以下の幅を有する第ｍ隣接領域Ｚ0,m を抽出した後、前記第ｍ隣接領域Ｚ0,m の幅を、隣接する前記第１矩形領域の方向に前記Ｘ1 だけ拡大し、その後、拡大された前記第ｍ隣接領域Ｚ0,m と前記第１矩形領域とが重なる部分を抽出し、該抽出された部分の総面積Ａ0,m を求めた後、前記抽出された部分を前記別の領域に分類し直す工程を、ｍを１から１ずつ増やしながら所定値ｔに達するまで繰り返し行なう第８の工程と、
    前記第８の工程よりも後に、残存する前記第１矩形領域の総面積Ａ0,t+1 を求める第９の工程と、
    前記第９の工程よりも後に、Ｘn （ｎは自然数）以上で且つ前記Ｘn と前記きざみ幅ΔＸとの和であるＸn+1 未満の幅を有する第（ｎ＋１）矩形領域を前記対象領域から抽出した後、前記第４の工程から前記第９の工程までの工程と同様の方法によって、前記第（ｎ＋１）矩形領域に関する総面積Ａn,0 から総面積Ａn,t+1 までを順次求める工程を、ｎを１から１つずつ増やしながら所定値（ｕ−１）に達するまで繰り返し行なう第１０の工程と、
    前記第１０の工程よりも後に、前記第４の工程から前記第９の工程までの工程と同様の方法によって、残存する前記対象領域に関する総面積Ａu,0 から総面積Ａu,t+1 までを順次求める第１１の工程と、
    前記第１１の工程よりも後に、前記各総面積を用いて前記クリティカルエリアを算出する第１２の工程とを備えていることを特徴とするパターン解析方法。
  8. 前記第１０の工程は、前記Ｘn が大きくなるに従って前記きざみ幅ΔＸを大きくしていく工程を含み、
    前記第８の工程は、前記Ｙm が大きくなるに従って前記きざみ幅ΔＹを大きくしていく工程を含むことを特徴とする請求項７に記載のパターン解析方法。
  9. 前記第１０の工程は、前記Ｘn が所定の範囲内にある限り、前記きざみ幅ΔＸを一定の値に保持する工程を含み、
    前記第８の工程は、前記Ｙm が所定の範囲内にある限り、前記きざみ幅ΔＹを一定の値に保持する工程を含むことを特徴とする請求項８に記載のパターン解析方法。
  10. 前記第１０の工程は、前記Ｘn が前記最小幅Ｘmin の２倍の値未満である場合には前記きざみ幅ΔＸを前記最小幅Ｘmin の１０分の１倍の値に設定し、前記Ｘn が前記最小幅Ｘmin の２倍の値以上で且つ前記最小幅Ｘmin の５倍の値未満である場合には前記きざみ幅ΔＸを前記最小幅Ｘmin の５分の１倍の値に設定し、前記Ｘn が前記最小幅Ｘmin の５倍の値以上で且つ前記最小幅Ｘmin の１０倍の値未満である場合には前記きざみ幅ΔＸを前記最小幅Ｘmin と同等の値に設定し、前記Ｘn が前記最小幅Ｘmin の１０倍の値以上で且つ前記最小幅Ｘmin の１００倍の値未満である場合には前記きざみ幅ΔＸを前記最小幅Ｘmin の１０倍の値に設定する工程を含み、
    前記第８の工程は、前記Ｙm が前記最小幅Ｙmin の２倍の値未満である場合には前記きざみ幅ΔＹを前記最小幅Ｙmin の１０分の１倍の値に設定し、前記Ｙm が前記最小幅Ｙmin の２倍の値以上で且つ前記最小幅Ｙmin の５倍の値未満である場合には前記きざみ幅ΔＹを前記最小幅Ｙmin の５分の１倍の値に設定し、前記Ｙm が前記最小幅Ｙmin の５倍の値以上で且つ前記最小幅Ｙmin の１０倍の値未満である場合には前記きざみ幅ΔＹを前記最小幅Ｙmin と同等の値に設定し、前記Ｙm が前記最小幅Ｙmin の１０倍の値以上で且つ前記最小幅Ｙmin の１００倍の値未満である場合には前記きざみ幅ΔＹを前記最小幅Ｙmin の１０倍の値に設定する工程を含むことを特徴とする請求項９に記載のパターン解析方法。
  11. 前記第２の工程と前記第３の工程との間に、前記パターンレイアウトデータにおけるダミーパターンが配置されている領域を前記対象領域から除外する工程をさらに備えていることを特徴とする請求項３〜１０のいずれか１項に記載のパターン解析方法。
  12. クリティカルエリアを求める対象であるパターンレイアウトデータとなるマスクデータをＣＡＤデータとして記憶する記憶装置と、
    前記記憶装置から読み出した前記マスクデータを用いて、請求項３〜１１のいずれか１項に記載のパターン解析方法を実行する演算手段と、
    前記演算手段によって得られた前記クリティカルエリアの情報を出力する出力手段とを備えていることを特徴とするパターン解析装置。
  13. 多層配線間のコンタクト不良を考慮した歩留まり算出の対象となるビアの個数を算出するためのパターン解析方法であって、
    前記多層配線を構成する下層の第１配線及び上層の第２配線のそれぞれのパターンレイアウトである、第１配線パターンレイアウトデータ及び第２配線パターンレイアウトデータ、並びに前記第１配線と前記第２配線とを接続するためのビアのパターンレイアウトであるコンタクトパターンレイアウトデータを準備する第１の工程と、
    前記第１配線パターンレイアウトデータにおける前記第１配線のライン部と、前記第２配線パターンレイアウトデータにおける前記第２配線のライン部とが重なる重複領域を抽出する第２の工程と、
    前記第２の工程で抽出された全ての前記重複領域から、前記ビアを１個だけ含む対象重複領域を抽出する第３の工程と、
    前記第３の工程で抽出された全ての前記対象重複領域内における前記ビアの総面積Ｓを求める第４の工程と、
    前記総面積Ｓを前記ビアの１個当たりの面積Ｓ1 によって除することにより、単接続ビア数Ｎ1 を求める第５の工程とを備えていることを特徴とするパターン解析方法。
  14. 前記多層配線は、前記第１配線の下側に設けられた第３配線をさらに備え、
    前記第４の工程は、前記第１配線と前記第３配線とを接続するための他のビアと、前記対象重複領域内の前記ビアとの重なり具合をＮ（Ｎは自然数）通りに分類して、該Ｎ通りの分類に応じてＮ通りの前記総面積Ｓを求める工程を含み、
    前記第５の工程は、前記Ｎ通りの前記総面積Ｓのそれぞれを前記ビアの１個当たりの面積Ｓ1 によって除することにより、前記Ｎ通りの分類に応じてＮ通りの単接続ビア数Ｎ1 を求める工程を含むことを特徴とする請求項１３に記載のパターン解析方法。
  15. 多層配線間のコンタクト不良を考慮した歩留まり算出の対象となるビアの個数を算出するためのパターン解析方法であって、
    前記多層配線を構成する下層の第１配線及び上層の第２配線のそれぞれのパターンレイアウトである、第１配線パターンレイアウトデータ及び第２配線パターンレイアウトデータ、並びに前記第１配線と前記第２配線とを接続するためのビアのパターンレイアウトであるコンタクトパターンレイアウトデータを準備する第１の工程と、
    前記コンタクトパターンレイアウトデータの各ビアのうち、所定値以下の間隔で他のビアと近接する近接ビアを抽出する第２の工程と、
    前記第２の工程で抽出された全ての前記近接ビアの中から、当該近接ビアと接続される前記第１配線及び前記第２配線が共に、当該近接ビアと近接する前記他のビアとは異なるノードである異ノード近接ビアを抽出する第３の工程と、
    前記第３の工程で抽出された全ての前記異ノード近接ビアの総面積Ｓを求める第４の工程と、
    前記総面積Ｓを前記ビアの１個当たりの面積Ｓ1 によって除することにより、異ノード近接ビア数Ｎ2 を求める第５の工程とを備えていることを特徴とするパターン解析方法。
  16. 前記第１の工程と前記第４の工程との間に、前記各パターンレイアウトデータ、前記重複領域又は前記対象重複領域から、ダミーパターンが配置されている領域を除外する工程をさらに備えていることを特徴とする請求項１３〜１５のいずれか１項に記載のパターン解析方法。
  17. 多層配線間のコンタクト不良を考慮した歩留まり算出の対象であるパターンレイアウトデータとなるマスクデータをＣＡＤデータとして記憶する記憶装置と、
    前記記憶装置から読み出した前記マスクデータを用いて、請求項１３〜１６のいずれか１項に記載のパターン解析方法を実行する演算手段と、
    前記演算手段によって得られた単接続ビア数又は異ノード近接ビア数の情報を出力する出力手段とを備えていることを特徴とするパターン解析装置。
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