JP3196894B2 - プリント配線基板設計装置及び設計方法 - Google Patents
プリント配線基板設計装置及び設計方法Info
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- Production Of Multi-Layered Print Wiring Board (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、プリント配線基板
の設計装置及び設計方法に関し、より詳しくは、最適な
基板のグレードを選択できるプリント配線基板設計装置
及び設計方法に関する。
の設計装置及び設計方法に関し、より詳しくは、最適な
基板のグレードを選択できるプリント配線基板設計装置
及び設計方法に関する。
【０００２】
【従来の技術】プリント配線基板には、ガラス布エポキ
シ基板やビルド・アップ基板等の基板形成技術で区別さ
れる何種類かの基板がある。この何種類かの基板に対し
ても、「４Ｓ２Ｐ（４信号層、２電源層）」や「６Ｓ２
Ｐ（６信号層、２電源層）」等の設計基準（設計ルー
ル）で区別されるいくつかのタイプがある。基板の種類
及びタイプに応じて、その基板の導体の配線幅、配線間
隔、ビア・ホールのランドと導体との間隔、配線層の構
成、異なる配線層の導体同士を接続するビア・ホール及
びランドのサイズやその形成方法等が異なる。基板の種
類及びタイプに応じて実現可能な配線密度が異なる。実
現可能な配線密度に応じて、基板にグレードを付けるこ
とができる。実現可能な配線密度が高い基板をグレード
の高い基板と呼び、実現可能な配線密度が低い基板をグ
レードの低い基板と呼ぶ。高いグレードの基板は、低い
グレードの基板に比べて単位面積あたり多くの信号を配
線できる。基板サイズや配線総数等の条件が同じなら
ば、グレードの高い基板ほど配線の自由度が高くなるの
で、配線は容易になり、その設計時間も短くなる。しか
し、配線幅や配線間隔を狭くする及びビア・ホールとそ
のランドを小さくするためには、より高度な製造技術が
必要となる。そのため、グレードが高くなるほどその基
板の製造コストも高くなる。
シ基板やビルド・アップ基板等の基板形成技術で区別さ
れる何種類かの基板がある。この何種類かの基板に対し
ても、「４Ｓ２Ｐ（４信号層、２電源層）」や「６Ｓ２
Ｐ（６信号層、２電源層）」等の設計基準（設計ルー
ル）で区別されるいくつかのタイプがある。基板の種類
及びタイプに応じて、その基板の導体の配線幅、配線間
隔、ビア・ホールのランドと導体との間隔、配線層の構
成、異なる配線層の導体同士を接続するビア・ホール及
びランドのサイズやその形成方法等が異なる。基板の種
類及びタイプに応じて実現可能な配線密度が異なる。実
現可能な配線密度に応じて、基板にグレードを付けるこ
とができる。実現可能な配線密度が高い基板をグレード
の高い基板と呼び、実現可能な配線密度が低い基板をグ
レードの低い基板と呼ぶ。高いグレードの基板は、低い
グレードの基板に比べて単位面積あたり多くの信号を配
線できる。基板サイズや配線総数等の条件が同じなら
ば、グレードの高い基板ほど配線の自由度が高くなるの
で、配線は容易になり、その設計時間も短くなる。しか
し、配線幅や配線間隔を狭くする及びビア・ホールとそ
のランドを小さくするためには、より高度な製造技術が
必要となる。そのため、グレードが高くなるほどその基
板の製造コストも高くなる。
【０００３】基板のグレードは、いくつかの選択候補の
中から、プリント配線基板設計者の経験によって選ばれ
ている。このような個人の経験による選択では、必要以
上の高いグレードを選択したり、現実には配線不可能な
低いグレードを選択してしまうことがある。必要以上の
高いグレードを選択すると、本来選択すべきグレードの
基板に比べて製造コストが上昇する。また、本来選択す
べきグレードより低いグレードを選択すると、配線が不
可能になるため、グレードを選択し直して再度設計しな
ければならない。
中から、プリント配線基板設計者の経験によって選ばれ
ている。このような個人の経験による選択では、必要以
上の高いグレードを選択したり、現実には配線不可能な
低いグレードを選択してしまうことがある。必要以上の
高いグレードを選択すると、本来選択すべきグレードの
基板に比べて製造コストが上昇する。また、本来選択す
べきグレードより低いグレードを選択すると、配線が不
可能になるため、グレードを選択し直して再度設計しな
ければならない。
【０００４】
【発明が解決しようとする課題】本発明の目的は、基板
に配線できる総配線長と基板に配線すべき総配線長との
割合を求め、この割合に基づいて最適な基板のグレード
を選択することにある。
に配線できる総配線長と基板に配線すべき総配線長との
割合を求め、この割合に基づいて最適な基板のグレード
を選択することにある。
【０００５】
【課題を解決するための手段】本発明のプリント配線基
板設計装置は、基板の面積を求める手段と、基板の配線
不可能な部分の面積を求める手段と、前記基板の面積か
ら前記配線不可能な部分の面積を減算して求めた配線可
能面積に配線できる総配線長と前記部品の結線に必要な
総配線長との割合を求める手段とを含む。
板設計装置は、基板の面積を求める手段と、基板の配線
不可能な部分の面積を求める手段と、前記基板の面積か
ら前記配線不可能な部分の面積を減算して求めた配線可
能面積に配線できる総配線長と前記部品の結線に必要な
総配線長との割合を求める手段とを含む。
【０００６】また、本発明のプリント配線基板設計方法
は、基板の面積を求めるステップと、基板の配線不可能
な部分の面積を求めるステップと、前記基板の面積から
前記配線不可能な部分の面積を減算して求めた配線可能
面積に配線できる総配線長と前記部品の結線に必要な総
配線長との割合を求めるステップとを含む。
は、基板の面積を求めるステップと、基板の配線不可能
な部分の面積を求めるステップと、前記基板の面積から
前記配線不可能な部分の面積を減算して求めた配線可能
面積に配線できる総配線長と前記部品の結線に必要な総
配線長との割合を求めるステップとを含む。
【０００７】
【発明の実施の形態】次に、本発明に係るプリント配線
基板の設計装置及び設計方法の実施の形態について、図
面に基づいて詳しく説明する。本発明に係るプリント配
線基板設計装置の基本構成を図１に示す。入力部３２は
基板情報，部品情報及び結線情報等の設計に必要な情報
の入力に用いる。記憶部３８は、入力部３２から入力さ
れた基板情報，部品情報及び結線情報等の情報を記憶す
る。表示部３６は、入力された情報や設計に関する各種
情報の表示を行う。演算・制御部３４は、記憶部３８に
入力された各種情報を用いて所定の演算処理を行うと共
に、入力部３２，表示部３６及び記憶部３８の制御を行
う。これら、入力部３２，表示部３６，演算・制御部３
４及び記憶部３８を含む本発明のプリント配線基板設計
装置は、従来のプリント配線基板設計装置の機能も含
む。また、本発明のプリント配線基板設計装置の記憶部
３８には、後述するビア数予測情報、ビア数補正情報及
び設計日数情報等の過去に設計したプリント配線基板か
ら得られた各種情報が予め記憶されている。また、記憶
部３８には後述する指標の情報（ＩＮＤＥＸ情報）も記
憶される。
基板の設計装置及び設計方法の実施の形態について、図
面に基づいて詳しく説明する。本発明に係るプリント配
線基板設計装置の基本構成を図１に示す。入力部３２は
基板情報，部品情報及び結線情報等の設計に必要な情報
の入力に用いる。記憶部３８は、入力部３２から入力さ
れた基板情報，部品情報及び結線情報等の情報を記憶す
る。表示部３６は、入力された情報や設計に関する各種
情報の表示を行う。演算・制御部３４は、記憶部３８に
入力された各種情報を用いて所定の演算処理を行うと共
に、入力部３２，表示部３６及び記憶部３８の制御を行
う。これら、入力部３２，表示部３６，演算・制御部３
４及び記憶部３８を含む本発明のプリント配線基板設計
装置は、従来のプリント配線基板設計装置の機能も含
む。また、本発明のプリント配線基板設計装置の記憶部
３８には、後述するビア数予測情報、ビア数補正情報及
び設計日数情報等の過去に設計したプリント配線基板か
ら得られた各種情報が予め記憶されている。また、記憶
部３８には後述する指標の情報（ＩＮＤＥＸ情報）も記
憶される。
【０００８】入力部３２から入力される基板情報には、
基板の外形寸法及びその面積等の基板に関する情報が含
まれる。選択候補の各種基板のグレードに関する情報も
基板情報に含まれる。部品情報には、各部品の形状，寸
法，端子数，型番等の部品に関する情報や、部品の配置
位置に関する情報が含まれる。結線情報には、部品（部
品の端子) の結線情報や、部品の信号数及び電源数等の
情報が含まれる。これら基板情報，部品情報及び結線情
報は、従来のプリント配線基板設計装置に入力される情
報も含む。
基板の外形寸法及びその面積等の基板に関する情報が含
まれる。選択候補の各種基板のグレードに関する情報も
基板情報に含まれる。部品情報には、各部品の形状，寸
法，端子数，型番等の部品に関する情報や、部品の配置
位置に関する情報が含まれる。結線情報には、部品（部
品の端子) の結線情報や、部品の信号数及び電源数等の
情報が含まれる。これら基板情報，部品情報及び結線情
報は、従来のプリント配線基板設計装置に入力される情
報も含む。
【０００９】本発明のプリント配線基板の設計装置は、
選択候補の各種グレードの基板に対し、基板に配線でき
る総配線長と基板に配線すべき総配線長との割合を求め
る。配線すべき総配線長に比べて基板に配線できる総配
線長が大きいほど、配線の自由度は高くなるので、配線
は容易になり、配線が実現できる可能性は高くなる。逆
に、配線すべき総配線長に比べて基板に配線できる総配
線長が小さいほど、配線の自由度が低くなるので、配線
は困難になり、配線が実現できる可能性は低くなる。よ
って、過去に設計したプリント配線基板をもとに配線が
可能となる上記割合の値を予め求めておけば、選択候補
の各グレードに対して、上記割合をもとに配線可能か否
かを判断することができる。以下、この割合をＩＮＤＥ
Ｘ（指標）とも呼ぶ。本実施形態では、 ＩＮＤＥＸ＝（基板に配線できる総配線長）／ （基板に配線すべき総配線長） ・・・（１） と定義する。
選択候補の各種グレードの基板に対し、基板に配線でき
る総配線長と基板に配線すべき総配線長との割合を求め
る。配線すべき総配線長に比べて基板に配線できる総配
線長が大きいほど、配線の自由度は高くなるので、配線
は容易になり、配線が実現できる可能性は高くなる。逆
に、配線すべき総配線長に比べて基板に配線できる総配
線長が小さいほど、配線の自由度が低くなるので、配線
は困難になり、配線が実現できる可能性は低くなる。よ
って、過去に設計したプリント配線基板をもとに配線が
可能となる上記割合の値を予め求めておけば、選択候補
の各グレードに対して、上記割合をもとに配線可能か否
かを判断することができる。以下、この割合をＩＮＤＥ
Ｘ（指標）とも呼ぶ。本実施形態では、 ＩＮＤＥＸ＝（基板に配線できる総配線長）／ （基板に配線すべき総配線長） ・・・（１） と定義する。
【００１０】基板のグレードと上記ＩＮＤＥＸとの関係
の一例を図２に示す。ただし、グレード「ＦＲ４ ５Ｌ
ＰＣ」は、ガラス布エポキシ材を用いた、ＰＴＨ(Plate
d Through Hole) ビアのランド間スペースに配線が５本
設けられる基板であり、グレード「ＳＬＣ(Surface Lam
inar Circuit：ＩＢＭ社) １＋１ ＲＦＰ」は、基板
の両側に１層ずつのビルドアップ層を持つ、ＰＴＨを樹
脂で穴埋めして樹脂上を配線可能とした基板である。基
板のグレードが高くなるほど配線密度が高くなるので、
（１）式の基板に配線できる総配線長が大きくなり、Ｉ
ＮＤＥＸの値も大きくなる。また、ＩＮＤＥＸの値が大
きいほど配線の自由度が高くなるので、プリント配線基
板設計装置が計算で行う自動配線のオーバー・フローも
少なくなり、設計日数（ＴＡＴ：Turn Around Time）も
短くなる。ここで、オーバー・フローは自動配線できな
かった配線数を表す。配線できなかった分は技術者が手
動で配線するため、オーバー・フローが大きくなるほど
手動配線数が増え、設計日数が指数的に増加する。
の一例を図２に示す。ただし、グレード「ＦＲ４ ５Ｌ
ＰＣ」は、ガラス布エポキシ材を用いた、ＰＴＨ(Plate
d Through Hole) ビアのランド間スペースに配線が５本
設けられる基板であり、グレード「ＳＬＣ(Surface Lam
inar Circuit：ＩＢＭ社) １＋１ ＲＦＰ」は、基板
の両側に１層ずつのビルドアップ層を持つ、ＰＴＨを樹
脂で穴埋めして樹脂上を配線可能とした基板である。基
板のグレードが高くなるほど配線密度が高くなるので、
（１）式の基板に配線できる総配線長が大きくなり、Ｉ
ＮＤＥＸの値も大きくなる。また、ＩＮＤＥＸの値が大
きいほど配線の自由度が高くなるので、プリント配線基
板設計装置が計算で行う自動配線のオーバー・フローも
少なくなり、設計日数（ＴＡＴ：Turn Around Time）も
短くなる。ここで、オーバー・フローは自動配線できな
かった配線数を表す。配線できなかった分は技術者が手
動で配線するため、オーバー・フローが大きくなるほど
手動配線数が増え、設計日数が指数的に増加する。
【００１１】このように、基板のグレードとＩＮＤＥＸ
との間には相関があり、ＩＮＤＥＸと設計日数との間に
も相関がある。これらＩＮＤＥＸと設計日数との関係
は、設計日数情報として記憶部３８に予め入力されてい
る。設計日数情報は、過去に設計したプリント配線基板
のデータをもとに作成される。よって、希望する設計期
間に応じたＩＮＤＥＸの値（範囲）を設計日数情報から
選択し、記憶部３８にＩＮＤＥＸ情報として記憶する。
例えば、設計を５日から１０日で行いたい場合は、設計
日数情報から５日から１０日に対応するＩＮＤＥＸの値
の範囲（４．２５から４．７５）を選択し、ＩＮＤＥＸ
にこの範囲の値（４．２５及び４．７５）を記憶させ
る。そして、選択候補の各種グレードの基板に対してＩ
ＮＤＥＸの値を求め、ＩＮＤＥＸが前記範囲の値となる
グレードの基板を選択する。これにより、配線可能かつ
コストの低いグレードの基板を選択することができる。
との間には相関があり、ＩＮＤＥＸと設計日数との間に
も相関がある。これらＩＮＤＥＸと設計日数との関係
は、設計日数情報として記憶部３８に予め入力されてい
る。設計日数情報は、過去に設計したプリント配線基板
のデータをもとに作成される。よって、希望する設計期
間に応じたＩＮＤＥＸの値（範囲）を設計日数情報から
選択し、記憶部３８にＩＮＤＥＸ情報として記憶する。
例えば、設計を５日から１０日で行いたい場合は、設計
日数情報から５日から１０日に対応するＩＮＤＥＸの値
の範囲（４．２５から４．７５）を選択し、ＩＮＤＥＸ
にこの範囲の値（４．２５及び４．７５）を記憶させ
る。そして、選択候補の各種グレードの基板に対してＩ
ＮＤＥＸの値を求め、ＩＮＤＥＸが前記範囲の値となる
グレードの基板を選択する。これにより、配線可能かつ
コストの低いグレードの基板を選択することができる。
【００１２】（１）式の基板に配線すべき総配線長は、
部品の結線の最短長（マンハッタン長）の合計値を用い
る。図３に示すように、最短長（マンハッタン長）は、
実際の最短距離（Ｌ１，Ｌ２，・・・，Ｌｎ）ではな
く、垂直な２つの方向（Ｘ方向とＹ方向）の距離の和で
表される最短距離（Ｌｘ１＋Ｌｙ１，Ｌｘ２＋Ｌｙ２，
・・・，Ｌｘｎ＋Ｌｙｎ）である。これら最短長（マン
ハッタン長）は、結線情報より算出される。
部品の結線の最短長（マンハッタン長）の合計値を用い
る。図３に示すように、最短長（マンハッタン長）は、
実際の最短距離（Ｌ１，Ｌ２，・・・，Ｌｎ）ではな
く、垂直な２つの方向（Ｘ方向とＹ方向）の距離の和で
表される最短距離（Ｌｘ１＋Ｌｙ１，Ｌｘ２＋Ｌｙ２，
・・・，Ｌｘｎ＋Ｌｙｎ）である。これら最短長（マン
ハッタン長）は、結線情報より算出される。
【００１３】 （基板に配線すべき総配線長）＝（マンハッタン長の合計値） ＝（Ｌｘ１＋Ｌｙ１）＋（Ｌｘ２＋Ｌｙ２） ＋・・・＋（Ｌｘｎ＋Ｌｙｎ） ・・・（２）
【００１４】（１）式の基板に配線できる総配線長は、
基板の配線可能な部分の面積に対して求める。配線可能
な部分の面積は、基板全体の配線層に対して求める。配
線を引く場合、等間隔の直交する基準線を基板上に設
け、この基準線上に配線を引く。この基準線は、一般に
グリッドと呼ばれる。配線間隔の最小値は、このグリッ
ドの間隔と見なせる。よって、基板に配線できる総配線
長は、基板の配線可能面積とグリッド間隔より求めるこ
とができる。
基板の配線可能な部分の面積に対して求める。配線可能
な部分の面積は、基板全体の配線層に対して求める。配
線を引く場合、等間隔の直交する基準線を基板上に設
け、この基準線上に配線を引く。この基準線は、一般に
グリッドと呼ばれる。配線間隔の最小値は、このグリッ
ドの間隔と見なせる。よって、基板に配線できる総配線
長は、基板の配線可能面積とグリッド間隔より求めるこ
とができる。
【００１５】 （基板に配線できる総配線長）＝（基板の配線可能面積）／ （グリッド間隔） ・・・（３）
【００１６】ここで、（３）式の基板の配線可能面積
は、基板の面積と基板の配線不可能な部分の面積とから
求めることができる。 （基板の配線可能面積）＝（基板の面積）−（配線不可能な部分の面積） ・・・（４） （４）式の基板の面積は、基板情報から求めることがで
きる。しかし、基板の面積が同じ場合でも、例えば図４
（ａ）に示す四角形型の基板８と図４（ｂ）に示すＬ字
型の基板１０では、点ＡＢ間を結ぶ１点鎖線が示すよう
に、四角形型の基板８の方が配線の自由度が高くなる。
すなわち、基板の面積が同じ場合でも、基板形状によっ
て配線の自由度が異なる。このことは、基板の形状の違
いによりＩＮＤＥＸの値に誤差が生じることを意味す
る。
は、基板の面積と基板の配線不可能な部分の面積とから
求めることができる。 （基板の配線可能面積）＝（基板の面積）−（配線不可能な部分の面積） ・・・（４） （４）式の基板の面積は、基板情報から求めることがで
きる。しかし、基板の面積が同じ場合でも、例えば図４
（ａ）に示す四角形型の基板８と図４（ｂ）に示すＬ字
型の基板１０では、点ＡＢ間を結ぶ１点鎖線が示すよう
に、四角形型の基板８の方が配線の自由度が高くなる。
すなわち、基板の面積が同じ場合でも、基板形状によっ
て配線の自由度が異なる。このことは、基板の形状の違
いによりＩＮＤＥＸの値に誤差が生じることを意味す
る。
【００１７】本実施形態では、（４）式の基板の面積と
して、基板形状を考慮に入れた仮想の基板有効面積を用
いる。有効面積は、基板の実際の面積Ｓａ（図４
（ｂ））と仮想の最大面積Ｓｍ（図４（ｃ））とから求
める。具体的には、基板面積Ｓａの仮想最大面積Ｓｍに
対する割合より補正係数ｋ ｋ ＝ Ｓａ ／ Ｓｍ を求め、この補正係数ｋを基板面積Ｓａに乗じて有効面
積Ｓｅ Ｓｅ ＝ ｋ × Ｓａ を求める。仮想最大面積Ｓｍは、基板の最外周部を基準
とした四角形の面積である。そのため、補正係数ｋは、
基板の形状が四角形に近いほど大きくなる。ただし、０
＜ｋ＜１である。
して、基板形状を考慮に入れた仮想の基板有効面積を用
いる。有効面積は、基板の実際の面積Ｓａ（図４
（ｂ））と仮想の最大面積Ｓｍ（図４（ｃ））とから求
める。具体的には、基板面積Ｓａの仮想最大面積Ｓｍに
対する割合より補正係数ｋ ｋ ＝ Ｓａ ／ Ｓｍ を求め、この補正係数ｋを基板面積Ｓａに乗じて有効面
積Ｓｅ Ｓｅ ＝ ｋ × Ｓａ を求める。仮想最大面積Ｓｍは、基板の最外周部を基準
とした四角形の面積である。そのため、補正係数ｋは、
基板の形状が四角形に近いほど大きくなる。ただし、０
＜ｋ＜１である。
【００１８】このような補正を行うことにより、図４
（ｄ）に示すように、基板の形状を考慮に入れた仮想の
基板面積（有効面積Ｓｅ）を求めることができる。有効
面積Ｓｅは、配線の自由度が低い部分の面積を考慮に入
れた、現実の基板面積Ｓａよりも小さな面積である。こ
のような補正を基板面積（Ｓａ）に加えることにより、
基板形状の違いによる配線の自由度の変化から生じるＩ
ＮＤＥＸの誤差を減少させることができる。
（ｄ）に示すように、基板の形状を考慮に入れた仮想の
基板面積（有効面積Ｓｅ）を求めることができる。有効
面積Ｓｅは、配線の自由度が低い部分の面積を考慮に入
れた、現実の基板面積Ｓａよりも小さな面積である。こ
のような補正を基板面積（Ｓａ）に加えることにより、
基板形状の違いによる配線の自由度の変化から生じるＩ
ＮＤＥＸの誤差を減少させることができる。
【００１９】また、（４）式の配線不可能な部分の面積
は、基板外縁部、組み立て用ホール、導電パッド、ピン
・ホール、ビア・ホール等の配線不可能な部分の面積の
合計である。基板外縁部は、図３に示すように、基板外
周部の配線が行えない部分（２４) である。組み立て用
ホールは、基板を固定するためのネジ等を通すホールで
ある。導電パッドは、図３に示すように、部品２８のリ
ード２２を基板に接続するための端子パッドである。ピ
ン・ホールは、部品のピンを挿入するためのホールであ
る。ビア・ホールは層間接続用のホールである。ただ
し、これらホールの面積は、そのホールのランドの面積
も含む。
は、基板外縁部、組み立て用ホール、導電パッド、ピン
・ホール、ビア・ホール等の配線不可能な部分の面積の
合計である。基板外縁部は、図３に示すように、基板外
周部の配線が行えない部分（２４) である。組み立て用
ホールは、基板を固定するためのネジ等を通すホールで
ある。導電パッドは、図３に示すように、部品２８のリ
ード２２を基板に接続するための端子パッドである。ピ
ン・ホールは、部品のピンを挿入するためのホールであ
る。ビア・ホールは層間接続用のホールである。ただ
し、これらホールの面積は、そのホールのランドの面積
も含む。
【００２０】上記基板外縁部の面積と組み立て用ホール
の面積及びその数は基板情報から求めることができる。
また、パッドの面積とピン・ホールの面積及びそれらの
数は部品情報をもとに求めることができる。しかし、ビ
ア・ホール数は配線前には決定されていない。そのた
め、通常は配線前にビア・ホールの総面積を求めること
はできない。
の面積及びその数は基板情報から求めることができる。
また、パッドの面積とピン・ホールの面積及びそれらの
数は部品情報をもとに求めることができる。しかし、ビ
ア・ホール数は配線前には決定されていない。そのた
め、通常は配線前にビア・ホールの総面積を求めること
はできない。
【００２１】本発明のプリント配線基板の設計装置及び
設計方法では、配線前にビア・ホール数の予測を行う。
具体的には、図５に示すように、基板のグレードと、部
品の信号数及び電源数からビア・ホール数を予測する。
このようなビア・ホール数を予測するのに必要な情報
は、ビア数予測情報として記憶部３８に予め入力されて
いる。これらビア数予測情報は、過去に設計したプリン
ト配線基板のデータをもとに作成される。図５におい
て、グレード「ＳＬＣ（１＋１ ｏｎ ４Ｓ２Ｐ）」
（ここで、ＳＬＣ：Surface Laminar Circuit ）は、両
側に１層ずつのビルドアップ層を持ち、ベースの基板に
４Ｓ２Ｐ（４信号層及び２電源層）のＦＲ４（ガラス布
エポキシ材）を用いた基板である。また、ビア・ホール
数は、ＰＴＨ(Plated Through Hole) ビア数とフォト・
ビア数との和として求める。フォト・ビアを形成する
「ＦＶ１／ＢＶ１」は、ＦＲ４基板上に形成する１層目
のビルド・アップ層を表し、「ＦＶ２／ＢＶ２」は、そ
の上の２層目のビルド・アップ層を表す。
設計方法では、配線前にビア・ホール数の予測を行う。
具体的には、図５に示すように、基板のグレードと、部
品の信号数及び電源数からビア・ホール数を予測する。
このようなビア・ホール数を予測するのに必要な情報
は、ビア数予測情報として記憶部３８に予め入力されて
いる。これらビア数予測情報は、過去に設計したプリン
ト配線基板のデータをもとに作成される。図５におい
て、グレード「ＳＬＣ（１＋１ ｏｎ ４Ｓ２Ｐ）」
（ここで、ＳＬＣ：Surface Laminar Circuit ）は、両
側に１層ずつのビルドアップ層を持ち、ベースの基板に
４Ｓ２Ｐ（４信号層及び２電源層）のＦＲ４（ガラス布
エポキシ材）を用いた基板である。また、ビア・ホール
数は、ＰＴＨ(Plated Through Hole) ビア数とフォト・
ビア数との和として求める。フォト・ビアを形成する
「ＦＶ１／ＢＶ１」は、ＦＲ４基板上に形成する１層目
のビルド・アップ層を表し、「ＦＶ２／ＢＶ２」は、そ
の上の２層目のビルド・アップ層を表す。
【００２２】このような基板のグレードと、部品の信号
数及び電源数からビア・ホール数を予測する手段を用い
ることにより、配線前にビア・ホール数を求めることが
可能となる。ビア・ホールのサイズは基板のグレードで
決まり、求めたビア・ホール数からビア・ホールの総面
積を求めて、配線不可能面積を算出できる。これによ
り、配線前に選択候補の各種グレードの基板に対してＩ
ＮＤＥＸを求めることが可能になる。
数及び電源数からビア・ホール数を予測する手段を用い
ることにより、配線前にビア・ホール数を求めることが
可能となる。ビア・ホールのサイズは基板のグレードで
決まり、求めたビア・ホール数からビア・ホールの総面
積を求めて、配線不可能面積を算出できる。これによ
り、配線前に選択候補の各種グレードの基板に対してＩ
ＮＤＥＸを求めることが可能になる。
【００２３】また、プリント配線基板全体の配線層は、
信号層と電源層を含んでおり、この信号層の数に応じ
て、求めたビア・ホール数を補正することもできる。具
体的には、図６に示すように、信号層数に応じた補正係
数を求め、この補正係数をビア・ホール数に乗じて、求
めたビア・ホール数を補正する。このようなビア・ホー
ル数の補正に必要な情報は、ビア数補正情報として記憶
部３８に予め入力されている。ビア数補正情報は、過去
に設計したプリント配線基板のデータをもとに作成され
る。このような信号層数に応じてビア・ホール数を補正
する手段を用いることにより、ビア・ホール数をより正
確に予測することができる。これにより、ビア・ホール
の総面積をより正確に求めることができる。
信号層と電源層を含んでおり、この信号層の数に応じ
て、求めたビア・ホール数を補正することもできる。具
体的には、図６に示すように、信号層数に応じた補正係
数を求め、この補正係数をビア・ホール数に乗じて、求
めたビア・ホール数を補正する。このようなビア・ホー
ル数の補正に必要な情報は、ビア数補正情報として記憶
部３８に予め入力されている。ビア数補正情報は、過去
に設計したプリント配線基板のデータをもとに作成され
る。このような信号層数に応じてビア・ホール数を補正
する手段を用いることにより、ビア・ホール数をより正
確に予測することができる。これにより、ビア・ホール
の総面積をより正確に求めることができる。
【００２４】また、本発明のプリント配線基板の設計装
置及び設計方法では、ビア・ホール及びそのランドの面
積に加えて、図７（ａ）に示すように、ビア・ホール及
びそのランド２０を設けることによる配線阻害面積も考
慮に入れて、配線不可能な部分の面積Ｓｂを求める。図
７（ａ）はビア・ホール及びそのランド２０による配線
阻害面積を示している。長さａはビア・ホール及びその
ランド２０を通る配線４２と同一方向の長さで、その長
さの値は、過去に設計したプリント配線基板のデータに
基づいて予め設定しておく。ビア・ホール及びそのラン
ド２０の直径をＲ、ビア・ホール及びそのランド２０と
配線との間隔をｄ、配線の基準となるグリッドの間隔を
Ｇとおくと、ビア・ホール及びそのランド２０を設けた
ことによる配線不可能面積Ｓｂは、 Ｓｂ＝ (Ｄ−Ｇ）×ａ ・・・（５) ただし、Ｄ＝ (Ｒ＋２ｄ) ／√２ と表すことができる。なお、√ｎはｎの平方根を表す。
Ｄ×ａで求まる面積はビア・ホール及びそのランド２０
を挟む配線間の面積に相当し、Ｇ×ａで求める面積はビ
ア・ホール及びそのランド２０を通る配線の面積に相当
する。Ｓｂは、図７（ｂ）に示すように、ビア及びラン
ド２０を設けていなければ引くことができた配線４４の
面積を表す。ａの値は、過去の基板データをもとに、１
つのビア及びランド２０を設けたことによって配線が不
可能となる領域の、ビア及びランド２０を通る配線４２
方向の長さを表す値、例えば２．５４［ｍｍ］に予め設
定しておく。
置及び設計方法では、ビア・ホール及びそのランドの面
積に加えて、図７（ａ）に示すように、ビア・ホール及
びそのランド２０を設けることによる配線阻害面積も考
慮に入れて、配線不可能な部分の面積Ｓｂを求める。図
７（ａ）はビア・ホール及びそのランド２０による配線
阻害面積を示している。長さａはビア・ホール及びその
ランド２０を通る配線４２と同一方向の長さで、その長
さの値は、過去に設計したプリント配線基板のデータに
基づいて予め設定しておく。ビア・ホール及びそのラン
ド２０の直径をＲ、ビア・ホール及びそのランド２０と
配線との間隔をｄ、配線の基準となるグリッドの間隔を
Ｇとおくと、ビア・ホール及びそのランド２０を設けた
ことによる配線不可能面積Ｓｂは、 Ｓｂ＝ (Ｄ−Ｇ）×ａ ・・・（５) ただし、Ｄ＝ (Ｒ＋２ｄ) ／√２ と表すことができる。なお、√ｎはｎの平方根を表す。
Ｄ×ａで求まる面積はビア・ホール及びそのランド２０
を挟む配線間の面積に相当し、Ｇ×ａで求める面積はビ
ア・ホール及びそのランド２０を通る配線の面積に相当
する。Ｓｂは、図７（ｂ）に示すように、ビア及びラン
ド２０を設けていなければ引くことができた配線４４の
面積を表す。ａの値は、過去の基板データをもとに、１
つのビア及びランド２０を設けたことによって配線が不
可能となる領域の、ビア及びランド２０を通る配線４２
方向の長さを表す値、例えば２．５４［ｍｍ］に予め設
定しておく。
【００２５】このように、ホール及びそのランドの面積
に加えて、ホール及びそのランドを設けることによる配
線阻害面積を求めることにより、ホール及びそのランド
を設けることによる配線不可能面積をより正確に求める
ことができる。これにより、基板の配線可能面積をより
正確に求めることができる。
に加えて、ホール及びそのランドを設けることによる配
線阻害面積を求めることにより、ホール及びそのランド
を設けることによる配線不可能面積をより正確に求める
ことができる。これにより、基板の配線可能面積をより
正確に求めることができる。
【００２６】図８に本発明のプリント配線基板設計装置
を用いたプリント配線基板設計手順を示す。ＩＮＤＥＸ
情報には、４．２５〜４．７５の範囲が設定されてい
る。この範囲は、希望する設計日数により異なる。本実
施形態では、図２に示した設計日数情報より、設計日数
が５日〜１０日となるＩＮＤＥＸの値（範囲）を選択し
ている。基板情報を入力し（Ｓ１００) 、部品情報及び
結線情報と、部品間を接続する論理回路を入力する（Ｓ
１０２) 。基板情報には、例えば図２に示すように、選
択候補の６種類のグレードに関する情報が含まれる。部
品の配置を行い（Ｓ１０４) 、基板のグレードごとにＩ
ＮＤＥＸを算出する（Ｓ１０６) 。グレードごとのＩＮ
ＤＥＸの算出結果の一例を図２に示す。
を用いたプリント配線基板設計手順を示す。ＩＮＤＥＸ
情報には、４．２５〜４．７５の範囲が設定されてい
る。この範囲は、希望する設計日数により異なる。本実
施形態では、図２に示した設計日数情報より、設計日数
が５日〜１０日となるＩＮＤＥＸの値（範囲）を選択し
ている。基板情報を入力し（Ｓ１００) 、部品情報及び
結線情報と、部品間を接続する論理回路を入力する（Ｓ
１０２) 。基板情報には、例えば図２に示すように、選
択候補の６種類のグレードに関する情報が含まれる。部
品の配置を行い（Ｓ１０４) 、基板のグレードごとにＩ
ＮＤＥＸを算出する（Ｓ１０６) 。グレードごとのＩＮ
ＤＥＸの算出結果の一例を図２に示す。
【００２７】ＩＮＤＥＸが所定の範囲（４．２５〜４．
７５）となるグレードが存在するか判定し（Ｓ１１０)
、ＩＮＤＥＸが所定の範囲となるグレードが無けれ
ば、部品の配置を変更して（Ｓ１１２) 、再度ＩＮＤＥ
Ｘを求める（Ｓ１０６）。ＩＮＤＥＸが所定の範囲とな
るグレードが有れば、そのグレードの基板を選択する。
図２に示した例では、「ＳＬＣ １＋１」の基板が選択
される。ＩＮＤＥＸが前記所定の範囲となるグレードが
複数ある場合は、コストを重視するならグレードの低い
基板を選択し、設計時間を重視するならグレードの高い
基板を選択する。基板のグレードが決まれば、電源（Ｐ
ｏｗｅｒ）ライン、グランド（Ｇｎｄ）ライン、高周波
ライン、高電流ライン、バス・ライン等のノイズや遅延
等の信号品質に注意すべきライン（Ｃｒｉｔｉｃａｌ
ｎｅｔ）の配線の設計を行う（Ｓ１１４) 。その後自動
配線を行い（Ｓ１１６) 、自動配線できなかった部分を
手動配線する（Ｓ１１８) 。
７５）となるグレードが存在するか判定し（Ｓ１１０)
、ＩＮＤＥＸが所定の範囲となるグレードが無けれ
ば、部品の配置を変更して（Ｓ１１２) 、再度ＩＮＤＥ
Ｘを求める（Ｓ１０６）。ＩＮＤＥＸが所定の範囲とな
るグレードが有れば、そのグレードの基板を選択する。
図２に示した例では、「ＳＬＣ １＋１」の基板が選択
される。ＩＮＤＥＸが前記所定の範囲となるグレードが
複数ある場合は、コストを重視するならグレードの低い
基板を選択し、設計時間を重視するならグレードの高い
基板を選択する。基板のグレードが決まれば、電源（Ｐ
ｏｗｅｒ）ライン、グランド（Ｇｎｄ）ライン、高周波
ライン、高電流ライン、バス・ライン等のノイズや遅延
等の信号品質に注意すべきライン（Ｃｒｉｔｉｃａｌ
ｎｅｔ）の配線の設計を行う（Ｓ１１４) 。その後自動
配線を行い（Ｓ１１６) 、自動配線できなかった部分を
手動配線する（Ｓ１１８) 。
【００２８】また、ＩＮＤＥＸは基板全体に対して求め
る以外に、図９に示すように、例えば８×４に区分けさ
れた各領域[(1,1),・・・,(1,8),・・・,(4,1),・・・,(4,8)] ご
とにＩＮＤＥＸを求めて、これらを平均して全体のＩＮ
ＤＥＸを求めることもできる。各ＩＮＤＥＸを求めるの
に必要な各パラメータは、各領域ごとに求める。領域ご
とに求められない場合は、全領域の信号数及び電源数に
対するその領域の信号数及び電源数の割合に応じてその
領域のパラメータを求める。例えば、領域(1,1) のビア
・ホール数は、 （全領域のビア・ホール数）×[ (領域(1,1) の信号数
及び電源数）／（全領域の信号数及び電源数） ] より求める。
る以外に、図９に示すように、例えば８×４に区分けさ
れた各領域[(1,1),・・・,(1,8),・・・,(4,1),・・・,(4,8)] ご
とにＩＮＤＥＸを求めて、これらを平均して全体のＩＮ
ＤＥＸを求めることもできる。各ＩＮＤＥＸを求めるの
に必要な各パラメータは、各領域ごとに求める。領域ご
とに求められない場合は、全領域の信号数及び電源数に
対するその領域の信号数及び電源数の割合に応じてその
領域のパラメータを求める。例えば、領域(1,1) のビア
・ホール数は、 （全領域のビア・ホール数）×[ (領域(1,1) の信号数
及び電源数）／（全領域の信号数及び電源数） ] より求める。
【００２９】各領域ごとにＩＮＤＥＸを求めた場合、配
置変更（Ｓ１１２）や手動配線（Ｓ１１８）等の効率を
向上させることができる。例えば、特定領域のＩＮＤＥ
Ｘが極端に小さい場合は、その領域に配線が集中してい
ることを意味する。そこで、その領域内の部品のいくつ
かを他の領域に移す等して配線を他の領域に分散し、そ
の領域のＩＮＤＥＸを全体の平均に近づけることができ
る。また、その領域内を手動配線した後に自動配線を行
うこと等もできる。このように、区分けされた領域ごと
にＩＮＤＥＸを求めると、局所的に問題が生じている場
合の対処が容易になる。
置変更（Ｓ１１２）や手動配線（Ｓ１１８）等の効率を
向上させることができる。例えば、特定領域のＩＮＤＥ
Ｘが極端に小さい場合は、その領域に配線が集中してい
ることを意味する。そこで、その領域内の部品のいくつ
かを他の領域に移す等して配線を他の領域に分散し、そ
の領域のＩＮＤＥＸを全体の平均に近づけることができ
る。また、その領域内を手動配線した後に自動配線を行
うこと等もできる。このように、区分けされた領域ごと
にＩＮＤＥＸを求めると、局所的に問題が生じている場
合の対処が容易になる。
【００３０】以上、本発明に係るプリント配線基板の設
計装置及び設計方法の実施例について、図面に基づいて
種々説明したが、本発明は図示したプリント配線基板の
設計装置及び設計方法に限定されるものではない。例え
ば、予算の都合等で基板のグレードが既に決定されてい
る場合は、設計日数を予測する手段として本発明を用い
ることができる。その他、本発明はその趣旨を逸脱しな
い範囲で当業者の知識に基づき種々なる改良，修正，変
形を加えた態様で実施できるものである。
計装置及び設計方法の実施例について、図面に基づいて
種々説明したが、本発明は図示したプリント配線基板の
設計装置及び設計方法に限定されるものではない。例え
ば、予算の都合等で基板のグレードが既に決定されてい
る場合は、設計日数を予測する手段として本発明を用い
ることができる。その他、本発明はその趣旨を逸脱しな
い範囲で当業者の知識に基づき種々なる改良，修正，変
形を加えた態様で実施できるものである。
【図１】本発明に係るプリント配線基板設計装置の基本
構成の一例を示す図である。
構成の一例を示す図である。
【図２】基板のグレードとＩＮＤＥＸ及び設計日数との
関係の一例を示す図である。
関係の一例を示す図である。
【図３】基板の配線不可能な面積の一例を説明する図で
あり、基板外縁部とパット部分を示している。また、部
品間の結線の最短長（マンハッタン長）の一例を説明す
る図でもある。
あり、基板外縁部とパット部分を示している。また、部
品間の結線の最短長（マンハッタン長）の一例を説明す
る図でもある。
【図４】基板の面積を説明する図であり、同図（ｂ) は
実際の面積を示す図であり、同図（ｃ) は仮想の最大面
積を示す図であり、同図（ｄ) は仮想の有効面積を示す
図である。
実際の面積を示す図であり、同図（ｃ) は仮想の最大面
積を示す図であり、同図（ｄ) は仮想の有効面積を示す
図である。
【図５】基板のグレードと信号数及び電源数からビア・
ホール数を予想するためのデータの一例である。
ホール数を予想するためのデータの一例である。
【図６】基板のグレードと信号層数からビア・ホール数
の補正係数を求めるためのデータの一例である。
の補正係数を求めるためのデータの一例である。
【図７】ホールを設けることによる配線阻害面積を説明
する図である。
する図である。
【図８】本発明を用いた基板設計手順の一例を示す図で
ある。
ある。
【図９】複数の領域に区分けされた基板を示す図であ
る。
る。
１０：プリント配線基板 ２０：ホール ２２：パッド ２４：基板周縁部 ２６：区分けされた領域 ２８：部品 ３２：入力部 ３４：演算・制御部 ３６：表示部 ３８：記憶部 ４２，４４：配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 伸治 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲 事業所内 (56)参考文献 特開2000−231577（ＪＰ，Ａ) 小島東作、外２名，”回路基板実装容 易性自動評価法”，電子情報通信学会論 文誌Ｄ−▲ＩＩ▼，平成８年７月，第Ｊ 79−Ｄ−▲ＩＩ▼巻，第７号，ｐ．1305 −1307 子安正敏、外２名，”プリント配線板 設計管理システムの開発”，沖電気研究 開発，沖電気工業株式会社，平成４年１ 月，第59巻，第１号，ｐ．139−142 (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/50 H05K 3/00
Claims (17)
- 【請求項１】 設計するプリント配線基板の基板情報、
該基板に実装する部品情報、該部品の結線情報に基づい
て、該基板に配線できる総配線長と該部品の結線に必要
な総配線長との割合を求め、この割合に基づいて基板の
グレードの選択を行うプリント配線基板設計装置であっ
て、 基板の面積を求める手段と、 基板の配線不可能な部分の面積を求める手段と、 前記基板の面積から前記配線不可能な部分の面積を減算
して求めた配線可能面積に配線できる総配線長と前記部
品の結線に必要な総配線長との割合（以下、指標と呼
ぶ）を求める手段とを含むプリント配線基板設計装置。 - 【請求項２】 プリント配線基板の設計日数と前記指標
との対応関係を記憶する手段と、 前記対応関係から求めた、希望する設計日数に対応する
指標の値を記憶する手段と、 設計するプリント配線基板の指標の値と、前記希望する
設計日数に対応する指標の値との一致を検出する手段と
を含む請求項１のプリント配線基板設計装置。 - 【請求項３】 前記配線不可能な部分の面積を求める手
段が、基板のグレードと信号数及び電源数に基づいて、
該基板に設けるビア・ホール数を予測する手段を含む請
求項１又は請求項２のプリント配線基板設計装置。 - 【請求項４】 前記ビア・ホール数を予測する手段が、
信号層数に基づいて、前記予測したビア・ホール数を補
正する手段を含む請求項３のプリント配線基板設計装
置。 - 【請求項５】 前記配線不可能な部分の面積が、前記ビ
ア・ホール及びそのランドを基板に設けたことによる配
線阻害面積を含む請求項３又は請求項４のいずれかのプ
リント配線基板設計装置。 - 【請求項６】 前記配線阻害面積が、前記ビア・ホール
及びそのランドを通る配線方向の所定の長さと前記ビア
・ホール及びそのランドを挟む配線間の長さとを乗算し
て求めた面積である請求項５のプリント配線基板の設計
装置。 - 【請求項７】 前記配線阻害面積が、前記ビア・ホール
及びそのランドを通る配線方向の所定の長さと前記ビア
・ホール及びそのランドを通る配線の幅に相当する長さ
とを乗算して求めた面積を、前記乗算して求めた面積か
ら減算して求めた面積である請求項６のプリント配線基
板の設計装置。 - 【請求項８】 前記基板を複数の領域に区分けし、区分
けされた各領域ごとに前記指標を求める請求項１乃至請
求項７のいずれかのプリント配線基板設計装置。 - 【請求項９】 前記基板の面積が、基板最外周部を基準
とした仮想の最大基板面積に対する実際の基板面積の比
率を前記実際の基板面積に乗じて求めた仮想の有効基板
面積である請求項１乃至請求項８のいずれかのプリント
配線基板設計装置。 - 【請求項１０】 設計するプリント配線基板の基板情
報、該基板に実装する部品情報、該部品の結線情報に基
づいて、該基板に配線できる総配線長と該部品の結線に
必要な総配線長との割合を求め、この割合に基づいて基
板のグレードの選択を行うプリント配線基板設計方法で
あって、 基板の面積を求めるステップと、 基板の配線不可能な部分の面積を求めるステップと、 前記基板の面積から前記配線不可能な部分の面積を減算
して求めた配線可能面積に配線できる総配線長と前記部
品の結線に必要な総配線長との割合（以下、指標と呼
ぶ）を求めるステップとを含むプリント配線基板設計方
法。 - 【請求項１１】 プリント配線基板の設計日数と前記指
標との対応関係から、希望する設計日数に対応する指標
の値を選択するステップと、 設計するプリント配線基板の指標の値が、前記希望する
設計日数に対応する指標の値となるように基板のグレー
ドを選択するステップとを含む請求項１０のプリント配
線基板設計方法。 - 【請求項１２】 前記配線不可能な部分の面積を求める
ステップが、基板のグレードと信号数及び電源数に基づ
いて、該基板に設けるビア・ホール数を予測するステッ
プを含む請求項１０又は請求項１１のプリント配線基板
設計方法。 - 【請求項１３】 前記ビア・ホール数を予測するステッ
プが、信号層数に基づいて、前記予測したビア・ホール
数を補正するステップを含む請求項１２のプリント配線
基板設計方法。 - 【請求項１４】 前記配線不可能な部分の面積を求める
ステップが、 前記ビア・ホール及びそのランドを挟む配線間の長さを
求めるステップと、求めた配線間の長さと前記ビア・ホ
ール及びそのランドを通る配線方向の所定の長さとを乗
算するステップとを含む、前記ビア・ホール及びそのラ
ンドを基板に設けたことによる配線阻害面積を求めるス
テップを含む請求項１２又は請求項１３のプリント配線
基板の設計方法。 - 【請求項１５】 前記配線阻害面積を求めるステップ
が、 前記ビア・ホール及びそのランドを通る配線方向の所定
の長さと前記ビア・ホール及びそのランドを通る配線幅
に相当する長さとを乗算して配線分の面積を求めるステ
ップと、 前記配線阻害面積から前記配線分の面積を減算するステ
ップとを含む請求項１４のプリント配線基板の設計方
法。 - 【請求項１６】 前記基板を複数の領域に区分けするス
テップと、 区分けされた各領域ごとに前記指標を求めるステップと
を含む請求項１０乃至請求項１５のいずれかのプリント
配線基板設計方法。 - 【請求項１７】 前記基板の面積を求めるステップが、 基板最外周部を基準とした仮想の最大基板面積を求める
ステップと、 求めた最大基板面積に対する実際の基板面積の比率を求
めるステップと、 求めた比率を前記実際の基板面積に乗ずるステップとを
含む請求項１０乃至請求項１６のいずれかのプリント配
線基板設計方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19461199A JP3196894B2 (ja) | 1999-07-08 | 1999-07-08 | プリント配線基板設計装置及び設計方法 |
| US09/605,616 US6643839B1 (en) | 1999-07-08 | 2000-06-28 | Determining an optimum wiring pattern and component placement scheme for a printed wiring board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19461199A JP3196894B2 (ja) | 1999-07-08 | 1999-07-08 | プリント配線基板設計装置及び設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001034643A JP2001034643A (ja) | 2001-02-09 |
| JP3196894B2 true JP3196894B2 (ja) | 2001-08-06 |
Family
ID=16327429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19461199A Expired - Fee Related JP3196894B2 (ja) | 1999-07-08 | 1999-07-08 | プリント配線基板設計装置及び設計方法 |
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| Country | Link |
|---|---|
| US (1) | US6643839B1 (ja) |
| JP (1) | JP3196894B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7281326B1 (en) | 2000-06-19 | 2007-10-16 | Nortel Network Limited | Technique for routing conductive traces between a plurality of electronic components of a multilayer signal routing device |
| US7259336B2 (en) | 2000-06-19 | 2007-08-21 | Nortel Networks Limited | Technique for improving power and ground flooding |
| US7256354B2 (en) | 2000-06-19 | 2007-08-14 | Wyrzykowska Aneta O | Technique for reducing the number of layers in a multilayer circuit board |
| JP2003226999A (ja) * | 2002-02-01 | 2003-08-15 | Fujitsu Ltd | めっき面積の制御方法、プログラム、記録媒体及び制御装置ならびにめっき方法 |
| JP4018994B2 (ja) * | 2003-02-17 | 2007-12-05 | 株式会社Ｎｅｃ情報システムズ | 基板層数見積もりシステム、方法、プログラム |
| JP2005183907A (ja) * | 2003-11-26 | 2005-07-07 | Matsushita Electric Ind Co Ltd | パターン解析方法及びパターン解析装置 |
| JP4311244B2 (ja) * | 2004-03-19 | 2009-08-12 | 株式会社日立製作所 | 配線経路決定方法及びシステム |
| TW200538919A (en) * | 2004-05-21 | 2005-12-01 | Hon Hai Prec Ind Co Ltd | System and method for checking split plane of motherboard layout |
| JP4275032B2 (ja) * | 2004-08-18 | 2009-06-10 | 富士通マイクロエレクトロニクス株式会社 | 回路基板の設計方法 |
| US20060162960A1 (en) * | 2004-12-16 | 2006-07-27 | Litton Systems, Inc. | System for determining printed circuit board passive channel losses |
| JP2006235762A (ja) * | 2005-02-22 | 2006-09-07 | Orion Denki Kk | プリント基板用ｃａｄシステム |
| JP4389224B2 (ja) * | 2005-08-29 | 2009-12-24 | エルピーダメモリ株式会社 | 半導体装置の設計方法、設計支援システム及びプログラム、並びに、半導体パッケージ |
| JP4647554B2 (ja) * | 2006-06-30 | 2011-03-09 | 株式会社リコー | 基板設計支援システム及びプログラム |
| US7962232B2 (en) * | 2006-10-01 | 2011-06-14 | Dell Products L.P. | Methods and media for processing a circuit board |
| JP5471872B2 (ja) * | 2010-06-18 | 2014-04-16 | 富士通株式会社 | 電源回路解析装置，電源回路解析プログラムおよび電源回路解析方法 |
| CN102689512B (zh) * | 2011-03-23 | 2015-03-11 | 研能科技股份有限公司 | 喷墨头结构 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07262241A (ja) * | 1994-03-18 | 1995-10-13 | Fujitsu Ltd | プリント板実装設計システム及び方法 |
| JPH08227428A (ja) * | 1995-02-20 | 1996-09-03 | Matsushita Electric Ind Co Ltd | プリント基板ｃａｄ装置 |
| EP0942382A3 (en) * | 1998-03-10 | 2004-05-12 | Matsushita Electric Industrial Co., Ltd. | Design evaluating method and apparatus for assisting circuit-board assembly |
-
1999
- 1999-07-08 JP JP19461199A patent/JP3196894B2/ja not_active Expired - Fee Related
-
2000
- 2000-06-28 US US09/605,616 patent/US6643839B1/en not_active Expired - Fee Related
Non-Patent Citations (2)
| Title |
|---|
| 子安正敏、外２名，"プリント配線板設計管理システムの開発"，沖電気研究開発，沖電気工業株式会社，平成４年１月，第５９巻，第１号，ｐ．１３９−１４２ |
| 小島東作、外２名，"回路基板実装容易性自動評価法"，電子情報通信学会論文誌Ｄ−▲ＩＩ▼，平成８年７月，第Ｊ７９−Ｄ−▲ＩＩ▼巻，第７号，ｐ．１３０５−１３０７ |
Also Published As
| Publication number | Publication date |
|---|---|
| US6643839B1 (en) | 2003-11-04 |
| JP2001034643A (ja) | 2001-02-09 |
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