JPH1065007A - 半導体集積回路の設計装置および設計方法 - Google Patents

Abstract

(57)【要約】 【課題】 デザインルールを満足し、配線長および未配
線が少ない配線をより短時間で設計することができる半
導体集積回路の設計装置および設計方法を提供する。 【解決手段】 ＣＡＤシステム１０１は、半導体基板上
に配置された素子間を接続するための配線を、ビア同士
の最小間隔を定めたデザインルールを無視した状態で、
各配線の方向に応じた配線層を用いて設計する。修正部
１０２は、設計された配線中で、前記最小間隔より狭い
間隔で配置されている各ビアを検出し、検出されたビア
の１つずつを対象ビアとして順次選択し、選択されたビ
アにより接続されている配線同士を、他の配線と交差す
ることなくいずれか一方の側の配線層に形成することが
可能であるか否かを判定する。判定の結果、可能であれ
ば該当する配線同士をその配線層に形成するとともに、
対象ビアを削除するよう配線の設計を変更する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータを利
用して設計を行う半導体集積回路の設計装置および設計
方法に関する。

【０００２】

【従来の技術】近年、半導体集積回路の分野では多品種
少量生産化が顕著であり、開発製造期間の短縮が求めら
れている。そこで、コンピュータのＣＡＤ（Ｃｏｍｐｕ
ｔｅｒＡｉｄｅｄ Ｄｅｓｉｇｎ）装置などを利用した
レイアウト設計の自動化が進んでいる。以下、従来のＣ
ＡＤ装置によるレイアウト方法について説明する。

【０００３】図８は、従来の半導体集積回路のレイアウ
ト方法の処理手順の一例を示すフローチャートである。
先ず、配置工程では、半導体基板上にトランジスタ素
子、抵抗素子、容量素子などの素子が配置され（ステッ
プＳ６０１）、次いで、配線工程では、ステップＳ６０
１の配置工程で配置された素子の端子間を結ぶ配線が行
われる（ステップＳ６０２）。この配置工程完了時点
で、設計された配線が、マスク作成時に必要なすべての
デザインルールを満たしていることが要求される。とこ
ろが、デザインルールのすべてを考慮しながらコンピュ
ータによる自動配線を行うことは非常に難しい。そこ
で、この制約を簡単に扱うために、半導体基板上に一定
間隔で直交する格子の格子点（以下、「グリッド」とい
う）を想定し、このグリッドを通る直線上に配線を行い
さえすれば、配線やビアのデザインルールを満たすこと
ができるようにしている。

【０００４】実際の配線は、一般に、アルミ蒸着などに
より形成される金属層を用いて行われ、この金属層を半
導体基板表面から順に絶縁層を介して第１層、第２層、
…と重ねることにより、多層配線が実現される。絶縁層
を介して重ねられた金属層同士は、介在している絶縁層
を貫通するスルーホールにより結線される。具体的に
は、第１層の配線と第２層の配線との結線は、第１層の
金属層とそれを被う絶縁層とを形成した後、第１層と第
２層との結線位置に予め絶縁層を貫通するスルーホール
を設けておき、それに重ねて第２層の金属層を形成する
ことにより行われる。

【０００５】なお、このスルーホールは設計位置に精度
良く形成することが難しいので、スルーホールの位置ず
れを一定範囲内で許容して配線同士を接続するために、
ビアが設けられる。ビアは、例えば配線幅４μに対して
８μ×８μの大きさの矩形領域で、両方の配線層の当該
矩形領域内には全面に金属層が形成される。これによ
り、当該ビアの矩形領域内のどの位置にスルーホールが
形成された場合でも、両配線層が必ず接続されるように
なっている。

【０００６】

【発明が解決しようとする課題】しかしながら、従来の
レイアウト手法において、隣接するグリッド上にビア同
士が配置された場合でもデザインルールが満足されるよ
うグリッドの間隔を設定しようとすると、ビアの幅は配
線幅に比べて大きいためにグリッドの間隔が広がってし
まい、配線領域を通ることのできる配線数が減ってしま
う。この結果、チップ全体の配線が難しくなってしまう
という問題がある。

【０００７】また、グリッドの間隔を、配線同士または
配線とビアとが隣接するグリッド上に配置できるだけの
間隔に設定し、ビア同士が隣接するグリッド上に配置さ
れないよう配線することにすると、従来のビアの配置方
法では配線の交点にビアが配置されるために、配線のそ
のものの自由度が下がってしまい、配置されている素子
の端子間を結ぶためには複雑な配線経路を通らざるをえ
ない場合が多くなる。そのため、コンピュータを使用し
た自動配線では配線経路が見つからない場合が発生し、
未配線が発生したり、配線長が必要以上に長くなってし
まうという問題がある。

【０００８】本発明は上記課題に鑑み、デザインルール
を満足し、配線長および未配線が少ない配線をより短時
間で設計することができる半導体集積回路の設計装置お
よび設計方法を提供することを目的とする。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に本発明の半導体集積回路の設計方法は、第１の方向の
配線は第１の層に形成された配線層を用い、第２の方向
の配線は第１の層と絶縁層を介した第２の層に形成され
た配線層を用いて、半導体集積回路のレイアウトを設計
する半導体集積回路の設計方法であって、半導体基板上
に配置された素子間を接続するための配線を、ビア同士
の最小間隔を定めたデザインルールを無視した状態で、
各配線の方向に応じた配線層を用いて設計する配線工程
と、設計された配線中で、前記最小間隔より狭い間隔で
配置されている各ビアを検出する検出工程と、検出され
たビアの１つずつを対象ビアとして順次選択し、選択さ
れたビアにより接続されている配線同士を、他の配線と
交差することなくいずれか一方の側の配線層に形成する
ことが可能であるか否かを判定する判定工程と、判定の
結果、可能であれば、該当する配線同士をその配線層に
形成するとともに、対象ビアを削除するよう配線の設計
を変更する変更工程とを備える。

【００１０】上記半導体集積回路の設計方法において、
配線工程では、半導体基板上に配置された素子間を接続
するための配線が、ビア同士の最小間隔を定めたデザイ
ンルールを無視した状態で、各配線の方向に応じた配線
層を用いて設計される。検出工程では、設計された配線
中で、前記最小間隔より狭い間隔で配置されている各ビ
ア、すなわち、前記デザインルールに違反しているビア
が検出される。判定工程では、検出されたビアの１つず
つが対象ビアとして順次選択され、選択されたビアによ
り接続されている配線同士が、他の配線と交差すること
なくいずれか一方の側の配線層に形成することが可能で
あるか否かが判定される。ビアにより接続されている配
線同士が同一の配線層に形成されているということは、
すなわち、その配線同士がすでに接続されていることな
ので、そのビアは不要であり削除することができる。変
更工程では、判定の結果、可能であれば、該当する配線
同士がその配線層に形成されるとともに、対象ビアが削
除されるよう配線の設計が変更される、という作用を有
する。

【００１１】従って、本発明の半導体集積回路の設計方
法によれば、素子間を接続するための配線を、ビア同士
の最小間隔を定めたデザインルールを無視した状態で設
計するので、前記デザインルールに違反するビアを生じ
るものの、グリッド間隔を狭く設定して配線設計を行う
場合でも、配線の自由度を損なうことなくより簡単な配
線経路で素子間を接続することができ、未配線の発生数
および配線長を低減することができるという効果を奏す
る。さらに、検出工程、判定工程および変更工程では、
前記デザインルールに違反しているビアが検出され、検
出されたビアのそれぞれについて、そのビアが削除可能
か否かが判定され、判定の結果、削除可能であれば削除
される。このようなビアの削除により、削除されたビア
との間で生じていた前記デザインルール違反がすべて解
消されることになり、配線工程で生じたデザインルール
の違反数を有効に低減することができるという効果を奏
する。

【００１２】

【発明の実施の形態】図１は、本発明の一実施の形態で
ある半導体集積回路設計装置１００の構成を示すブロッ
ク図である。半導体集積回路設計装置１００は、配線設
計部１０１および修正部１０２を備える。

【００１３】配線設計部１０１は、従来のＣＡＤ装置の
一部構成要素であり、グリッド間隔を、隣接するグリッ
ドに配線同士または配線とビアとのみが配置可能な大き
さに設定した上で配線を行う。この場合、隣接するグリ
ッド上にビア同士を並べて配置すると、ビアとビアとが
接近し過ぎてビアのセパレーションに関するデザインル
ールを満たすことができなくなる。このため、配線設計
部１０１は、特にこのようなビアのセパレーションに関
するデザインルールを一旦無視し、隣接するグリッド上
でもビアを並べて配置することを許可して配線を行う。

【００１４】修正部１０２は、検出部１０３、配線層変
更部１０４およびビア移動部１０５を備え、本発明の半
導体集積回路の設計方法を示したプログラムが従来のＣ
ＡＤ装置によって実行されることにより実現される。す
なわち、修正部１０２は、前記配線工程終了後、セパレ
ーションに関するデザインルールに違反しているビアを
削除または移動することにより、デザインルールの違反
を除去する。

【００１５】検出部１０３は、配線設計部１０１による
配線工程終了後、セパレーションに関するデザインルー
ルに違反しているビアを検出する。さらに、配線層変更
部１０４によってデザインルールに違反しているビアの
削除が行われた後、再度、セパレーションに関するデザ
インルールに違反しているビアを検出する。配線層変更
部１０４は、検出部１０３の検出結果に基づき、デザイ
ンルールに違反しているビアがあれば、そのビアにより
相互に接続されている配線について、いずれか一方の配
線を他方の配線と同一の配線層に変更できるか否かを調
べる。一方の配線を他方の配線と同一の配線層に変更で
きる場合には、その配線の配線層を変更するとともに、
両配線を接続しているビアを削除する。

【００１６】ビア移動部１０５は、検出部１０３の検出
結果に基づき、配線層変更部１０４によりデザインルー
ルに違反しているビアが削除された後においてもまだデ
ザインルールに違反しているビアがあれば、そのビア
を、グリッドを中心として８方向に、デザインルールを
満足できる位置まで移動可能か否かを調べる。移動可能
な場合にはその位置までビアを移動し、デザインルール
の違反を除去する。

【００１７】図２は、本実施の形態の半導体集積回路設
計装置１００による半導体集積回路の設計処理の手順の
一例を示すフローチャートである。先ず、配線設計部１
０１は、従来と同様にして半導体基板上に素子を配置す
る（ステップＳ１０１）。この配置工程は、操作者との
対話処理で行われてもよいし、自動処理により行われて
もよい。また、マスタースライス方式を用いてもよい
し、その他の方法であってもよい。

【００１８】次いで、配線設計部１０１は、ステップＳ
１０１の配置工程で得られた各素子の配置座標に基づい
て、配置されている各素子の端子間を接続するための配
線を、ビアのセパレーションに関するデザインルールを
無視して行う（ステップＳ１０２）。ステップＳ１０２
の配線工程終了後、検出部１０３は、配線中のビア間の
距離を求め、求められた距離がビアのセパレーションに
関するデザインルールに定められている基準距離より小
さいか否かを調べることにより、配線中でデザインルー
ルに違反するビアがあるか否かを検出する（ステップＳ
１０３）。検出部１０３による検出の結果デザインルー
ルに違反しているビアがあれば、配線層変更部１０４
は、そのビアに接続されている配線の配線層を変更する
ことが可能か否かを調べ、可能であればその配線層を変
更することによりビアを削除する（ステップＳ１０
４）。

【００１９】図３は、配線層変更部１０４による配線層
の変更方法の一例を示す配線図である。図３（ａ）は、
ビア４０１とビア４０２との間にデザインルールの違反
がある場合の配線例を示す。図３（ｂ）は、配線層の変
更により図３（ａ）のデザインルールの違反を回避した
配線例を示す。以下では、配線図の紙面に向かって左右
方向をＸ軸方向、上下方向をＹ軸方向として説明する。

【００２０】図３に示すように、斜線で示すＹ軸方向の
配線（例えば、配線４０４、配線４０７）には第２アル
ミ層が、白抜きで示すＸ方向の配線（例えば、配線４０
５、配線４０６）には第１アルミ層が使用されており、
ビア４０１〜ビア４０３により第１アルミ層と第２アル
ミ層とが結線されている。なお、配線設計部１０１によ
る自動配線設計においては、Ｘ方向の配線とＹ軸方向の
配線とには、絶縁層を挟んで相異なる層の金属層が用い
られる。これは、Ｘ方向の配線とＹ軸方向の配線とが交
差することによる配線同士の短絡を防止し、自動処理に
より簡単な配線経路で配線設計を行うことを可能とする
ためである。

【００２１】従って、図３（ａ）に示す第２層の配線４
０４を第１層に変更しても問題を生じない。配線４０４
にはＸ方向の配線である第１アルミ層が交差していない
からである。このため、図３（ｂ）の配線４０８のよう
に、ビア４０１とビア４０３との間を結ぶ配線４０４の
配線層を第２層から第１層に変更することにより、ビア
４０１とビア４０３とを削除することができる。これに
より、ビア４０１とビア４０２との間のデザインルール
の違反を解消することができる。

【００２２】検出部１０３は、ステップＳ１０３と同様
にして再度、ビアのセパレーションに関するデザインル
ールに違反したビアがあるか否かを検出し（ステップＳ
１０５）、デザインルールの違反がすべて解消されたか
否かを確認する。検出部１０３による検出の結果、まだ
デザインルールに違反したビアが残っていれば、ビア移
動部１０５は、ビアの移動によるデザインルール違反の
回避を行う（ステップＳ１０６）。

【００２３】図４は、ステップＳ１０６におけるビアの
移動方法の一例を示す配線図である。図４（ａ）は、ビ
ア５０１とビア５０２との間にデザインルールの違反が
ある場合の配線例を示す。なお、図４では、紙面に向か
ってＹ軸方向上方の図示しない領域に障害があるため、
各配線は配線層を変更できないものとする。図４（ｂ）
は、ビアの移動により図４（ａ）のデザインルールの違
反を回避した配線例を示す。

【００２４】なお、図３と同様、Ｙ軸方向の配線（例え
ば、配線５０３、配線５０４、配線５０５）には第２ア
ルミ層が使用され、Ｘ方向の配線（例えば、配線５０
６、配線５０７）には第１アルミ層が使用されている。
ビア５０１、ビア５０２は、いずれも第１アルミ層と第
２アルミ層とを結線している。ビアは、通常、グリッド
上のみに配置されるが、この処理ではグリッドを使用せ
ず、ビアの位置を８方向に自由に移動することによりビ
アのデザインルールの違反を回避する。

【００２５】例えば、図４（ｂ）のように、ビア５０１
を紙面に向かってＹ軸方向上方に移動することにより、
ビア５０２と移動後のビア５１０とはデザインルールを
満たすことができる。これに伴い、配線５０６は配線５
０８に、配線５０３は配線５０９に変更される。なお、
図４（ａ）では、ビア５０１の移動方向がたまたま配線
５０３上の方向であるので、図４（ｂ）のように配線５
０６とビア５１１とを移動することなくビア５０１だけ
をビア５１０に移動しているが、実際には、ビア５０１
の移動に伴って配線５０６とビア５１１とを移動するよ
うにしてもよい。また、場合に応じてビア５０１の移動
方法を上記いずれかの方法のうちから選択してもよい。

【００２６】以下では、ステップＳ１０４におけるビア
の削除方法について、図５を用いてより詳細に説明す
る。図５は、ステップＳ１０４におけるビアの削除処理
の手順の一例を示すフローチャートである。検出部１０
３は、配線レイアウトの中からデザインルールに違反す
るビアを検出する（ステップＳ２０１）。具体的には、
すべてのビアに対して他のビアとの距離を求め、求めた
距離がデザインルールに定められている基準距離より小
さい場合には、そのビアがデザインルールに違反してい
ると判定する。

【００２７】次いで、配線層変更部１０４は、デザイン
ルールに違反していると判定されたビアの内から未処理
のビアを１つ選択する（ステップＳ２０２）。さらに、
配線層変更部１０４は、選択されたビアに接続されてい
る配線を１つ選択する（ステップＳ２０３）。配線層変
更部１０４は、選択されたビアから出発して、選択され
た配線を他のビアあるいはパッドに到達するまでたどり
（ステップＳ２０４）、その配線上に他の配線または素
子などの配線層を変更する際の障害があるか否かを調べ
る（ステップＳ２０５）。ステップＳ２０５で障害がな
ければ、選択された配線は配線層の変更が可能であるの
で、ビアを削除することができる。

【００２８】そこで、配線層変更部１０４は、選択され
た配線の配線層を変更し（ステップＳ２０６）、ビアを
削除する（ステップＳ２０７）。ステップＳ２０５にお
いて障害がある場合には配線層を変更することができな
いので、当該ビアに接続されている未処理の配線がある
か否かを調べ（ステップＳ２０８）、あればステップＳ
２０３に戻り、未処理の配線のうちから選択された１つ
に対して配線層の変更が可能であるか否かを調べる。

【００２９】ステップＳ２０８において当該ビアに接続
されている未処理の配線がなければ、配線層変更部１０
４は当該ビアの削除は不可能であると判断し、デザイン
ルールに違反する他の未処理のビアがあるか否かを調べ
る（ステップＳ２０９）。あればステップＳ２０２に戻
り、該当するビアの１つにつきステップＳ２０２からス
テップＳ２０８までの処理を行う。なければ、処理を終
了する。

【００３０】具体的には、ステップＳ２０２で図３のビ
ア４０１が選択されたとすると、配線層変更部１０４
は、配線４０４と配線４０５とに対して配線経路上に障
害があるか否か調査を行う。配線４０５は第１アルミ層
であるが、配線４０５の経路上には第２アルミ層に配線
４０７があるため配線層を変更する際の障害となってし
まう。そのため、配線４０５は配線層を変更することが
できない。

【００３１】これに対し、配線４０４は、配線経路上に
他の配線などによる障害がないため、配線層の変更が可
能である。このため、図３（ｂ）のように配線４０４の
配線層を第２アルミ層から第１アルミ層に変更し、ビア
４０１を削除することにより、ビア４０１とビア４０２
とのデザインルールの違反を解消することができる。以
下では、ステップＳ１０６におけるビアの移動方法につ
いて、図６を用いてより詳細に説明する。

【００３２】図６は、ステップＳ１０６におけるビアの
移動処理の手順の一例を示すフローチャートである。ス
テップＳ１０４の処理を終了後、検出部１０３は、配線
結果の中からデザインルールに違反するビアを検出する
（ステップＳ３０１）。ここでもビアの削除の場合と同
様に、すべてのビアに対してその周辺のビアとの距離を
求め、求められた距離と基準距離とを比較することによ
りそのビアがデザインルールに違反しているか否かを調
べる。

【００３３】次いで、ビア移動部１０５は、ステップＳ
３０１において検出されたビアのうちから未処理の１つ
を選択する（ステップＳ３０２）。選択されたビアの移
動を行う際には、そのビアの周囲に４５度単位で８方向
を設定し、設定された各方向について順次ビアの移動が
可能か否かを調べる。以下、ステップＳ３０２において
選択されたビアを「ビアＡ」という。

【００３４】すなわち、ビア移動部１０５は、選択され
たビアＡのグリッドを中心として、８方向のうちの１方
向を選択し（ステップＳ３０３）、選択された方向に対
してどれだけビアＡを移動すればセパレーションルール
を満たすことができるかを計算する（ステップＳ３０
４）。一方、移動先にも障害となる配線やビアがある可
能性があるため、ビア移動部１０５は選択された方向に
対して選択されたビアＡをどれだけ移動できるかを計算
する（ステップＳ３０５）。なお、ステップＳ３０５に
おいて、ビア移動部１０５は、ビアＡによって接続され
ている配線がビアＡの移動に伴って移動されることを考
慮してビアＡの移動可能距離を計算する。その理由は、
本実施の形態ではグリッドを無視してビアＡを移動する
ので、ビアＡの移動にともなってビアＡに接続されてい
る配線を移動した場合、移動後の配線に対して新たにデ
ザインルールに違反することになるビアを生じる可能性
があるからである。さらに、ビア移動部１０５は、選択
されている方向がビアＡに接続されているいずれかの配
線上の方向であるか否かを調べ、選択されている方向が
ビアＡに接続されているいずれかの配線上の方向であれ
ば、その配線の配線層をビアＡに接続されている他方の
配線と同一の配線層に変更できるか、変更できる場合に
はビアＡからどれだけの距離変更できるかを計算する。
また、ビアの移動可能距離の具体的な計算方法は、従来
の計算方法を用いる。

【００３５】ステップＳ３０５で計算された移動可能距
離に基づいて、ビア移動部１０５は、ビアＡをセパレー
ションルールを満たすことができる距離だけ選択された
方向に移動可能か否かを判定する（ステップＳ３０
６）。ここでは、ステップＳ３０４で求められた移動す
べき距離が、ステップＳ３０５で求められた移動可能距
離よりも小さければ移動可能と判定する。

【００３６】なお、図６ではステップＳ３０４からステ
ップＳ３０６までの処理をそれぞれ別個の処理として説
明しているが、必ずしも別個の処理とする必要はなく、
この順に行う必要もない。例えば、ステップＳ３０５の
処理の後にステップＳ３０４の処理を行うようにしても
よい。以下では、ステップＳ３０４からステップＳ３０
６までの処理の具体的な一例を説明する。

【００３７】図７は、ステップＳ３０４におけるビア移
動距離計算処理のより詳細な手順の一例を示すフローチ
ャートである。ビアＡに対してデザインルールに違反し
ているビアを、ステップＳ３０１の処理において検出さ
れたビアの内からすべて検索する（ステップＳ７０
１）。ステップＳ３０４の検索結果として得られたビア
のうち未処理のビアがあるか否かを調べ（ステップＳ７
０２）、なければステップＳ７０５の処理に移る。

【００３８】未処理のビアがあれば、そのうちから１つ
のビアを選び、ここで選ばれたビアを「ビアＢ」とす
る。ビアＢに対し、ビアＡをどれだけの距離移動すれば
デザインルールの違反を解消することができるか、その
移動すべき距離を計算する（ステップＳ７０３）。ビア
移動部１０５は、計算の結果、ビアＡを移動すべき距離
がマイナスの値となったか否かを調べ（ステップＳ７０
４）、マイナス値になった場合、選択されている方向に
はビアＡを移動できないものと判断し、ステップＳ３０
８の処理に移る。移動すべき距離がマイナス値でなけれ
ばその値を保持し、ステップＳ７０２の処理に戻る。

【００３９】ステップＳ７０２において、未処理のビア
がなくなれば、保持している移動距離のうちの最大値を
求め（ステップＳ７０５）、これをステップＳ３０４の
移動距離として、ステップＳ３０５の処理に移る。ステ
ップＳ３０６においては、ステップＳ７０５で求められ
た最大値について、ステップＳ３０５で求められた移動
可能距離よりも小さいか否かを調べ、移動可能距離より
も小さければ移動可能と判定する。移動可能と判定した
場合は、該当するビアＡを移動するとともに、そのビア
の移動にともなって配線を移動する（ステップＳ３０
７）。

【００４０】選択された方向に対し、ステップＳ３０４
で求められた距離だけビアＡを移動することが不可能な
場合には、８方向のうち未処理の方向があるか否かを調
べ（ステップＳ３０８）、未処理の方向があればステッ
プＳ３０３に戻る。このように、ステップＳ３０３から
ステップＳ３０６の処理を繰り返すことにより、ビアＡ
を移動してセパレーションルールを満たすことができる
方向をさがす。

【００４１】ステップＳ３０８において、８方向のすべ
てについて処理を終わっている場合、ステップＳ３０１
において検出されたビアのうちで未処理のビアがあるか
否かを調べ（ステップＳ３０９）、あればステップＳ３
０２に戻り、未処理のビアについてステップＳ３０２か
らステップＳ３０８までの処理を行う。検出されたすべ
てのビアについて、移動可能か否かを調べ終わっている
場合、処理を終了する。

【００４２】例えば、ステップＳ３０２で図４のビア５
０１が選択されたとする。この場合、ビア５０１の周り
には配線５０４、配線５０５、配線５０７があるため、
ビア５０１の移動方向として障害がないのはＹ軸方向上
方のみである。従って、ビア５０１は、Ｙ軸方向の上方
に、ビア５０２とのビアのセパレーションルールを満た
す距離だけ移動すればよいことになる。この結果、ビア
５０１は図４（ｂ）のビア５１０の位置に移動され、ビ
ア５０２との間のビアのセパレーションに関するデザイ
ンルールを満たすことができる。

【００４３】以上のように本実施の形態によれば、隣接
するグリッドに配線同士または配線とビアとが配置可能
な大きさにグリッド間隔を設定し、一旦ビアのセパレー
ションに関するデザインルールを無視して配線を行うの
で、デザインルールに違反するビアは生じるが、予めビ
アのセパレーションに関するデザインルールを考慮しな
がら配線を行う場合に比べて、より簡単な設計手順でよ
り簡単な配線経路による配線設計を行うことができ、こ
の結果、未配線を低減し、かつ配線長の短い配線を設計
することができるという効果を奏する。さらに、その
後、デザインルールに違反しているビアを検出し、検出
されたビアを削除するかまたはビアの配置の移動を行う
ので、前記配線によって生じたデザインルールに違反し
ているビアの数を低減することができる。さらに、この
結果、最後までデザインルール違反が解消されないビア
については手作業で配線の設計を変更するにしても、従
来手作業で行われていた処理量を低減することができる
ので、半導体集積回路の設計に要する設計時間を全体と
して短縮することができる。

【００４４】なお、上記実施の形態においては、デザイ
ンルールに違反するビアのそれぞれについて、当該ビア
の移動の可否を当該ビアを中心として４５°ずつ８方向
について調べたが、この８方向に限らず、何方向につい
て調べてもよい。また、ビアの移動の可否を、このよう
な方向を定めないで調べてもよい。例えば、ビアＢに対
するビアＡの移動量をベクトル量で求め、１つのビアＡ
に対して求められたすべてのビアＢに対するベクトル量
を合成してビアＡの移動量としてもよい。

【００４５】また、上記実施の形態においては、ビアの
移動の可否を、ステップＳ３０４で求めた当該ビアの移
動量と、ステップＳ３０５で求めた当該ビアの移動可能
量とを比較することによって判定したが、ステップＳ３
０５の移動可能量は必ずしもステップＳ３０４で求めた
当該ビアの移動量と別個に計算で求める必要はない。例
えば、選択された方向にステップＳ３０４で求めた移動
量だけビアＡを移動した場合のビアＡの座標を求め、求
められた座標に基づき、移動後のビアＡに対してデザイ
ンルールに違反することになるビアを検出する。また、
ステップＳ７０５において求められた最大移動距離だけ
ビアＡを移動した場合に、ビアＡの移動する軌跡と交差
する配線またはビアを検出する。さらに、前記最大移動
距離だけビアＡを移動した場合、移動後のビアＡに接続
される配線に対してデザインルールに違反することにな
るビアを検出する。上記検出処理の結果、ステップＳ３
０６では、いずれかが検出された場合には、ビアＡを移
動することができないと判定することにしてもよい。

【００４６】

【発明の効果】本発明の半導体集積回路の設計方法は、
第１の方向の配線は第１の層に形成された配線層を用
い、第２の方向の配線は第１の層と絶縁層を介した第２
の層に形成された配線層を用いて、半導体集積回路のレ
イアウトを設計する半導体集積回路の設計方法であっ
て、半導体基板上に配置された素子間を接続するための
配線を、ビア同士の最小間隔を定めたデザインルールを
無視した状態で、各配線の方向に応じた配線層を用いて
設計する配線工程と、設計された配線中で、前記最小間
隔より狭い間隔で配置されている各ビアを検出する検出
工程と、検出されたビアの１つずつを対象ビアとして順
次選択し、選択されたビアにより接続されている配線同
士を、他の配線と交差することなくいずれか一方の側の
配線層に形成することが可能であるか否かを判定する判
定工程と、判定の結果、可能であれば、該当する配線同
士をその配線層に形成するとともに、対象ビアを削除す
るよう配線の設計を変更する変更工程とを備える。

【００４７】本発明の半導体集積回路の設計方法によれ
ば、素子間を接続するための配線を、ビア同士の最小間
隔を定めたデザインルールを無視した状態で設計するの
で、前記デザインルールに違反するビアを生じるもの
の、グリッド間隔を狭く設定して配線設計を行う場合で
も、配線の自由度を損なうことなくより簡単な配線経路
で素子間を接続することができ、未配線の発生数および
配線長を低減することができるという効果を奏する。さ
らに、判定工程では前記デザインルールに違反している
ビアのそれぞれについて、そのビアに接続されている配
線同士を同一配線層に形成することが可能であるか否か
を判定することにより、そのビアが削除可能か否かを判
定し、変更工程では、判定の結果削除可能と判定された
ビアを削除している。このようにデザインルールに違反
しているビアを削除することにより、削除されたビアと
の間で生じていた前記デザインルール違反がすべて解消
されることになり、配線工程で生じたデザインルールの
違反数を有効に低減することができるという効果を奏す
る。

【００４８】本発明の他の半導体集積回路の設計方法
は、半導体集積回路のレイアウトを設計する半導体集積
回路の設計方法であって、半導体基板上に配置された素
子間を接続するための配線を、ビア同士の最小間隔を定
めたデザインルールを無視して設計する配線工程と、設
計された配線中で、前記最小間隔より狭い間隔で配置さ
れているビアを検出する検出工程と、検出されたビアの
それぞれにつき、前記最小間隔より狭い間隔で配置され
ている他のビアを特定し、特定された各ビアに対して前
記デザインルールを満足する位置までの移動量を計算す
る計算工程と、検出されたビアのそれぞれにつき、計算
結果の移動量だけ移動した場合のビアとそのビアに接続
されている配線とが、新たなデザインルール違反を生じ
ることなく移動可能であるか否かを判定する判定工程
と、判定の結果、移動可能であれば、その移動量だけビ
アを移動するとともに、そのビアに接続されている配線
をビアの移動量に対応して移動する移動工程とを備え
る。

【００４９】本発明の他の半導体集積回路の設計方法に
よれば、配線工程では、上記本発明の前記配線工程と同
様の効果を奏する。さらに、計算工程では前記デザイン
ルールに違反するビアのそれぞれに対して、そのビアと
の間で前記デザインルールに違反するビアを特定し、特
定されたビアに対するビアの移動量を計算する。判定工
程では計算工程で計算された移動量だけビアを移動する
ことが可能か否かを判定し、新たなデザインルール違反
を生じることなく移動可能であると判定された場合に
は、移動工程でそのビアを計算された移動量だけ移動す
る。これにより、デザインルールに違反しているビアを
新たなデザインルール違反を生じることなく移動するこ
とにより、配線工程によって生じたデザインルール違反
を有効に低減することができるという効果を奏する。

【００５０】本発明の半導体集積回路の設計装置によれ
ば、対応する半導体集積回路の設計方法と同様の効果を
奏する。なお、本発明の各半導体集積回路の設計方法に
よる効果についてはすでに説明しているので、本発明の
半導体集積回路の設計装置による効果については、説明
を省略する。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路設
計装置１００の構成を示すブロック図である。

【図２】本実施の形態の半導体集積回路設計装置１００
による半導体集積回路の設計処理の手順の一例を示すフ
ローチャートである。

【図３】配線層変更部１０４による配線層の変更方法の
一例を示す配線図である。

【図４】ビア移動部１０５によるビアの移動方法の一例
を示す配線図である。

【図５】ステップＳ１０４におけるビアの削除処理の手
順の一例を示すフローチャートである。

【図６】ステップＳ１０６におけるビアの移動処理の手
順の一例を示すフローチャートである。

【図７】ステップＳ３０４におけるより詳細な処理手順
の一例を示すフローチャートである。

【図８】従来の半導体集積回路のレイアウト方法の処理
手順の一例を示すフローチャートである。

【符号の説明】

１００ 半導体集積回路設計装置 １０１ 配線設計部 １０２ 修正部 １０３ 検出部 １０４ 配線層変更部 １０５ ビア移動部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 光安 裕子 大阪府高槻市幸町１番１号 松下電子工業 株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１の方向の配線は第１の層に形成され
   た配線層を用い、第２の方向の配線は第１の層と絶縁層
   を介した第２の層に形成された配線層を用いて、半導体
   集積回路のレイアウトを設計する半導体集積回路の設計
   方法であって、 半導体基板上に配置された素子間を接続するための配線
   を、ビア同士の最小間隔を定めたデザインルールを無視
   した状態で、各配線の方向に応じた配線層を用いて設計
   する配線工程と、 設計された配線中で、前記最小間隔より狭い間隔で配置
   されている各ビアを検出する検出工程と、 検出されたビアの１つずつを対象ビアとして順次選択
   し、選択されたビアにより接続されている配線同士を、
   他の配線と交差することなくいずれか一方の側の配線層
   に形成することが可能であるか否かを判定する判定工程
   と、 判定の結果、可能であれば、該当する配線同士をその配
   線層に形成するとともに、対象ビアを削除するよう配線
   の設計を変更する変更工程とを備えることを特徴とする
   半導体集積回路の設計方法。
2. 【請求項２】 半導体集積回路のレイアウトを設計する
   半導体集積回路の設計方法であって、 半導体基板上に配置された素子間を接続するための配線
   を、ビア同士の最小間隔を定めたデザインルールを無視
   して設計する配線工程と、 設計された配線中で、前記最小間隔より狭い間隔で配置
   されているビアを検出する検出工程と、 検出されたビアのそれぞれにつき、前記最小間隔より狭
   い間隔で配置されている他のビアを特定し、特定された
   各ビアに対して前記デザインルールを満足する位置まで
   の移動量を計算する計算工程と、 検出されたビアのそれぞれにつき、計算結果の移動量だ
   け移動した場合のビアとそのビアに接続されている配線
   とが、新たなデザインルール違反を生じることなく移動
   可能であるか否かを判定する判定工程と、 判定の結果、移動可能であれば、その移動量だけビアを
   移動するとともに、そのビアに接続されている配線をビ
   アの移動量に対応して移動する移動工程とを備えること
   を特徴とする半導体集積回路の設計方法。
3. 【請求項３】 第１の方向の配線は第１の層に形成され
   た配線層を用い、第２の方向の配線は第１の層と絶縁層
   を介した第２の層に形成された配線層を用いて、半導体
   集積回路のレイアウトを設計する半導体集積回路の設計
   装置であって、 半導体基板上に配置された素子間を接続するための配線
   を、ビア同士の最小間隔を定めたデザインルールを無視
   した状態で、各配線の方向に応じた配線層を用いて設計
   する配線手段と、 設計された配線中で、前記最小間隔より狭い間隔で配置
   されている各ビアを検出する検出手段と、 検出されたビアの１つずつを対象ビアとして順次選択
   し、選択されたビアにより接続されている配線同士を、
   他の配線と交差することなくいずれか一方の側の配線層
   に形成することが可能であるか否かを判定する判定手段
   と、 判定の結果、可能であれば、該当する配線同士をその配
   線層に形成するとともに、対象ビアを削除するよう配線
   の設計を変更する変更手段とを備えることを特徴とする
   半導体集積回路の設計装置。
4. 【請求項４】 半導体集積回路のレイアウトを設計する
   半導体集積回路の設計装置であって、 半導体基板上に配置された素子間を接続するための配線
   を、ビア同士の最小間隔を定めたデザインルールを無視
   して設計する配線手段と、 設計された配線中で、前記最小間隔より狭い間隔で配置
   されているビアを検出する検出手段と、 検出されたビアのそれぞれにつき、前記最小間隔より狭
   い間隔で配置されている他のビアを特定し、特定された
   各ビアに対して前記デザインルールを満足する位置まで
   の移動量を計算する計算手段と、 検出されたビアのそれぞれにつき、計算結果の移動量だ
   け移動した場合のビアとそのビアに接続されている配線
   とが、新たなデザインルール違反を生じることなく移動
   可能であるか否かを判定する判定手段と、 判定の結果、移動可能であれば、その移動量だけビアを
   移動するとともに、そのビアに接続されている配線をビ
   アの移動量に対応して移動する移動手段とを備えること
   を特徴とする半導体集積回路の設計装置。