JP2007311773A - システマティック欠陥に対応したルータにおける歩留まりの最適化 - Google Patents
システマティック欠陥に対応したルータにおける歩留まりの最適化 Download PDFInfo
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Abstract
【解決手段】IC歩留まりに影響を与える構造特有の機構を識別するために、IC製造ライン内の歩留まりデータを検討する。次に、各々の構造特有の機構について、ワイヤコード、タグ、及び/又は固有識別子を含む構造識別子を確立する。異なる幅を有するワイヤについて、構造識別子を確立する。さらに、各々の構造特有の機構について重み係数を確立し、ここで、より高い重み係数は、多数の太いワイヤに最も近い太いワイヤを含む構造特有の機構について確立される。シングル幅ライン、ダブル幅ライン及びトリプル幅ラインの間に生じる間隔、及び、大きい金属ランドの上に配置されるワイヤについて、構造識別子及び重み係数を確立する。次に、システマティック欠陥を最小にするために、構造識別子及び重み係数に基づいてルータ設定を修正する。
【選択図】図1
Description
本発明の実施形態、並びにそれについての様々な特徴及び利点の詳細は、添付の図面で示され、以下の記載で詳述される限定的でない実施形態を参照して、より完全に説明される。図面に表された特徴は、必ずしも縮尺に合わせて描かれていないことに留意すべきである。公知のコンポーネント及び処理技術の記載は、本発明の実施形態を不必要に分かりにくくしないように省略されている。ここで用いられる例は、単に本発明を実施できる方法の理解を容易にし、当業者がさらに本発明を実施できるようにすることを目的としている。したがって、これらの例は、本発明の範囲を限定するものとして解釈すべきでない。
Claims (9)
- 集積回路の歩留まりを向上させるためにルータの設定を最適化する方法であって、
前記集積回路の歩留まりに影響を与える構造特有の機構を識別するために、集積回路製造ライン内の歩留まりデータを検討することと、
前記構造特有の機構の各々について複数の構造識別子の1つ及び複数の重み係数の1つを確立することと、
システマティック欠陥を生成することで知られる構造体レイアウト配置を最小限にするように、前記構造識別子及び前記重み係数に基づいて前記ルータの設定を修正することと、
ランダム欠陥を最小にするように、前記ルータの設定を調整することであって、
多数の代表的なチップを選択することと、
異なる重み係数を用いて前記チップの各々を配線することによって、ルータ・テストケースを実行することと、
前記ルータ・テストケースの各々についてクリティカル・エリア解析を行うことと、
前記クリティカル・エリア解析の結果に基づいて、前記ルータの設定の前記調整のために、ルータ・テストケースを選択することと、
を含む、前記ルータの設定を調整することと、
を含む前記方法。 - 前記構造識別子を確立することが、前記構造特有の機構の各々について、ワイヤコード、タグ及び固有識別子の少なくとも1つを確立することを含む、請求項1に記載の方法。
- 前記構造識別子を確立することが、異なる幅を有するワイヤについて異なる構造識別子を確立することを含む、請求項1に記載の方法。
- 前記重み係数を確立することが、多数の太いワイヤに最も近い太いワイヤを有する前記構造特有の機構についてより高い重み係数を確立することを含む、請求項1に記載の方法。
- 前記ルータ・テストケースを実行することが、代表的なターゲット配線輻輳のサンプルを含む前記チップ上で実行される、請求項1に記載の方法。
- 前記構造特有の機構の各々について前記構造識別子及び前記重み係数を確立することが、シングル幅ライン、ダブル幅ライン及びトリプル幅ラインの間に生じた間隔についての構造識別子及び重み係数を確立することを含む、請求項1に記載の方法。
- 前記構造特有の機構の各々について前記構造識別子及び前記重み係数を確立することが、大きい金属ランドの上に配置されたワイヤについての構造識別子及び重み係数を確立することを含む、請求項1に記載の方法。
- 前記ルータ・テストケースを実行することが、低レベルの配線輻輳、中レベルの配線輻輳、及び高レベルの配線輻輳の少なくとも1つを含む前記チップ上で実行される、請求項1に記載の方法。
- 集積回路の歩留まりを向上させるためにルータの設定を最適化するためのプログラムであって、コンピュータに、
前記集積回路の歩留まりに影響を与える構造特有の機構を識別するために、集積回路製造ライン内の歩留まりデータを検討することと、
前記構造特有の機構の各々について複数の構造識別子の1つ及び複数の重み係数の1つを確立することと、
システマティック欠陥を最小にするように、前記構造識別子及び前記重み係数に基づいて前記ルータの設定を修正することと、
ランダム欠陥を最小にするように、前記ルータの設定を調整することであって、
多数の代表的なチップを選択することと、
異なる重み係数を用いて前記チップの各々を配線することによって、ルータ・テストケースを実行することと、
前記ルータ・テストケースの各々についてクリティカル・エリア解析を行うことと、
前記クリティカル・エリア解析の結果に基づいて、前記ルータの設定の前記調整のために、ルータ・テストケースを選択することと、
を含む、前記ルータの設定を調整することと、
を実行させる、前記コンピュータ・プログラム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/279,262 US7398485B2 (en) | 2006-04-11 | 2006-04-11 | Yield optimization in router for systematic defects |
US11/279262 | 2006-04-11 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007311773A true JP2007311773A (ja) | 2007-11-29 |
JP5204420B2 JP5204420B2 (ja) | 2013-06-05 |
Family
ID=38577021
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007101249A Expired - Fee Related JP5204420B2 (ja) | 2006-04-11 | 2007-04-09 | システマティック欠陥に対応したルータにおける歩留まりの最適化 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7398485B2 (ja) |
JP (1) | JP5204420B2 (ja) |
CN (1) | CN101055607B (ja) |
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-
2006
- 2006-04-11 US US11/279,262 patent/US7398485B2/en not_active Expired - Fee Related
-
2007
- 2007-04-03 CN CN2007100916268A patent/CN101055607B/zh not_active Expired - Fee Related
- 2007-04-09 JP JP2007101249A patent/JP5204420B2/ja not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
CN101055607A (zh) | 2007-10-17 |
JP5204420B2 (ja) | 2013-06-05 |
US7398485B2 (en) | 2008-07-08 |
US20070240090A1 (en) | 2007-10-11 |
CN101055607B (zh) | 2010-05-26 |
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Legal Events
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120912 |
|
A131 | Notification of reasons for refusal |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121221 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130205 |
|
A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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