TW201924013A - 孔柱結構及其製造的方法 - Google Patents

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Abstract

各種孔柱結構的例示性實施例，包含半導體堆疊之第一內連結構層中的一或多個第一導體與半導體堆疊之第二內連結構層中的一或多個第二導體內連。在第一內連結構層及第二內連結構層內的一或多個第一導體及/或一或多個第二導體可分別穿過多個方向。在一些情形中，此方式允許利用多個內連結構以使一或多個第一導體與一或多個第二導體內連。這些多個內連結構可減小一或多個第一導體與一或多個第二導體之間的電阻，藉此改進在一或多個第一導體與一或多個第二導體之間流動的訊號之效能。

Description

二維孔柱結構
半導體製造製程的持續改進已允許製造商及設計者製造更小更強大的電子元件。半導體製造製程已自1971年左右達成的10微米半導體製造製程發展至2012年左右達成的22奈米半導體製造製程。預計半導體元件製造製程將在2019年左右進一步發展為5奈米半導體製造製程。然而，隨著半導體製造製程的每一步發展，在製造積體電路中出現新挑戰。半導體製造製程往往規定施加於電子元件製造上的一或多個電子設計限制。其中一個此類電子設計限制與半導體堆疊之傳導層內的導體之間的間隔有關。為確保滿足此電子設計限制，指定半導體堆疊之傳導層中的一者包含水平方向上之導體，同時，指定半導體堆疊之傳導層中的另一者僅包含垂直方向上之導體。藉由將水平方向上之導體與垂直方向上之導體內連，可將電子元件的各種組件內連以形成電子元件。然而，在一些情形中，水平方向上的導體與垂直方向上的導體之間的這些內連結構可能不合需要地使流動穿過這些導體的訊號劣化；由此降低電子元件的效能。舉例而言，導體及其相關內連結構之電阻的特徵可視為與導體的實體大小成反比。當半導體製造製程持續發展時，導體及其相關內連結構的實體大小變得更小，因此增大導體及其相關內連結構的電阻。此外，內連結構的電阻不合需要地增大，從而劣化電子元件的效能。
以下揭露內容提供用於實施所提供主題之不同特徵的許多不同實施例或實例。以下描述組件以及配置的特定實例以簡化本揭露內容。當然，這些組件以及配置僅是實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方的形成可包含其中第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含其中額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可能不直接接觸的實施例。此外，本揭露內容可在各種實例中重複圖式元件符號及/或字母。此重複本身不指示各種實施例及/或所論述組態之間的關係。
各種孔柱結構的例示性實施例包含半導體堆疊之第一內連結構層中的一或多個第一導體與半導體堆疊之第二內連結構層中的一或多個第二導體內連。在第一內連結構層以及第二內連結構層內的一或多個第一導體及/或一或多個第二導體可分別穿過多個方向。在一些情形中，此方式允許利用多個內連結構（諸如孔）以使一或多個第一導體與一或多個第二導體內連。這些多個內連結構可減小一或多個第一導體與一或多個第二導體之間的電阻，藉此改進在一或多個第一導體與一或多個第二導體之間流動的訊號之效能。
以下將描述例示性半導體堆疊。
圖1說明根據本揭露之例示性實施例的例示性半導體堆疊的方塊圖。如圖1中所說明，例示性半導體堆疊100包含一或多個內連結構層102.1、102.2至內連結構層102.m 。一或多個內連結構層102.1、102.2至內連結構層102.m 可包含一或多個傳導層，諸如一或多個金屬佈線層（為提供實例）。一或多個金屬佈線層可包含一或多種傳導材料，諸如鎢（tungsten；W）、鋁（aluminum；Al）、銅（copper；Cu）、金（gold；Au）、銀（silver；Ag）、鉑（platinum；Pt）及/或將為一或多個相關領域的技術人員所顯見而不背離本揭露內容的精神及範疇的任何其他已知金屬。一或多個內連結構層102.1、102.2至內連結構層102.m 可另外地或替代地包含一或多個非傳導層，諸如一或多個介電層（為提供實例）。一或多個介電層可包含一或多種介電材料，諸如氧化矽（silicon oxide）、旋塗玻璃、氮化矽（silicon nitride）、碳化矽（silicon carbide）、氮化矽碳（silicon carbon nitride）、氮氧化矽（silicon oxynitride）、碳氧化矽（silicon oxycarbide）、氮化矽碳摻氟矽酸鹽玻璃（fluorine-doped silicate glass；FSG）、低介電常數介電材料及/或將為一或多個相關領域的技術人員所顯見而不背離本揭露內容之精神及範疇的任何其他已知介電質。此外，一或多個內連結構層102.1、102.2至內連結構層102.m 可包含一或多個內連結構，諸如一或多個孔結構（為提供實例），以使來自內連結構層102.1、102.2至內連結構層102.m 中的各種內連結構層電性地及/或機械地內連。一或多個孔結構可實施為一或多個通孔、一或多個盲孔、一或多個埋孔或一或多個相關領域的技術人員顯見而不背離本揭露內容之精神及範疇的任何其他適合的孔結構。此外，一或多個相關領域的技術人員將認識到，如圖1中所說明的例示性半導體堆疊100的組態以及配置僅出於例示性目的。一或多個相關領域的技術人員將認識到，在不背離本揭露內容的精神以及範疇的情況下，用於一或多個內連結構層102.1、102.2至內連結構層102.m 的其他組態以及配置為可能的。
在圖1所說明的例示性實施例中，一或多個內連結構層102.1、102.2至內連結構層102.m 定位於例如是半導體基底106的上方。半導體基底106可為半導體材料的薄片，諸如矽晶體，但可包含其他材料或材料的組合，諸如藍寶石或一或多個相關領域的技術人員所顯見而不背離本揭露內容的精神以及範疇的任何其他適合的材料。在一例示性實施例中，例示性半導體堆疊100可更包含一或多個擴散層及/或一或多個多晶矽層。在此例示性實施例中，可使用一或多個擴散層及/或一或多個多晶矽層來形成一或多個半導體組件，諸如一或多個主動組件（例如，一或多個電晶體）、一或多個被動組件（例如，一或多個電阻器、一或多個電容器及/或一或多個電感器）及/或一或多個相關領域的技術人員所顯見的一或多個或其他適合的組件。在一些情形中，可使用一或多個內連結構層102.1、102.2至內連結構層102.m 來使一或多個半導體組件彼此內連及/或內連至其他半導體組件，以形成一或多個積體電路。
以下將描述例示性二維孔柱結構。
圖2A至圖2P說明根據本揭露內容之例示性實施例的各種例示性二維孔柱結構的俯視圖。如圖2A至圖2P中所說明，二維孔柱結構200至二維孔柱結構230包含形成於半導體堆疊之第一內連結構層中的一或多種傳導材料的第一導體240，以及形成於半導體堆疊之第二內連結構層中的一或多種傳導材料的第二導體242，半導體堆疊諸如半導體堆疊100（為提供實例）。在此，術語「第一內連結構層」以及「第二內連結構層」僅用於半導體層堆疊的內連結構層之間的區分。術語「第一內連結構層」以及「第二內連結構層」不必分別為半導體層堆疊的第一內連結構層以及第二內連結構層。確切而言，一或多個相關領域的技術人員將認識到，術語「第一內連結構層」以及「第二內連結構層」可為半導體層堆疊的任何兩個內連結構層。在一例示性實施例中，第一內連結構層以及第二內連結構層表示半導體堆疊內的兩個傳導層，諸如兩個金屬佈線層（為提供實例）。為方便起見，在圖2A至圖2P中使用黑色著色來說明第一導體且使用白色著色來說明第二導體。此外，在圖2A至圖2P中未按比例繪製第一導體240及第二導體242的寬度。舉例而言，出於說明之目的，圖2A至圖2P中放大第一導體240的寬度，相關領域的技術人員將認識此種做法而不背離本揭露內容的精神及範疇。如圖2A至圖2P中所說明，在半導體層堆疊內，具有第一導體240的第一內連結構層位於具有第二導體242的第二內連結構層下方。對第一導體240的寬度放大使第一導體240在圖2A至圖2P中可見。然而，相關領域的技術人員在不背離本揭露內容的精神及範疇的情況下將認識到，第一導體240的寬度可大致等於第二導體242的寬度，及/或第一導體240的寬度可小於第二導體242的寬度。
如在圖2A至圖2P中所額外說明，第一導體240在第一內連結構層內穿過多個方向，且第二導體242類似地在第二內連結構層內穿過多個方向。舉例而言，如圖2A至圖2P中所說明，第一導體240於第一內連結構層內在第一方向250上以及第二方向252上穿過。在此實例中，第二導體242類似地於第二內連結構層內在第一方向250上以及第二方向252上穿過。在圖2A至圖2P所說明的例示性實施例的一些例示性實施例中，第一導體240可視為與貫穿二維孔柱結構200至二維孔柱結構230的對稱軸不對稱，且第二導體242可視為與此對稱軸對稱。舉例而言，對稱軸可在第二方向252上穿過，以在如圖2C中所說明的二維孔柱結構204中將第二導體242分隔成一或多種傳導材料的兩個大致相等的部分。在此實例中，如圖2C中所說明，第一導體240可視為與在第二方向252上垂直貫穿第二導體242的對稱軸不對稱，且第二導體242可視為與在第二方向252上垂直貫穿第二導體242的對稱軸對稱。如另一實例，對稱軸可在第一方向250上穿過，以在如圖2D中所說明的二維孔柱結構206中將第二導體242分隔成一或多種傳導材料的兩個大致相等的部分。在此其他實例中，如圖2D中所說明，第一導體240可視為與在第一方向250上水平貫穿第二導體242的對稱軸不對稱，且第二導體242可視為與在第一方向250上水平貫穿第二導體242的對稱軸對稱。
此外，使用在圖2A至圖2P中使用帶有方格的「x」來說明的多個內連結構將第一導體240與第二導體242內連以形成二維孔柱結構200至二維孔柱結構230，所述多個內連結構諸如前述在圖1中所描述的多個孔結構（為提供實例）。多個孔結構表示將第一導體240與第二導體242內連的多個電連接結構，諸如一或多個通孔、一或多個盲孔、一或多個埋孔或一或多個相關領域的技術人員顯見而不背離本揭露內容的精神及範疇的任何其他適合的孔結構。
大體而言，第一導體240的特徵可為在第一內連結構層內在第一方向250與第二方向252之間穿過的一或多種傳導材料的內連分段區段的第一序列，且第二導體242的特徵可為在第二內連結構層內在第一方向250與第二方向252之間穿過的一或多種傳導材料的內連分段區段的第二序列。舉例而言，如圖2A中所說明，第一導體240的特徵可為一或多種傳導材料的分段區段的第一序列，第一序列具有在第一內連結構層內穿過第一方向250的第一區段以及穿過第二方向252的第二區段。在此實例中，第二導體242的特徵可為一或多種傳導材料的分段區段的第二序列，第二序列具有在第二內連結構層內穿過第一方向250的第一區段以及穿過第二方向252的第二區段。
在一些情形中，如圖2A至圖2P中所說明，多個孔結構位於第一導體240的分段區段的第一序列與第二導體242的分段區段的第二序列之間的交疊之間，以將第一導體240與第二導體242電性地及/或機械地內連。如圖2A至圖2P中所說明的多個孔結構僅出於說明之目的。相關領域的技術人員將認識到，可在不背離本揭露內容的精神及範疇的情況下利用更多或更少的孔結構。舉例而言，如圖2A中所說明，第一導體240的分段區段的第一序列與第二導體242的分段區段的第二序列之間的這些交疊可發生在區段的鄰近中點處(approximate midpoint)，所述區段來自第一導體240的分段區段的第一序列以及第二導體242的分段區段的第二序列當中。在此實例中，多個孔結構位於區段的鄰近中點處之間，以將第一導體240與第二導體242電性地及/或機械地內連。作為另一實例，如圖2D中所說明，第一導體240的分段區段的第一序列與第二導體242的分段區段的第二序列之間的這些交疊可發生在區段的鄰近端點處(approximate endpoint)，所述區段來自第一導體240的分段區段的第一序列以及第二導體242的分段區段的第二序列當中。在其他實例中，多個孔結構位於區段的鄰近端點處之間，以將第一導體240與第二導體242電性地及/或機械地內連。
在圖2A至圖2P中所說明的例示性實施例中，相較於使用單個孔結構將第一導體240與第二導體242內連，多個孔結構可將第一導體240與第二導體242之間的電阻減小，電阻與在二維孔柱結構200至二維孔柱結構230內的孔結構的數目成比例關係。大體而言，此電阻減小可表示為：
其中RNEW 表示第一導體240與第二導體242之間的此減小電阻，ROLD 表示在第一導體240與第二導體242之間僅具有一個孔結構的第一導體240與第二導體242之間的電阻，以及表示第一導體240與第二導體242之間的孔結構的數目。舉例而言，二維孔柱結構200的兩個孔結構可將第一導體240與第二導體242之間的電阻減小兩倍，二維孔柱結構202、二維孔柱結構204、二維孔柱結構216、二維孔柱結構222、二維孔柱結構224、二維孔柱結構226、二維孔柱結構228以及二維孔柱結構230的三個孔結構可將第一導體240與第二導體242之間的電阻減小三倍，二維孔柱結構212、二維孔柱結構218以及二維孔柱結構220的四個孔結構可將第一導體240與第二導體242之間的電阻減小四倍，二維孔柱結構206及二維孔柱結構214的五個孔結構可將第一導體240與第二導體242之間的電阻減小五倍，二維孔柱結構208的八個孔結構可將第一導體240與第二導體242之間的電阻減小八倍，且二維孔柱結構210的十個孔結構可將第一導體240與第二導體242之間的電阻減小十倍。第一導體240與第二導體242之間的此電阻減小改進第一導體240與第二導體242之間流動的訊號的效能。
以下將描述用以實施例示性孔柱結構的電子設計平台。
圖3說明根據本揭露之例示性實施例的電子設計平台的方塊圖。如圖3中所說明，電子設計平台300表示包含一或多個電子設計軟體應用程式的設計流程，所述設計流程當由一或多個計算元件、處理器、控制器或將為一或多個相關領域的技術人員所顯見而不背離本揭露內容的精神及範疇的其他元件執行時，可設計、模擬、分析及/或驗證用於電子元件的類比電路及/或數位電路的一或多個高階軟體層級描述(high-level software level description)。在一例示性實施例中，一或多個高階軟體層級描述可使用以下來實施：高階軟體語言（諸如圖形設計應用程式，例如C、系統C、C++、LabVIEW及/或MATLAB）、通用系統設計語言（諸如像SysML、SMDL及/或SSDL）或將對一或多個相關領域的技術人員顯見而不背離本揭露內容的精神及範疇的任何其他適合的高階軟體語言或通用系統設計語言；或高階軟體格式（諸如通用功率格式（Common Power Format；CPF）、統一功率格式（Unified Power Format；UPF））或將對一或多個相關領域的技術人員顯見而不背離本揭露內容的精神及範疇的任何其他適合的高階軟體格式。在圖3中所說明的例示性實施例中，電子設計平台300包含合成應用程式302、置放及佈線應用程式304、模擬應用程式306以及驗證應用程式308。
此外，本揭露內容的實施例可實施於硬體、韌體、軟體或其任何組合中。本揭露內容的實施例亦可實施為儲存於機器可讀(machine-readable)媒體上的指令，機器可讀媒體可由一或多個處理器讀取並執行。機器可讀媒體可包含任何用以儲存或傳輸可由機器（例如，計算元件）讀取之形式的資訊的機構。舉例而言，機器可讀媒體可包含非暫時性(non-transitory)機器可讀媒體，諸如唯讀記憶體（read only memory；ROM）、隨機存取記憶體（random access memory；RAM）、磁碟儲存媒體、；光學儲存媒體、快閃記憶體元件以及其他非暫時性機器可讀媒體。作為另一實例，機器可讀媒體可包含暫時性機器可讀媒體，諸如電學、光學、聲學或其他形式之傳播訊號（例如，載波、紅外訊號、數位訊號等）。此外，韌體、軟體、常式(routine)、指令可在本文中描述為執行某些動作。然而，應瞭解，此類描述僅僅為方便起見，且此類動作事實上是由計算元件、處理器、控制器或執行韌體、軟體、常式、指令等之其他元件引起。在一例示性實施例中，合成應用程式302、置放及佈線應用程式304、模擬應用程式306以及驗證應用程式308表示一或多個電子設計軟體應用程式，當一或多個計算元件、處理器、控制器或一或多個相關領域的技術人員所顯見而不背離本揭露內容的精神及範疇的其他元件執行時，所述一或多個電子設計軟體應用程式將一或多個計算元件、處理器、控制器或其他元件自通用電子元件組態為特殊用途電子元件以執行如下文將進一步詳細描述的這些應用程式中之一或多者。
合成應用程式302將電子元件的一或多個特徵、參數或屬性轉換成一或多個邏輯運算、一或多個算術運算、一或多個控制運算及/或一或多個相關領域的技術人員所顯見而不背離本揭露內容的精神及範疇的任何其他適合的一或多個運算，且根據上述以電子元件的類比電路及/或數位電路的型式轉換成一或多個高階軟體層級描述。合成應用程式302可利用模擬演算法以模擬一或多個邏輯運算、一或多個算術運算、一或多個控制運算及/或其他適合的一或多個運算，以驗證根據如電子設計準則中所概述的電子元件之一或多個特徵、參數或屬性來執行的一或多個邏輯運算、一或多個算術運算、一或多個控制運算及/或其他適合的運算。
置放及佈線應用程式304轉換一或多個高階軟體層級描述以形成用於電子元件的類比電路及/或數位電路的電子架構設計。置放及佈線應用程式304在標準單元資料庫內的一或多個標準單元當中選擇性地選擇，以將一或多個高級軟體級描述的一或多個邏輯運算、一或多個算術運算、一或多個控制運算及/或其他適合的一或多個運算轉換成幾何形狀及/或幾何形狀之間的內連結構，以形成用於電子元件的類比電路及/或數位電路的電子架構設計。大體而言，一或多個標準單元變型具有與其對應標準單元類似之功能性，但就幾何形狀、幾何形狀之位置及/或幾何形狀之間的內連線而言不同於其對應標準單元。
在自標準單元資料庫中選擇一或多個標準單元之後，置放及佈線應用程式304將一或多個所選擇的標準單元置放於電子元件設計實際面積上。在一例示性實施例中，置放及佈線應用程式304置放貫穿多個內連結構層的一或多種傳導材料的一或多個導體，以內連一或多個所選擇的標準單元，以形成用於電子元件的類比電路及/或數位電路的電子架構設計。在此例示性實施例中，置放及佈線應用程式304之後可置放二維孔柱結構，諸如二維孔柱結構200至二維孔柱結構230中之一或多者（為提供一些實例），以在多個內連結構層當中的不同內連結構層內內連一或多個傳導佈線。
模擬應用程式306模擬用於電子元件之類比電路及/或數位電路的電子架構設計，以複製用於電子元件之類比電路及/或數位電路的電子架構設計之一或多個特徵、參數或屬性。在一例示性實施例中，模擬應用程式306可提供靜態時序分析（static timing analysis；STA）、電壓降分析（voltage drop analysis）（亦稱為IREM分析）、跨時域驗證（Clock Domain Crossing Verification）（CDC檢查）、形式驗證（亦稱為模型檢查）、等效性檢查（equivalence checking）或一或多個相關領域的技術人員所顯見而不背離本揭露內容的精神及範疇的任何其他適合的分析。在另一例示性實施例中，模擬應用程式306可執行交流電（alternating current；AC）分析，諸如線性小訊號頻域分析；及/或直流電（direct current；DC）分析，諸如非結構性靜態點計算或在掃描電壓、電流及/或參數以執行STA、IREM分析或其他適合的分析時所計算的非線性操作點序列。
驗證應用程式308用以當模擬應用程式306複製符合電子設計準則的電子元件之類比電路及/或數位電路的電子架構設計之一或多個特徵、參數或屬性時，驗證用於電子元件之類比電路及/或數位電路的電子架構設計之一或多個特徵、參數或屬性。驗證應用程式308亦可執行物理驗證，亦稱為設計規則檢查（design rule check；DRC），以檢查用於電子元件之類比電路及/或數位電路的電子架構設計是否滿足如由製造電子元件之半導體鑄造廠及/或半導體技術節點所定義的一或多個建議參數（稱為設計規則）。
以下將描述用以實施例示性孔柱結構的電子設計平台。
圖4說明根據本揭露之例示性實施例的用以實施例示性設計平台的例示性電腦系統之方塊圖。電腦系統400可用以實施電子設計平台100。然而，在一些情形中，多於一個電腦系統400可用以實施電子設計平台100。在閱讀本描述之後，如何使用其他電腦系統及/或電腦架構來實施實施例對相關領域的技術人員將變得顯見。
電腦系統400包含一或多個處理器404，亦稱為中央處理單元或CPU，以執行如上文在圖3中所描述的合成應用程式302、置放及佈線應用程式304、模擬應用程式306及/或驗證應用程式308。一或多個處理器404可連接至通信基礎設施或匯流排406。在一例示性實施例中，一或多個處理器404中之一或多者可實施為圖形處理單元（graphics processing unit；GPU）。圖形處理單元表示設計用以快速處理電子元件上的數學密集型應用程式的特定電子電路。GPU可具有有效地用於大資料塊的並行處理的高度並行結構，所述大資料塊諸如電腦圖形應用程式、影像以及視訊中常見之數學密集型資料。
電腦系統400亦包含經由一或多個使用者輸入/輸出介面402與通信基礎設施406通信的一或多個使用者輸入/輸出元件403，諸如監視器、鍵盤、指標元件等。
電腦系統400亦包含主記憶體或初級記憶體408，諸如隨機存取記憶體（為提供實例）。主記憶體408可包含一或多個層級的快取記憶體(cache)。主記憶體408已於其中儲存了控制邏輯（即，電腦軟體）及/或資料，諸如前述在圖3中所描述的合成應用程式302、置放及佈線應用程式304、模擬應用程式306及/或驗證應用程式308。電腦系統400亦可包含一或多個次級儲存元件或次級記憶體410，以儲存前述在圖3中所描述的合成應用程式302、置放及佈線應用程式304、模擬應用程式306及/或驗證應用程式308。一或多個次級儲存元件或記憶體410可包含（例如）硬碟驅動機412及/或可移除儲存元件或驅動機414。可移除儲存驅動機414可為軟碟驅動機、磁帶驅動機、光碟驅動機、光學儲存元件、磁帶備份元件及/或任何其他儲存元件/驅動機。可移除儲存驅動機414可與可移除儲存單元418交互作用。可移除儲存單元418包含儲存有電腦軟體（控制邏輯）及/或資料的電腦可用或電腦可讀儲存元件。可移除儲存單元418可為軟碟、磁帶、光碟、DVD、光學儲存碟及/或任何其他電腦資料儲存元件。可移除儲存驅動機414以熟知方式自可移除儲存單元418讀取及/或寫入。
根據例示性實施例，一或多個次要儲存元件或記憶體410可包含用以允許電腦程式及/或其他指令及/或資料由電腦系統400存取的其他裝置、工具或其他方法。舉例而言，此類裝置、工具或其他方法可包含可移除儲存單元422以及接口420。可移除儲存單元422以及接口420的實例可包含程式匣(cartridge)及匣接口(諸如在視訊遊戲元件中可見的程式匣及匣接口)、可移除記憶體晶片(諸如可抹除可編程唯獨記憶體或可編程唯獨記憶體)以及相關插座、記憶條以及USB端口、記憶卡以及相關記憶卡插槽及/或任何其他可移除儲存單元及相關接口。
電腦系統400更可包含通信接口或網路接口424。通訊接口或網路接口424使得電腦系統400能夠與遠程元件、遠程網路、遠程實體等（以圖式元件符號428個別地及集體地標記）的任何組合通信以及交互作用。舉例而言，通訊接口或網路接口424可允許電腦系統400經由通信路徑426與遠程元件428通信，所述通信路徑可為有結構的及/或無結構的，且可包含LAN、WAN、網際網路等的任何組合。可經由通信路徑426將控制邏輯及/或資料傳輸至電腦系統400以及自電腦系統400傳輸至控制邏輯及/或資料。
在一實施例中，包括儲存有控制邏輯(軟體)之有形電腦可用或可讀媒體的有形設備或製品在本文中亦稱為電腦程式產品或程式儲存元件。此有形設備或製品包含但不限於：電腦系統400、主記憶體408、次級記憶體410以及可移除儲存器單元418及可移除儲存器單元422，以及體現前述內容之任何組合的有形製品。此類控制邏輯在由一或多個資料處理元件(諸如電腦系統400)執行時使得此類資料處理元件如本文中所描述而操作。
基於本揭露內容中含有的教示，如何使用除圖4中所繪示的資料處理元件、電腦系統及/或電腦架構之外的資料處理元件、電腦系統及/或電腦架構來進行以及使用本發明將為一或多個相關領域的技術人員所顯見。詳言之，實施例可利用除本文中所描述的軟體、硬體及/或操作系統實施方案之外的軟體、硬體及/或操作系統實施方案來操作。
以下將描述例示性孔柱結構的例示性製造。
圖5說明根據本揭露之例示性實施例的用以製造例示性孔柱結構的例示性操作之流程圖。本揭露內容不限於此操作描述。實情為，相關領域的技術人員所顯見的是，其他操作控制流程皆在本揭露內容的範疇及精神內。例示性操作控制流程500表示製造例示性二維孔柱結構的微影處理步驟及化學處理步驟之多步驟序列，所述二維孔柱結構諸如二維孔柱結構200至二維孔柱結構230中之一或多者（為提供一些實例）。微影處理步驟及化學處理步驟的多步驟序列可包含沈積、移除及/或圖案化操作（為提供一些實例）。沈積操作表示生長、塗佈或以其他方式轉移材料的處理操作。移除表示移除材料的另一處理操作。圖案化操作表示使材料成型或變更的又一處理操作。
在操作502處，操作控制流程500在半導體堆疊之第一內連結構層中形成一或多個第一導體，諸如為提供一些實例在上述圖2A至圖2P中所描述的第一導體240。在圖5中所說明的例示性實施例中，操作控制流程500將對應於一或多個第一導體的幾何圖案轉移至第一內連結構層上。其後，操作控制流程500執行圖案化製程以根據幾何圖案自第一內連結構層移除傳導材料中之一些，以形成一或多個第一導體。在一例示性實施例中，操作控制流程500利用較先進的半導體技術節點，諸如12奈米半導體技術節點（為提供實例），以形成一或多個第一導體。在此例示性實施例中，操作控制流程500利用下一代微影（next-generation lithography；NGL）技術作為圖案化製程以形成一或多個第一導體，所述下一代微影技術諸如極紫外微影（Extreme UltraViolet Lithography；EUV）技術、X射線微影技術、電子束微影技術、聚焦離子束微影技術及/或奈米壓印微影技術（為提供一些實例）。在此例示性實施例中，下一代微影技術的使用允許一或多個第一導體在半導體堆疊之第一內連結構層內貫穿多個方向，諸如第一方向250以及第二方向252（為提供一些實例）。舉例而言，下一代微影技術的可達成解析度小於僅允許一或多個第一導體在半導體堆疊之第一內連結構層內貫穿單一方向的這些其他、早期微影技術之可達成解析度，所述早期微影技術諸如光微影（為提供實例），所述單一方向諸如第一方向250或第二方向252（為提供一些實例）。
在操作504處，操作控制流程500在操作502之第一導體與操作506之第二導體之間形成一或多個內連結構，操作506將在以下更詳細地描述。在圖5中所說明之例示性實施例中，操作控制流程500形成多個孔結構以將操作502之第一導體與操作506之第二導體內連。多個孔結構表示第一內連結構層與第二內連結構層之間的多個電性連接以將第一導體與第二導體電性地及/或機械地內連。多個孔結構可實施為一或多個通孔、一或多個盲孔、一或多個埋孔或一或多個相關領域的技術人員所顯見而不背離本揭露內容之精神及範疇的任何其他適合之孔結構。
在操作506處，操作控制流程500在半導體堆疊之第二內連結構層中形成一或多個第二導體，諸如為提供一些實例在上述圖2A至圖2P中所描述之第二導體242，以形成例示性孔柱結構。在一例示性實施例中，第一內連結構層表示半導體堆疊之內連結構層當中的下部內連結構層，且第二內連結構層表示半導體堆疊之內連結構層當中的上部內連結構層。在此例示性實施例中，下部內連結構層定位於半導體堆疊之半導體基底上方，且上部內連結構層定位於下部半導體層上方。在圖5中所說明的例示性實施例中，操作控制流程500將對應於一或多個第二導體的幾何圖案轉移至第二內連結構層上。其後，操作控制流程500根據幾何圖案執行圖案化製程以自第二內連結構層移除傳導材料中之一些，以形成一或多個第二導體。在另一例示性實施例中，操作控制流程500利用較先進的半導體技術節點，以與如上述的一或多個第一導體大致類似的方式形成一或多個第二導體。在此其他例示性實施例中，下一代微影技術的使用允許一或多個第二導體在半導體堆疊之第二內連結構層內貫穿多個方向，諸如第一方向250及第二方向252（為提供一些實例）。舉例而言，下一代微影技術的可達成解析度小於僅允許一或多個第二導體在半導體堆疊之第二內連結構層內貫穿單一方向的這些其他、早期微影技術之可達成解析度，所述早期微影技術諸如光微影（為提供實例），所述單一方向諸如第一方向250或第二方向252（為提供一些實例）。
前述具體實施方式揭露一種孔柱結構。所述孔柱結構包含：第一導體，處於半導體堆疊之第一內連結構層內；第二導體，處於半導體堆疊之第二內連結構層內；以及多個孔結構，將第一導體與第二導體電性地及/或機械地連接。第一導體在半導體堆疊之第一內連結構層內穿過第一方向及第二方向，且第二導體在半導體堆疊之第二內連結構層內穿過第一方向及第二方向。在一實施例中，所述第一方向垂直於所述第二方向。在一實施例中，其中所述第一方向包括：笛卡兒座標系統(Cartesian coordinate system)的x軸，且其中所述第二方向包括：所述笛卡兒座標系統的y軸。在一實施例中，所述第一導體包括第一多個內連分段區段，且其中所述第二導體包括第二多個內連分段區段。在一實施例中，其中來自所述第一多個內連分段區段中的第一區段與來自所述第二多個內連分段區段中的第二區段在所述第一區段與所述第二區段之鄰近中點處交疊，且其中來自所述多個孔結構中的至少一個孔結構位於所述鄰近中點處之間以連接所述第一區段及所述第二區段。在一實施例中，其中來自所述第一多個內連分段區段中的第一區段與來自所述第二多個內連分段區段中的第二區段在所述第二區段之鄰近端點處交疊，且其中來自所述多個孔結構中的至少一個孔結構位於所述鄰近中點處之間以連接所述第一區段及所述第二區段。在一實施例中，其中來自所述第一多個內連分段區段中的第一區段與來自所述第二多個內連分段區段中的第二區段在所述第二區段之鄰近端點處交疊，且其中來自所述多個孔結構中的至少一個孔結構位於所述鄰近端點處之間以連接所述第一區段及所述第二區段。在一實施例中，其中所述第一導體的特徵為與貫穿所述孔柱結構之對稱軸不對稱，且其中所述第二導體的特徵為與貫穿所述孔柱結構之所述對稱軸對稱。在一實施例中，其中所述對稱軸在所述第一方向上或所述第二方向上貫穿所述第二導體以將所述第二導體大致分隔成大致相等的部分。
前述具體實施方式揭露另一孔柱結構。此另一孔柱結構包含：傳導材料的第一內連分段區段，處於半導體堆疊之第一內連結構層內；傳導材料的第二內連分段區段，處於半導體堆疊之第二內連結構層內；以及多個孔結構，將來自第一內連分段區段當中的一或多個第一區段與來自第二內連分段區段當中的一或多個第二區段電性地連接。第一內連分段區段在半導體堆疊之第一內連結構層內穿過多個方向，且傳導材料的第二內連分段區段在半導體堆疊之第二內連結構層內穿過多個方向。在一實施例中，其中所述多個方向包括：第一方向；以及第二方向，垂直於所述第一方向。在一實施例中，其中所述一或多個第一區段與所述一或多個第二區段之間的電阻與來自所述多個孔結構中的孔結構的數目成比例，所述多個孔結構連接所述一或多個第一區段及所述一或多個第二區段。在一實施例中，其中來自所述一或多個第一區段中的第一區段與來自所述一或多個第二區段中的第二區段在所述第一區段與所述第二區段之鄰近中點處交疊，且其中來自所述多個孔結構中的至少一個孔結構位於所述鄰近中點處之間以連接所述第一區段及所述第二區段。在一實施例中，其中來自所述一或多個第一區段中的第一區段與來自所述一或多個第二區段中的第二區段在所述第二區段之鄰近端點處交疊，且其中來自所述多個孔結構中的至少一個孔結構位於所述鄰近端點處之間以連接所述第一區段及所述第二區段。在一實施例中，其中所述第一多個內連分段區段的特徵為與貫穿所述孔柱結構之對稱軸不對稱，且其中所述第二多個內連分段區段的特徵為與貫穿所述孔柱結構之所述對稱軸對稱。在一實施例中，其中所述對稱軸在來自所述多個方向中的方向上貫穿所述第二多個內連分段區段以將所述第二多個內連分段區段大致分隔成大致相等的部分。
前述具體實施方式更揭露一種用以製造孔柱結構的方法。所述方法包含：形成在半導體堆疊之第一內連結構層內穿過第一方向及第二方向的第一導體；形成在半導體堆疊之第二內連結構層內穿過第一方向及第二方向的第二導體；以及形成多個孔結構以連接第一導體與第二導體。在一實施例中，其中所述第一方向垂直於所述第二方向。在一實施例中，其中所述第一導體與所述第二導體之間的電阻與來自所述多個孔結構中的孔結構的數目成比例，所述多個孔結構連接所述第一導體及所述第二導體。在一實施例中，其中所述形成所述第一導體包括：在所述半導體堆疊之所述第一內連結構層內形成第一多個內連分段區段，其中所述形成所述第二導體包括：在所述半導體堆疊之所述第二內連結構層內形成第二多個內連分段區段，其中來自所述第一多個內連分段區段中的第一區段與來自所述第二多個內連分段區段中的第二區段在所述第一區段與所述第二區段之鄰近中點處交疊，且其中所述形成所述多個孔結構包括：在所述鄰近中點處之間形成來自所述多個孔結構中的至少一個孔結構以連接所述第一區段及所述第二區段。在一實施例中，其中所述形成所述第一導體包括：形成第一多個內連分段區段，其中所述形成所述第二導體包括：形成第二多個內連分段區段，其中來自所述第一多個內連分段區段中的第一區段與來自所述第二多個內連分段區段中的第二區段在所述第二區段之鄰近端點處交疊，且其中所述形成所述多個孔結構包括：在所述鄰近端點處之間形成來自所述多個孔結構中的至少一個孔結構以連接所述第一區段及所述第二區段。
100‧‧‧半導體堆疊
102.1、102.2、102.m ‧‧‧內連結構層
106‧‧‧半導體基底
200、202、204、206、208、210、212、214、216、218、220、222、224、226、228、230‧‧‧二維孔柱結構
240‧‧‧第一導體
242‧‧‧第二導體
250‧‧‧第一方向
252‧‧‧第二方向
300‧‧‧電子設計平台
302‧‧‧合成應用程式
304‧‧‧置放及佈線應用程式
306‧‧‧模擬應用程式
308‧‧‧驗證應用程式
400‧‧‧電腦系統
402‧‧‧使用者輸入/輸出介面
403‧‧‧使用者輸入/輸出元件
404‧‧‧處理器
406‧‧‧通信基礎設施/匯流排
408‧‧‧主記憶體
410‧‧‧次級記憶體
412‧‧‧硬碟驅動機
414‧‧‧可移除儲存驅動機
418、422‧‧‧可移除儲存單元
420‧‧‧接口
424‧‧‧通信接口
426‧‧‧通信路徑
428‧‧‧遠程元件/遠程網路/遠程實體
500‧‧‧操作控制流程
502、504、506‧‧‧操作
當結合隨附圖式閱讀時，根據以下詳細描述最佳地理解本揭露內容的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，可出於論述明晰之目的而任意增大或減小各種特徵的尺寸。 圖1說明根據本揭露之例示性實施例的例示性半導體堆疊的方塊圖。 圖2A至圖2P說明根據本揭露之例示性實施例的各種例示性二維孔柱結構的俯視圖。 圖3說明根據本揭露之例示性實施例的電子設計平台的方塊圖。 圖4說明根據本揭露之例示性實施例的用以實施例示性設計平台之例示性電腦系統的方塊圖。 圖5說明根據本揭露之例示性實施例的用以製造例示性孔柱結構之例示性操作的流程圖。

Claims (20)

  1. 一種孔柱結構，包括： 第一導體，處於半導體堆疊的第一內連結構層內，所述第一導體在所述半導體堆疊的所述第一內連結構層內穿過第一方向及第二方向； 第二導體，處於所述半導體堆疊之第二內連結構層內，所述第二導體在所述半導體堆疊之所述第二內連結構層內穿過所述第一方向及所述第二方向；以及 多個孔結構，連接所述第一導體及所述第二導體。
  2. 如申請專利範圍第1項所述的孔柱結構，其中所述第一方向垂直於所述第二方向。
  3. 如申請專利範圍第2項所述的孔柱結構，其中所述第一方向包括： 笛卡兒座標系統(Cartesian coordinate system)的x軸，且 其中所述第二方向包括： 所述笛卡兒座標系統的y軸。
  4. 如申請專利範圍第1項所述的孔柱結構，其中所述第一導體包括第一多個內連分段區段，且 其中所述第二導體包括第二多個內連分段區段。
  5. 如申請專利範圍第4項所述的孔柱結構，其中來自所述第一多個內連分段區段中的第一區段與來自所述第二多個內連分段區段中的第二區段在所述第一區段與所述第二區段之鄰近中點處交疊，且 其中來自所述多個孔結構中的至少一個孔結構位於所述鄰近中點處之間以連接所述第一區段及所述第二區段。
  6. 如申請專利範圍第4項所述的孔柱結構，其中來自所述第一多個內連分段區段中的第一區段與來自所述第二多個內連分段區段中的第二區段在所述第二區段之鄰近端點處交疊，且 其中來自所述多個孔結構中的至少一個孔結構位於所述鄰近端點處之間以連接所述第一區段及所述第二區段。
  7. 如申請專利範圍第1項所述的孔柱結構，其中所述第一導體的特徵為與貫穿所述孔柱結構之對稱軸不對稱，且 其中所述第二導體的特徵為與貫穿所述孔柱結構之所述對稱軸對稱。
  8. 如申請專利範圍第7項所述的孔柱結構，其中所述對稱軸在所述第一方向上或所述第二方向上貫穿所述第二導體以將所述第二導體大致分隔成大致相等的部分。
  9. 一種孔柱結構，包括： 傳導材料的第一多個內連分段區段，處於半導體堆疊之第一內連結構層內，所述第一多個內連分段區段在所述半導體堆疊之所述第一內連結構層內穿過多個方向； 所述傳導材料的第二多個內連分段區段，處於所述半導體堆疊之第二內連結構層內，傳導材料的所述第二多個內連分段區段在所述半導體堆疊之所述第二內連結構層內穿過所述多個方向；以及 多個孔結構，連接來自所述第一多個內連分段區段中的一或多個第一區段及來自所述第二多個內連分段區段中的一或多個第二區段。
  10. 如申請專利範圍第9項所述的孔柱結構，其中所述多個方向包括： 第一方向；以及 第二方向，垂直於所述第一方向。
  11. 如申請專利範圍第9項所述的孔柱結構，其中所述一或多個第一區段與所述一或多個第二區段之間的電阻與來自所述多個孔結構中的孔結構的數目成比例，所述多個孔結構連接所述一或多個第一區段及所述一或多個第二區段。
  12. 如申請專利範圍第9項所述的孔柱結構，其中來自所述一或多個第一區段中的第一區段與來自所述一或多個第二區段中的第二區段在所述第一區段與所述第二區段之鄰近中點處交疊，且 其中來自所述多個孔結構中的至少一個孔結構位於所述鄰近中點處之間以連接所述第一區段及所述第二區段。
  13. 如申請專利範圍第9項所述的孔柱結構，其中來自所述一或多個第一區段中的第一區段與來自所述一或多個第二區段中的第二區段在所述第二區段之鄰近端點處交疊，且 其中來自所述多個孔結構中的至少一個孔結構位於所述鄰近端點處之間以連接所述第一區段及所述第二區段。
  14. 如申請專利範圍第9項所述的孔柱結構，其中所述第一多個內連分段區段的特徵為與貫穿所述孔柱結構之對稱軸不對稱，且 其中所述第二多個內連分段區段的特徵為與貫穿所述孔柱結構之所述對稱軸對稱。
  15. 如申請專利範圍第14項所述的孔柱結構，其中所述對稱軸在來自所述多個方向中的方向上貫穿所述第二多個內連分段區段以將所述第二多個內連分段區段大致分隔成大致相等的部分。
  16. 一種用以製造孔柱結構的方法，所述方法包括： 形成在半導體堆疊之第一內連結構層內穿過第一方向及第二方向的第一導體及； 形成在所述半導體堆疊之第二內連結構層內穿過所述第一方向及所述第二方向的第二導體及；以及 形成多個孔結構以連接所述第一導體及所述第二導體。
  17. 如申請專利範圍第16項所述的用以製造孔柱結構的方法，其中所述第一方向垂直於所述第二方向。
  18. 如申請專利範圍第16項所述的用以製造孔柱結構的方法，其中所述第一導體與所述第二導體之間的電阻與來自所述多個孔結構中的孔結構的數目成比例，所述多個孔結構連接所述第一導體及所述第二導體。
  19. 如申請專利範圍第16項所述的用以製造孔柱結構的方法，其中所述形成所述第一導體包括： 在所述半導體堆疊之所述第一內連結構層內形成第一多個內連分段區段， 其中所述形成所述第二導體包括： 在所述半導體堆疊之所述第二內連結構層內形成第二多個內連分段區段， 其中來自所述第一多個內連分段區段中的第一區段與來自所述第二多個內連分段區段中的第二區段在所述第一區段與所述第二區段之鄰近中點處交疊，且 其中所述形成所述多個孔結構包括： 在所述鄰近中點處之間形成來自所述多個孔結構中的至少一個孔結構以連接所述第一區段及所述第二區段。
  20. 如申請專利範圍第16項所述的用以製造孔柱結構的方法，其中所述形成所述第一導體包括： 形成第一多個內連分段區段， 其中所述形成所述第二導體包括： 形成第二多個內連分段區段， 其中來自所述第一多個內連分段區段中的第一區段與來自所述第二多個內連分段區段中的第二區段在所述第二區段之鄰近端點處交疊，且 其中所述形成所述多個孔結構包括： 在所述鄰近端點處之間形成來自所述多個孔結構中的至少一個孔結構以連接所述第一區段及所述第二區段。
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