CN110931481A - 集成电路元件设计的制备方法 - Google Patents
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Abstract
本揭露提供一种集成电路元件设计的制备方法，此方法包括以下步骤：分析初步元件布局以识别第一单元与第二单元之间的垂直邻接、第一单元与第二单元内的内部金属切口的位置、及内部金属切口之间的间隔；通过N个接触多晶硅间隙相对于第一单元定位第二单元以定义一或多个中间元件布局以定义具有改善的内部金属切割间隔的更改的元件布局，以抑制密度梯度效应及着陆效应。
Description
技术领域
本揭露是关于一种半导体制程技术。
背景技术
随着产生相继几代IC的IC材料及设计的技术进步，半导体集成电路(integratedcircuit,IC)工业已经经历了快速增长，每个新一代具有比上一代更小的几何形状及更复杂的电路系统。用于产生每个新一代集成电路的关联布局、元件结构及制造制程的复杂性已经相应地增加以实现所设计的功能密度。
与切割金属层关联的进阶的图案化及蚀刻制程的效能受到密度梯度效应(density gradient effect,DGE)及/或着陆效应(landing effect,LE)的影响，此密度梯度效应及/或着陆效应与正在制造的特定集成电路元件布局配置相关联。切割金属图案的相对位置及间隔的考虑及调整用于减轻一些密度梯度效应及/或着陆效应并改进所产生集成电路的均匀性及效能。
发明内容
本揭露提供一种集成电路元件设计的制备方法，此方法包括以下步骤：分析初步元件布局以识别第一单元与第二单元之间的垂直邻接、决定第一单元中第一内部金属切口的位置及第二单元中的第二内部金属切口的位置、决定第一内部金属切口与第二内部金属切口之间的水平间隔、评估水平金属间隔与靶最小水平金属切割间隔。若水平金属切割间隔不满足靶最小水平金属间隔，则第二单元通过N个接触多晶硅间距(contactedpolysilicon pitch,CPP)的定位步骤相对于第一单元来定位，以定义中间元件布局。随后将针对足够的水平金属切割间隔评估中间元件布局，其中重复决定、评估及定位操作直到中间元件布局通过评估，其中将通过的元件布局保存为更改过的元件布局。
附图说明
当结合附图阅读时，根据以下详细描述可更好地理解本揭示案的态样。应注意，根据工业标准实务，各种特征未按比例绘制。事实上，为论述清楚，各特征的尺寸可任意地增加或缩小。
图1A为根据一些实施例的初始集成电路布局单元的俯视图；
图1B为根据一些实施例的集成电路布局单元的俯视图；
图2为根据一些实施例的集成电路布局的俯视图，其中两个集成电路布局单元以垂直邻接的配置布置；
图3为根据一些实施例的集成电路布局的俯视图，其中具有不同内部切割金属零(CM0)开口的两个集成电路布局单元以垂直邻接的配置布置；
图4为根据一些实施例的集成电路布局的俯视图，其中具有不同内部切割金属零(CM0)开口的两个集成电路布局单元以垂直邻接的配置布置；
图5A为根据一些实施例的集成电路布局的俯视图；
图5B为根据图5A中所示单元的一些实施例绘示单元的可用金属零(M0)位置的图；
图6A至图6B为根据一些实施例的集成电路布局的俯视图；
图7A至图7B为根据一些实施例的集成电路布局的俯视图；
图8A至图8B为根据一些实施例的集成电路布局的俯视图；
图8C为根据一些实施例的可用内部金属零(M0)切割位置的图；
图9为根据一些实施例的用于更改IC设计布局以调整内部金属切口之间的间隔的方法的流程图；
图10为根据一些实施例的在IC设计布局修改操作中有用的电子化流程控制(electronic process control,EPC)系统的示意图；
图11为根据一些实施例的用于集成电路的制造制程的流程图。
【符号说明】
M0：金属层零
MD：源极/漏极导体层
PO：栅电极层
AA/OD：主动区/氧化物限定层
VIA：通孔
CM0B/PO：对准多晶硅/栅电极的边界金属切口及内部金属切口
CM0B/MD：对准源极/漏极导体的边界金属切口及内部金属切口
100A、100B：标准单元
102、102'、202、302、402、502、602、702、802：主动区/氧化物限定区域
104、204、304、404、504、604、704、804：栅电极
106、206、306、406、506、606、706、806：源极/漏极导体
108、208、308、408、508、608、708、808：内部导体
110、210、310、410、510、610、710、810：共用功率/接地导体
200、300、400、500：初步IC设计布局
210'、310’、410’、610'、710’、810’：共用导体
212：通孔
214、314、414、514、614、714、714’：边界金属切割区域
316、316’、416'、516、516'、616、616'、716、716’、816、816’：内部金属切口
600A、700A、800A：初步IC设计布局
600B、700B、800B：更改的IC设计布局
518、618、718、818、818’：安全区(或排除区域)
620、820、820’：区域
824：群组
900：方法
902～920：操作
1000：电子设计自动化(EDA)系统
1002：处理器
1004：储存媒体
1006：计算机程序码(或指令)
1008：流程控制数据
1010：使用者界面
1012：I/O接口
1014：网络接口
1016：网络
1018：总线
1100：集成电路(IC)制造系统
1120：设计厂
1122：IC设计布局图
1130：遮罩厂
1132：遮罩数据准备
1144：遮罩制造
1145：遮罩
1150：IC制造商/制造者
1153：半导体晶圆
1160：IC元件
具体实施方式
本示例性实施例的描述，旨在结合随附附图阅读，应将随附附图视为是整个书面描述的一部分。以下揭示内容提供许多不同实施例或实例，以便实现各个实施例的不同特征。下文描述部件、值、操作、材料、布置、或类似项的特定实例，以简化本揭示案。当然，此等实例仅为实例且不意欲为限制性。考虑其他部件、值、操作、材料、布置、或类似项。举例而言，在随后描述中在第二特征上方或在第二特征上第一特征的形成可包括第一及第二特征形成为直接接触的实施例，以及亦可包括额外特征可形成在第一及第二特征之间，使得第一及第二特征可不直接接触的实施例。另外，本揭示案在各实例中可重复元件符号及/或字母。此重复为出于简单清楚的目的，且本身不指示所论述各实施例及/或配置之间的关系。
另外，空间相对用语，诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者，在此为便于描述可用于描述诸图中所图示一个元件或特征与另一(些)元件或(多个)特征的关系。除图形中描绘的方向外，空间相对用语意图是包含元件在使用或操作中的不同方向。设备可为不同朝向(旋转90度或在其他的方向)及可因此同样地解释在此使用的空间相对的描述词。
一种用于简化半导体IC布局设计的晶片级布线及制造的方法，此半导体IC布局设计使用电子设计自动化(Electronic design automation,EDA)工具产生，此方法包括以下步骤：形成常规金属图案，例如基准面金属互连图案(金属零(metal zero,M0))，及随后根据合适的设计规则选择性地切割(去除)金属图案的部分。在标准单元布局的单元边界处的基准面金属互连图案上的金属切口(CM0)(边界金属切口)用于分隔/断开相邻标准单元，使得每个分隔的单元能够独立地执行指定的功能。
除了边界金属切口外，在一些实施例中额外内部金属切口用于进一步调适标准单元，以用于其指定功能及/或减小与基准面金属互连图案的冗余部分或未使用部分相关联的寄生电容。在下列实施例内容中，边界金属切口及内部金属切口两者对准多晶硅/栅电极的关系将以“(CM0B/PO)”加以表示，另一方面边界金属切口及内部金属切口两者对准源极/漏极导体的关系将以和“(CM0B/MD)”加以表示。本揭示案的一些实施例描述金属切割方法，此方法用于减少密度梯度效应及/或着陆效应及/或寄生电容，而不需要额外的遮罩层且不需要更改个别标准单元的内部配置。金属切割方法的一些实施例使用更改的金属切割遮罩层(例如，一遮罩层，其暴露将要去除的基准面金属互连图案的彼等区域并且保护将要保留在最终IC元件中的基准面金属互连图案的彼等区域)。从其图案化栅电极及源极/漏极导体的导电层包括以单独地、串联地及/或组合形式施加至基板上的一或多种导电材料，此些导电材料包括铝、铜、钴、钨、钛、镍、金、铂、石墨烯、硅化物、自对准硅化物、及上述混合物及合金。导电层沉积制程包括化学气相沉积(chemical vapor deposition,CVD)制程、原子层沉积(atomic layer deposition,ALD)制程、电浆气相沉积(plasma vapor deposition,PVD)制程、电镀制程、化学镀制程、及任何其他适当应用制程或上述组合中的一或多者。
根据一些实施例，标准单元结构包括来自标准单元库的一或多个标准单元。标准单元选自包括AND、OR、XOR、XNOR、NAND、反相器、及其他适当逻辑元件的群组。在一些实施例中，金属切口(例如，边界金属切口及内部金属切口)通过使用改性金属切割遮罩层而位于基准面金属互连图案上。如本文使用，术语“边界金属切口”指沿标准单元的单元边界放置的金属切口及术语“内部金属切口”指除了在标准单元上执行的边界金属切口外的金属切口。术语“边界金属切口”及“内部金属切口”仅为相对术语且并不指示指定金属切口的图案化、显影、及/或蚀刻中的任何差异。
关于指定用于垂直邻接的标准单元上的内部金属切口，内部金属切口展现出等于或大于由标准单元展现出的接触多晶硅间距(contacted polysilicon pitch,CPP)的水平间隔。CPP的值将由适合的设计规则决定，并且一般对应于栅电极间隔(gate electrodepitch)或栅极间距(gate pitch,GP)，即在已经配置成符合设计规则的标准单元内利用的主动区中的相邻栅电极的中心至中心间隔。
图1A为根据一些实施例的标准单元100A的更改初步IC设计布局的俯视图，其中已经去除一些结构元件的部分以露出更多底层结构并且更清楚地图示不同合并结构之间的空间关系。标准单元100A包括主动区/氧化物限定(active areas/oxide defined,AA/OD)区域102/102'及源极/漏极导体106(MD)，在区域102/102'上方形成交替栅电极104(PO)，这限定了标准单元的接触多晶硅间距(CPP)。在栅电极104及源极/漏极导体106上形成金属层零(metal level zero,M0)图案，此图案包括内部导体108及共用功率/接地导体110两者。标准单元100A包括五个内部导体108并具有8个CPP的总宽度。
图1B为根据一些实施例的标准单元100B的初步IC设计布局的俯视图。标准单元100B具有8个CPP的总宽度并且包括主动区/氧化物限定(AA/OD)区域102，在区域102上方形成交替栅电极104(PO)，其定义了标准单元的接触多晶硅间距(CPP)并且与源极/漏极导体106(MD)交替。在栅电极104及源极/漏极导体106上形成金属层零(M0)图案，此图案包括五个平行的水平内部导体108及上部与下部平行的水平共用功率/接地导体110两者。标准单元100B包括五个内部导体108并具有8个CPP的总宽度。
图2为根据一些实施例的初步IC设计布局200的俯视图，包括以垂直邻接配置布置的两个标准单元(单元A、单元B)。单元A及单元B两者包括主动区/氧化物限定区域202及源极/漏极导体206，在此区域202上方形成交替栅电极204。在栅电极204及源极/漏极导体206上形成M0图案，此图案包括内部导体208及共用功率/接地导体210两者。为方便起见，内部导体208相对于沿标准单元A、标准单元B的邻接边缘形成的共用导体210'排序/编号。初步IC设计布局200亦包括与栅极电极204(CM0B/PO)对准的边界金属切割区域214，用于将标准单元A、标准单元B与水平邻接的标准单元断开；及通孔212，布置成使标准单元B的第二M0线与底层栅电极接触。
图3为根据一些实施例的初步IC设计布局300的俯视图，包括以垂直邻接配置布置的两个标准单元A、标准单元B。单元A及单元B两者包括主动区/氧化物限定区域302及源极/漏极导体306，在此区域302上方形成交替栅电极304。在栅电极304及源极/漏极导体306上形成M0图案，此图案包括内部导体308及共用功率/接地导体310/310'两者。为方便起见，内部导体308相对于沿标准单元A、标准单元B的邻接边缘形成的共用导体310'排序/编号。初步IC设计布局300亦包括与栅极电极304对准的边界金属切割区域314(CM0B/PO)，用于将标准单元A、标准单元B与水平相邻标准单元(未示出)断开。除了边界金属切割区域外，初步IC设计布局300包括与栅电极304(CM0B/PO)对准的内部金属切口316及与源极/漏极导体306对准的内部金属切口316'(CM0B/MD)两者。
图4为根据一些实施例的初步IC设计布局400的俯视图，包括以垂直邻接配置布置的两个标准单元A、标准单元B。单元A及单元B两者包括主动区/氧化物限定区域402及源极/漏极导体406，在此区域402上方形成交替栅电极404。在栅电极404及源极/漏极导体406上形成M0图案，此图案包括内部导体408及共用功率/接地导体410/410'两者。为方便起见，内部导体408相对于沿标准单元A、标准单元B的邻接边缘形成的共用导体410'排序/编号。初步IC设计布局400亦包括与源极/漏极导体406对准的边界金属切割区域414(CM0B/MD)，用于将标准单元A、标准单元B与水平相邻标准单元(未示出)断开。除了边界金属切割区域外，初步IC设计布局400包括与源极/漏极导体406对准的内部金属切口416'。
图5A为根据一些实施例的初步IC设计布局500的俯视图，布局500包括标准单元和源极/漏极导体506，标准单元包括主动区/氧化物限定区域502，在区域502上方形成交替栅电极504。在栅电极504及源极/漏极导体506上形成M0图案，此图案包括内部导体508及共用功率/接地导体510两者。初步IC设计布局500亦包括与栅极电极504对准的边界金属切割区域514(CM0B/PO)，用于将标准单元与水平相邻标准单元(未示出)断开。除了边界金属切割区域外，初步IC设计布局500包括与栅电极504(CM0B/PO)对准的内部金属切口516及与源极/漏极导体506对准的内部金属切口516'(CM0B/MD)两者。
初步IC设计布局500亦包括安全区(或排除区域)518，在区域518中允许没有内部金属切口516/516'。对初步IC设计布局500内的安全区518的大小及定位进行配置，由此邻接标准单元之间的N个CPP的预定水平位移将解决相邻标准单元的内部金属切口516、516'之间的水平间隔问题。图5B标出初步IC设计布局500上用于边界金属切口514、与栅极电极504对准的内部金属切口516(CM0B/PO)、及与源极/漏极导体506对准的内部金属切口516'(CM0B/MD)的可用位置。由于与栅极导体对准，与栅极导体对准的内部金属切口516(CM0B/PO)将必要地相隔至少1个CPP。然而，与源极/漏极导体506对准的内部金属切口516'(CM0B/MD)位于栅极导体中间，并且因此将相对于邻接标准单元上的相邻栅极导体中的任一个上的内部金属切口516，具有小于1个CPP的水平间隔。当侦测到此种内部切割间隔冲突时，将下部标准单元水平移位(或定位或重新放置)预定N个CPP，会将内部金属切口516'(CM0B/MD)重新放置于上部标准单元的安全区518之下，从而解决此内部切割间隔冲突。
图6A为根据一些实施例的初步IC设计布局600A的俯视图，包括以垂直邻接配置布置的两个标准单元A、标准单元B。单元A及单元B两者包括主动区/氧化物限定区域602及源极/漏极导体606，在此区域602上方形成交替栅电极604。在栅电极604及源极/漏极导体606上形成M0图案，此图案包括内部导体608及共用功率/接地导体610/610'两者。为方便起见，内部导体608相对于沿标准单元A、标准单元B的邻接边缘形成的共用导体610'排序/编号。
初步IC设计布局600A亦包括与栅电极604对准的边界金属切割区域614(CM0B/PO)，用于将标准单元A、标准单元B与水平相邻标准单元(未示出)断开。除了边界金属切割区域外，初步IC设计布局600A包括与栅电极604(CM0B/PO)对准的内部金属切口616及与源极/漏极导体606对准的内部金属切口616'(CM0B/MD)两者。
初步IC设计布局600A在标准单元A、标准单元B的至少一者中亦包括安全区(或排除区域)618，在安全区618中允许不存在内部金属切口616/616'。安全区618具有垂直尺寸及水平尺寸，垂直尺寸包含每一个内部导体608，水平尺寸包含至少两个栅极电极604及位于栅极电极604之间的至少一个源极/漏极导体606。如图6A所示，区域620包括在标准单元A上与第三栅电极604对准的内部金属切口616(CM0B/PO)及在标准单元B上与第三源极/漏极导体606对准的内部金属切口616'(CM0B/MD)两者。因为第三源极/漏极导体606位于第三栅电极及第四栅电极之间，所以两种内部金属切口616、616'之间的水平间隔小于1个CPP且大于约0.5个CPP，或者更小。因为小于约1个CPP的内部金属切口的水平间隔与DGE/LE的产生相关联，其进而倾向降低制造良率及IC元件可靠性。因此，解决区域620中示出的内部金属切口616、616'之间的不足间隔，会提高所得IC元件的可制造性及可靠性。
边界金属切割区域(cut metal zero boundary,CM0B)中金属切口的水平间隔的原则为将相邻内部导体608上的金属切口之间的水平间隔维持成不小于0.5个CPP，且通常至少1.0个CPP以抑制DGE/LE。然而，如图6A所示，区域620中的CM0B切口违反此原则，且若未校正，将倾向于降级所得IC元件的效能。
图6B为根据一些实施例的更改的IC设计布局600B的俯视图，包括以垂直邻接配置布置的两个标准单元A、标准单元B。单元A及单元B两者包括主动区/氧化物限定区域602及源极/漏极导体606，在此区域602上方形成交替栅电极604。在栅电极604及源极/漏极导体606上形成M0图案，此图案包括内部导体608及共用功率/接地导体610/610'两者。为方便起见，内部导体608相对于沿标准单元A、标准单元B的邻接边缘形成的共用导体610'排序/编号。
经更改的IC设计布局600B亦包括与栅电极604对准的边界金属切割区域614(CM0B/PO)，用于将标准单元A、标准单元B与水平相邻标准单元(未示出)断开。除了边界金属切割区域外，经更改的IC设计布局600B包括与栅电极604(CM0B/PO)对准的内部金属切口616及与源极/漏极导体606对准的内部金属切口616'(CM0B/MD)。
经更改的IC设计布局600B亦包括提供在标准单元A中的安全区(或排除区域)618，在安全区618中允许不存在内部金属切口616/616'。然而，如图6B所示，已经通过将标准单元B向右移位4个CPP，来将标准单元B的水平位置从图6A中示出的布置进行了更改。由于标准单元B关于标准单元A的此重新对准，解决了图6A的区域620中指示的问题间隔，其中标准单元B的内部金属切口616'(CM0B/MD)重新放置于标准单元A的安全区下方。标准单元A上与第三栅电极604对准的内部金属切口616(CM0B/PO)与标准单元B上与第三源极/漏极导体606对准的内部金属切口616'(CM0B/MD)之间的间隔，已经从约0.5个CPP增长至约4.5个CPP。
此外，设置安全区的宽度以确保单元B的内部金属切口616'(CM0B/MD)与标准单元A上其他内部金属切口616(CM0B/PO)之间的新间隔满足或超过1个CPP最小间隔，此些内部金属切口616与第四或第五栅电极604对准。如图6A及图6B所示，区域620中内部金属切口616'与标准单元A上与第五栅电极604对准的第二内部金属切口616(CM0B/PO)之间的原始间隔为可接受的约1.5个CPP。在标准单元B水平移位之后，更改的间隔为约2.5个CPP，从而确保水平移位不会产生新的水平间隔问题。
尽管，如图6A及图6B中图示，一些版本的标准单元可经配置为具有8个CPP的宽度及指定的安全区，借此4个CPP的水平位移解决相邻标准单元的内部金属切口616/616'之间的任何初始水平间隔问题，但此方法并不限于此。在一些实施例中，具有10个CPP或更多的宽度的标准单元与适当的限制组合一起使用，限制为对内部金属切口616'(CM0B/MD)的放置及一或更多个安全区的对应放置的限制，借此N个CPP的预定水平位移解决相邻标准单元之间的任意内部金属切口间隔问题。
图7A为根据一些实施例的初步IC设计布局700A的俯视图，包括以垂直邻接配置布置的两个标准单元A、标准单元B。单元A及单元B两者包括主动区/氧化物限定区域702及源极/漏极导体706，在此区域702上方形成交替栅电极704。在栅电极704及源极/漏极导体706上形成M0图案，此图案包括内部导体708及共用功率/接地导体710/710'两者。为方便起见，内部导体708相对于沿标准单元A、标准单元B的邻接边缘形成的共用导体710'排序/编号。
初步IC设计布局700A亦包括标准单元A及标准单元B，标准单元A包括与源极/漏极导体606对准的边界金属切割区域714'(CM0B/MD)，用于将标准单元A、标准单元B与水平相邻的标准单元(未示出)断开，标准单元B包括与栅电极704对准的边界金属切割区域714(CM0B/PO)，用于将标准单元A、标准单元B与水平相邻标准单元(未示出)断开。除了边界金属切割区域外，初步IC设计布局700A包括与栅电极704(CM0B/PO)对准的内部金属切口716及与源极/漏极导体706对准的内部金属切口716'(CM0B/MD)两者。
初步IC设计布局700A在标准单元A、标准单元B的至少一者中亦包括安全区(或排除区域)718，在安全区718中允许不存在内部金属切口716/716'。安全区718具有垂直尺寸及水平尺寸，垂直尺寸包含每一个内部导体708，水平尺寸包含至少两个栅极电极704及位于栅极电极704之间的至少一个源极/漏极导体706。如图7A所示，在区域620中，标准单元A上的内部金属切口716(CM0B/PO)与标准单元B上的内部金属切口716'(CM0B/MD)位于彼此约0.5个CPP的水平间隔内，此水平间隔与DGE/LE的产生相关联。
根据一些实施例，CM0B金属切口的水平间隔的原则为将相邻内部导体708上的金属切口之间的水平间隔维持成不小于0.5个CPP，且通常至少1.0个CPP以抑制DGE/LE。然而，如图7A所示，区域720中的CM0B切口违反此原则，且若未校正，将倾向于降级所得IC元件的效能。
图7B为根据一些实施例的经更改的IC设计布局700B的俯视图，包括以垂直邻接配置布置的两个标准单元A、标准单元B。如图7A中，单元A及单元B两者包括主动区/氧化物限定区域702及源极/漏极导体706，在此区域702上方形成交替栅电极704。在栅电极704及源极/漏极导体706上形成M0图案，此图案包括内部导体708及共用功率/接地导体710/710'两者。为方便起见，内部导体708相对于沿标准单元A、标准单元B的邻接边缘形成的共用导体710'排序/编号。
经更改的IC设计布局700B亦包括与源极/漏极导体706对准的边界金属切割区域714'(CM0B/MD)，用于将标准单元A与水平相邻的标准单元(未示出)断开；及与源极/漏极导体706对准的边界金属切割区域714(CM0B/PO)，用于将标准单元A与水平相邻标准单元(未示出)断开。除了边界金属切割区域外，经更改的IC设计布局700B包括与栅电极704(CM0B/PO)对准的内部金属切口716及与源极/漏极导体706对准的内部金属切口716'(CM0B/MD)。
经更改的IC设计布局700B亦包括提供在标准单元A上的安全区(或排除区域)718，在安全区718中允许不存在内部金属切口716/716'。然而，如图7B所示，已经通过将标准单元B向右移位4个CPP，来将标准单元B的水平位置从图7A中示出的布置进行了更改。由于标准单元B相对于标准单元A的重新对准，解决了图7A的区域720中指示的问题间隔，其中标准单元B的内部金属切口716'(CM0B/MD)重新放置于标准单元A的安全区718下方。
图8A为根据一些实施例的初步IC设计布局800A的俯视图，包括以垂直邻接配置布置的两个标准单元A、标准单元B，并且两单元之间具有20个CPP的标称宽度。单元A及单元B两者包括主动区/氧化物限定区域802及源极/漏极导体806，在此区域802上方形成交替栅电极804。在栅电极804及源极/漏极导体806上形成M0图案，此图案包括内部导体808及共用功率/接地导体810/810'两者。为方便起见，内部导体808相对于沿标准单元A、标准单元B的邻接边缘形成的共用导体810'排序/编号。
初步IC设计布局800A亦包括标准单元A、标准单元B，其包括与栅电极804对准的边界金属切割区域814(CM0B/PO)，用于将标准单元A、标准单元B与水平相邻的标准单元(未示出)断开。除了边界金属切割区域外，初步IC设计布局800A包括与栅电极804(CM0B/PO)对准的内部金属切口816及与源极/漏极导体806对准的内部金属切口816'(CM0B/MD)两者。
初步IC设计布局800A在标准单元A、标准单元B的至少一者中亦包括一对安全区(或排除区域)818、818'，在此对安全区中允许不存在内部金属切口816/816'。安全区818、818'具有垂直尺寸及水平尺寸，垂直尺寸包含每一个内部导体808，水平尺寸包含至少两个栅极电极804及位于栅极电极804之间的至少一个源极/漏极导体806。如图8A所示，在区域820中，标准单元A上的内部金属切口816(CM0B/PO)与标准单元B上的内部金属切口816'(CM0B/MD)置于彼此约0.5个CPP的水平间隔内，此水平间隔与DGE/LE的产生相关联。同时，在图8A中，在区域820'中，标准单元A上的内部金属切口816'A(CM0B/PO)与标准单元B上的内部金属切口816'B(CM0B/MD)置于彼此约0.5个CPP的水平间隔内，此水平间隔与DGE/LE的产生相关联。
CM0B金属切口的水平间隔的原则为将相邻内部导体808上的金属切口之间的水平间隔维持成不小于0.5个CPP，且通常至少1.0个CPP以抑制DGE/LE。然而，如图8A所示，区域820、区域820'中的CM0B切口违反此原则，且若未校正，将倾向于降级所得IC元件的效能。
图8B为根据一些实施例的更改的IC设计布局800B的俯视图，包括以垂直邻接配置布置的两个标准单元A、标准单元B。如图8A中，单元A及单元B两者包括主动区/氧化物限定区域802及源极/漏极导体806，在此区域802上方形成交替栅电极804。在栅电极804及源极/漏极导体806上形成M0图案，此图案包括内部导体808及共用功率/接地导体810/810'两者。为方便起见，内部导体808相对于沿标准单元A、标准单元B的邻接边缘形成的共用导体810'排序/编号。
经更改的IC设计布局800B亦包括与源极/漏极导体806对准的边界金属切割区域814(CM0B/PO)，用于将标准单元A与水平相邻标准单元(未示出)断开。除了边界金属切割区域外，更改的IC设计布局800B包括内部金属切口816(CM0B/PO)及内部金属切口816'、816'B(CM0B/MD)两者。如图8B所示，已经通过将标准单元B向右移位以实现与原始位置偏离4个CPP，来将标准单元B的水平位置从图8A中示出的布置进行了更改。由于标准单元B相对于标准单元A的重新放置/重新对准，解决了图8A的区域820、区域820'中先前指示的问题间隔，其中标准单元B的内部金属切口816'(CM0B/MD)重新放置于标准单元A的安全区818、818'下方。
图6A至图6B、图7A至图7B、及图8A至图8B中所示之一实施例中将标准单元结合使用的方法，得通过预先判定内部金属切口的某些态样，特别是那些与源极/漏极导体对准的内部金属切口(CM0B/MD)的态样加以改进。根据一些实施例，标准单元具有与栅电极(CM0B/PO)对准的内部金属切口的大部分，并包括至少一个没有内部金属切口的安全区。根据一些实施例，标准单元将限制与源极/漏极导体对准的内部金属切口(CM0B/MD)放置至第一或最后一个内部导体，及/或将此种内部金属切口的数目限制至内部金属切口的最小部分，例如标准单元上不超过一个或两个内部金属切口。
在一些实施例中，当电路布局中的内部切口受到定位位置的规格限制下，在使多个标准单元之间加入标准偏移(例如，4个CPP)将足以解决传统情况下多个标准单元完全垂直对准且彼此对接时可能造成的间隔问题。在根据图8C的一些实施例中，由IC设计者开发的标准单元将遵守放置内部金属切口的设计规则，由(CM0B/PO)的固定切口位置816及群组824两者选择一个位置并进行放置内部金属切口。群组824是由(CM0B/PO)和(CM0B/MD)切口位置816、816'所构成，并选择一个位置并进行放置，意即可选择(CM0B/PO)的切口位置816或处在中央之(CM0B/MD)的切口位置816'。根据一些实施例，根据此些原则开发的标准单元将具有预定偏移量，例如N个CPP，其中N为整数，当第二标准单元由预定偏移量定位时，将解决包括根据相同原则配置的标准单元的内部金属切口放置问题。
图9图示根据一些实施例的用于更改IC设计布局以调整内部金属切口之间的间隔的方法900的流程图。在根据图9的方法900的一些实施例中，在操作902中，撷取初步IC设计文件用于评估。从其撷取到初步IC设计文件的来源包括专用设计文件记忆体元件及已经由一或多个设计者或设计组储存或上载的初步IC设计文件。在操作904中，评估初步IC设计文件以识别标准单元之间的垂直邻接。操作906包括关于成功识别到垂直邻接的程度的询问。若已经识别到少于所有的空区域，则方法900从操作906分支到操作908，以识别下一个垂直邻接。当已识别到所有垂直邻接时，方法900分支到操作910，用于识别相邻标准单元中的内部金属切口；接着进行至操作912，用于评估第一单元及第二单元上的内部金属切口之间的水平间隔。
操作914包括关于第一单元及第二单元上的内部金属切口之间的所识别的水平间隔是否满足目标偏移阈值(例如，至少一个CPP)的询问。若间隔无法满足目标偏移阈值，则方法900分支到操作915，在操作915期间进行第一单元相对于第二单元的N个CPP的预定水平移位，以产生更改的IC设计文件。随后再一次在操作914中评估更改的IC设计文件。一旦全部所识别的间隔满足或超过目标偏移阈值，则方法900进行至保存更改的IC设计文件的操作916。
对于通过操作914的间隔评估的彼等更改的IC设计布局，方法900包括可选的操作918，在一些实施例中，在操作918期间产生对应于通过的更改的IC设计布局的下线生产(tape out)数据文件。对于产生下线生产数据文件的彼等更改的IC设计布局，下线生产数据文件将根据可选操作920中的通过的更改的IC设计布局而用于制造半导体元件。
图10为根据一些实施例的电子化流程控制(electronic process control,EPC)系统1000的方块图。例如，使用根据一些实施例的EPC系统1000，可实施根据一或多个实施例产生单元布局图的本文所述方法。在一些实施例中，EPC系统1000为通用计算装置，包括处理器1002及非暂时计算机可读储存媒体1004。另外，储存媒体1004使用计算机程序码(或指令)1006编码，即储存计算机程序码(或指令)，计算机程序码1006即为可执行指令组。处理器1002执行计算机程序码1006表示(至少部分地)EPC工具，其根据一或多个(以下，所提及的制程及/或方法)实施例如本文所述方法的部分或全部。
处理器1002经由总线1018电耦接至计算机可读储存媒体1004。处理器1002亦经由总线1018电耦接至I/O接口1012。网络接口1014亦经由总线1018电连接至处理器1002。网络接口1014连接至网络1016，以便处理器1002及计算机可读储存媒体1004能够经由网络1016连接至外部元件。处理器1002用以执行在计算机可读储存媒体1004中编码的计算机程序码1006，以致使EPC系统1000对于执行所述制程及/或方法的部分或全部是有用的。在一或多个实施例中，处理器1002为中央处理单元(central processing unit,CPU)、多处理器、分散式处理系统、专用集成电路(application specific integrated circuit,ASIC)、及/或适当处理单元。
在一或多个实施例中，计算机可读储存媒体1004为电子、磁性的、光学的、电磁的、红外线及/或半导体系统(或设备或装置)。例如，计算机可读储存媒体1004包括半导体或固态记忆体、磁带、可移动计算机磁盘、随机存取记忆体(random access memory,RAM)、只读记忆体(read-only memory,ROM)、刚性磁盘及/或光盘。在使用光盘的一或多个实施例中，计算机可读储存媒体1004包括只读光盘记忆体(compact disk read only memory,CD-ROM)、读/写光盘(CD-R/W)、及/或数字视频光盘(digital video disc,DVD)。
在一或多个实施例中，储存媒体1004储存计算机程序码1006，此计算机程序码1006用以致使EPC系统1000(其中此种执行表示(至少部分地)EPC工具)对于执行所述制程及/或方法的部分或全部是有用的。在一或多个实施例中，储存媒体1004亦储存促进执行所述制程及/或方法的部分或全部的信息。在一或多个实施例中，储存媒体1004储存流程控制数据1008，在一些实施例中包括控制演算法、主动区数据、过渡单元数据、均匀演算法、布局数据及常数、靶场、设定点、及代码，用于实现基于统计程序控制(statistical processcontrol,SPC)及/或模型预测控制(model predictive control,MPC)的各种程序控制。
EPC系统1000包括I/O接口1012。I/O接口1012耦接至外部电路系统。在一或多个实施例中，I/O接口1012包括键盘、键区、鼠标、轨迹球、轨迹板、触摸屏、及/或游标方向键以用于与处理器1002交换信息及命令。
EPC系统1000亦包括耦接至处理器1002的网络接口1014。网络接口1014允许EPC系统1000与网络1016通信，一或多个其他计算机系统连接至网络1016。网络接口1014包括无线网络接口，诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如ETHERNET、USB或IEEE-1364。在一或多个实施例中，在两个或更多个EPC系统1000中实施所述制程及/或方法的部分或全部。
EPC系统1000用以经由I/O接口1012接收信息。经由I/O接口1012接收的信息包括指令、数据、设计规则、制程执行历史、靶距、设定点、及/或用于通过处理器1002处理的其他参数中的一或多者。将信息经由总线1018传递至处理器1002。EPC系统1000用以经由I/O接口1012接收有关使用者界面(user interface,UI)的信息。信息储存在作为使用者界面1010的储存媒体1004中。
在一些实施例中，所述制程及/或方法的部分或全部实施为通过处理器执行的独立软件应用。在一些实施例中，所述制程及/或方法的部分或全部实施为一软件应用，此软件应用为额外软件应用的一部分。在一些实施例中，所述制程及/或方法的部分或全部实施为一软件应用的外挂程序。在一些实施例中，所述制程及/或方法的至少一个实施为一软件应用，此软件应用为EPC工具的一部分。在一些实施例中，所述制程及/或方法的一部分或全部实施为由EPC系统1000使用的软件应用。
在一些实施例中，制程作为在非暂时计算机可读记录媒体中储存的程序的函数实现。非暂时计算机可读记录媒体的实例包括但不限制于，外部的/可移动的及/或内部的/嵌入的储存器或记忆体单元，例如，诸如DVD的光盘、诸如硬盘的磁片、诸如ROM、RAM、记忆体卡等的半导体记忆体的一或多者。
图11为根据一些实施例的集成电路(IC)制造系统1100及与其关联的IC制造流程的方块图。在一些实施例中，基于布局图，使用制造系统1100制造一或多个半导体遮罩(A)或半导体集成电路层中的至少一个部件(B)的至少一者。
在图11中，IC制造系统1100包括实体，诸如设计厂1120、遮罩厂1130及IC制造商/晶圆厂(fab)1150，其与制造IC元件1160相关的设计、开发及制造循环及/或服务彼此相互作用。系统1100中的实体由通信网络连接。在一些实施例中，通信网络为单一网络。在一些实施例中，通信网络为各种不同网络，诸如内部网络及网际网络。通信网络包括有线及/或无线通信通道。每个实体与一或多个其他实体相互作用且提供服务至一或多个其他实体及/或从一或多个其他实体接收服务。在一些实施例中，设计厂1120、遮罩厂1130及晶圆厂1150中的两个或更多个由单个更大公司所拥有。在一些实施例中，设计厂1120、遮罩厂1130及晶圆厂1150的两个或更多个共存于公用设施中且使用共用资源。
设计厂(或设计团队)1120产生IC设计布局图1122。IC设计布局图1122包括为IC元件1160设计的各种几何图案。几何图案对应于组成待制造的IC元件1160的各种部件的金属、氧化物或半导体层的图案。各种层组合以形成各种IC特征。举例而言，IC设计布局图1122的部分包括各种IC特征，诸如主动区域、栅电极、源极及漏极、层间互连的金属线或通孔、及用于接合垫的开口，此些IC特征待形成于半导体基板(诸如硅晶圆)中及各种材料层(设置于此半导体基板上)中。设计厂1120实施适合的设计程序以形成IC设计布局图1122。设计程序包括逻辑设计、实体设计及/或放置及布线的一或多者。在具有几何图案信息的一或多个数据文件中呈现IC设计布局图1122。例如，IC设计布局图1122根据一些实施例以GDSII文件格式或DFII文件格式表示。
遮罩厂1130包括数据准备1132及遮罩制造1144。遮罩厂1130使用IC设计布局图1122制造一或多个遮罩1145，遮罩1145待用于根据IC设计布局图1122制造IC元件1160的各种层。遮罩厂1130执行遮罩数据准备1132，其中将IC设计布局图1122转换成代表性数据文件(representative data file,RDF)。遮罩数据制备1132将RDF提供至遮罩制造1144。遮罩制造1144包括遮罩写入器。遮罩写入器将RDF转换成一基板上的影像，基板诸如遮罩(主光罩)1145或半导体晶圆1153。设计布局图1122由光罩数据准备1132操纵以符合遮罩写入器的特定特性及/或晶圆厂1150的必要条件。在图11中，遮罩数据准备1132及遮罩制造1144图示为分离元件。在一些实施例中，将遮罩数据准备1132及遮罩制造1144统一称为遮罩数据准备。
在一些实施例中，遮罩数据准备1132包括光学邻近校正(optical proximitycorrection,OPC)，其使用微影增强技术以补偿像差，诸如可能由绕射、干涉、其他制程效应等引起的彼等。OPC调整IC设计布局图1122。在一些实施例中，遮罩数据准备1132包括另外解析度增强技术(resolution enhancement techniques,RET)，诸如离轴照明、亚解析度辅助特征、相变光罩、其他适合技术等或其组合。在一些实施例中，亦可使用反相微影技术(inverse lithography technology,ILT)，其将OPC处理为逆像问题。
在一些实施例中，遮罩数据准备1132包括遮罩规则检查器(mask rule checker,MRC)，其利用一组遮罩产生规则检查已经在OPC中经受制程的IC设计布局图1122，此等规则包括某些几何及/或连接性限制以确保充足余量，以解决半导体制造制程中的变化性等等。在一些实施例中，MRC修改IC设计布局图1122以补偿遮罩制造1144期间的限制，其可撤销由OPC执行的修改的部分以满足遮罩产生规则。
在一些实施例中，遮罩数据准备1132包括微影制程检查(lithography processchecking,LPC)，其模拟将由晶圆厂1150实施的处理以制造IC元件1160。LPC基于IC设计布局图1122模拟此过程以产生模拟制造装置，诸如IC元件1160。在一些实施例中，LPC模拟中的处理参数可包括与IC制造循环的各种过程关联的参数、与用于制造IC的工具关联的参数、及/或制造制程的其他态样。LPC考虑了各种因素，诸如空间成像对比、焦深(depth offocus,DOF)、光罩错误改进因素(mask error enhancement factor,MEEF)、其他适当因素等或其组合。在一些实施例中，在由LPC已经产生模拟制造的元件后，若模拟元件不足够接近形状以满足设计规则，则重复OPC及/或MRC以进一步改进IC设计布局图1122。
熟悉本领域的普通技术人员应理解，为了简明的目的，已经简化遮罩数据准备1132的以上描述。在一些实施例中，数据准备1132包括诸如逻辑运算(logic operation,LOP)的附加特征以根据制造规则更改IC设计布局图1122。另外，根据一些实施例，在数据准备1132期间应用于IC设计布局图1122的制程可以各种不同顺序执行。
在遮罩数据准备1132之后及遮罩制造1144期间，基于更改的IC设计布局图1122制造遮罩1145或遮罩组1145。在一些实施例中，遮罩制造1144包括基于IC设计布局图1122执行一或多次微影曝光。在一些实施例中，使用电子束(electron–beam,e-beam)或多个电子束的机构以基于更改的IC设计布局图1122在遮罩(光罩或倍缩光罩)1145上形成图案。在一些实施例中，遮罩1145以各种技术形成。在一些实施例中，使用二元技术形成遮罩1145。在一些实施例中，遮罩图案包括暗区及透明区。用于暴露已经涂覆在晶圆上的影像敏感材料层(例如，光阻剂)的辐射束，诸如紫外线(Ultraviolet,UV)束，由暗区阻断及透射穿过透明区。在一个实例中，遮罩1145的二元遮罩版本包括透明基板(例如，熔凝石英)、及涂覆在二元光罩的暗区中的不透明材料(例如，铬)。在另一实例中，使用相转移技术形成遮罩1145。在遮罩1145的相转移遮罩(phase shift mask,PSM)版本中，形成于相转移遮罩上的图案中的各种特征，用以具有适当的相位差以提高解析度及成像品质。在各种实例中，相转移遮罩可为衰减PSM或交替PSM。由遮罩制造1144产生的遮罩用于各种制程中。例如，此种遮罩用于离子注入制程中以在半导体晶圆1153中形成各种掺杂区域，用于蚀刻制程中以在半导体晶圆1153中形成各种蚀刻区域，及/或用于其他适当制程中。
晶圆厂1150包括晶圆制造1152。晶圆厂1150为IC制造公司，包括用于制造各种不同IC产品的一或多个制造设施。在一些实施例中，晶圆厂1150为半导体制造厂。例如，根据一些实施例，存在用于复数个IC产品的前段制程(front-end-of-line,FEOL)的制造设施，而第二制造设施是为IC产品的互连及包装提供后段制程(back-end-of-line,BEOL)，且第三制造设施是为制造公司提供其他服务。
在本揭露的一些实施例中，鳍片(fin)尺寸调整的步骤包括与跨集成电路的整个含鳍片功能区域制作鳍片阵列相关联的操作，以及之后在集成电路的至少一个含鳍片功能区域中修改鳍片尺寸。在本揭示案的实施例中，将含不同鳍片的功能区域的鳍片形成至最终鳍片形状，或者针对IC的每个含鳍片功能区域在单个鳍片形成制造流程中单独地形成至鳍片尺寸轮廓。在一些实施例中，鳍片尺寸调整步骤通过以下步骤实现：在鳍式材料层或鳍式基板中形成鳍片、将遮罩层施加至鳍式材料的顶表面、利用对应于含鳍片功能区域的一或更多者中的鳍片位置的图案来图案化此遮罩层、经由遮罩层暴露鳍式材料的顶表面、及蚀刻鳍式材料以在鳍式基板上形成鳍片。在一些实施例中，鳍片形成于具有最终鳍片尺寸的IC的单个功能区域中，所选择的鳍片尺寸(或，鳍片高度)如上文在操作1150中描述。
形成于半导体基板上的图案化的遮罩材料层由遮罩材料组成，遮罩材料包括光阻剂、聚酰亚胺、氧化硅、氮化硅(例如：Si3N4)、SiON、SiC、SiOC、或上述组合的一或多层。在一些实施例中，遮罩包括单一遮罩材料层。在一些实施例中，遮罩包括多个遮罩材料层。
在一些实施例中，遮罩材料通过暴露于照明源而图案化。在一些实施例中，照明源为电子束源。在一些实施例中，照明源为发光的灯。在一些实施例中，光为紫外光。在一些实施例中，光为可见光。在一些实施例中，光为红外光。在一些实施例中，照明源发射不同(UV、可见的、及/或红外线)光的组合。
在遮罩图案化操作之后，未被遮罩覆盖的鳍片区域、或图案开放区域中的鳍片，经蚀刻以更改鳍片的尺寸。在一些实施例中，对具有鳍片侧面的鳍片的顶表面执行蚀刻，此些鳍片侧面由在前一制造步骤中沉积于鳍片之间的相邻介电质支援材料完全覆盖。根据一些实施例，利用电浆蚀刻、或利用液体化学蚀刻溶液来执行鳍片顶表面的蚀刻。液体化学蚀刻溶液的化学剂包括一或多种蚀刻剂，诸如柠檬酸(C6H8O7)、过氧化氢(H2O2)、硝酸(HNO3)、硫酸(H2SO4)、盐酸(HCl)、乙酸(CH3CO2H)、氢氟酸(HF)、缓冲氢氟酸(BHF)、磷酸(H3PO4)、氟化铵(NH4F)、氢氧化钾(KOH)、2-乙二胺焦儿茶酚(EDP)、TMAH(氢氧化四甲铵)、或上述组合。在一些实施例中，蚀刻鳍片的步骤通过以下步骤实现：将鳍式材料的上部分暴露于液体化学蚀刻溶液，此部分在介电质支援材料的顶表面之上延伸，在前一制造步骤中，此介电质支援材料沉积于鳍片之间并内凹低于鳍片高度的顶表面，此蚀刻溶液包括上述液体化学蚀刻剂的一或多种。鳍式材料的上部分包括鳍式材料的顶表面及侧面。
在一些实施例中，蚀刻制程为干式蚀刻或电浆蚀刻制程。使用含卤素活性气体执行基板材料的电浆蚀刻，此含卤素活性气体通过电磁场激励以游离成离子。活性或蚀刻剂气体包括CF4、SF6、NF3、Cl2、CCl2F2、SiCl4、BCl2、或上述组合，但亦预期其他半导体材料蚀刻剂气体落在本揭示案的范畴内。根据本领域已知的电浆蚀刻方法，通过交变电磁场或固定偏压加速离子以撞击所暴露的鳍式材料。
在一些实施例中，蚀刻制程包括将功能区域的鳍片的暴露部分呈现于含氧大气中以氧化鳍式材料的外部分，之后进行化学修整制程，诸如电浆蚀刻或液体化学蚀刻，如上所述，以去除所氧化的半导体鳍式材料并且留下更改的鳍片。在一些实施例中，执行化学修整之前的鳍片氧化以提供对鳍片材料更大的选择性并且减少制造制程期间偶然的鳍片材料去除的可能性。在一些实施例中，功能区域的鳍片的暴露部分为鳍片的顶表面，此些鳍片嵌入覆盖鳍片的侧面的介电质支撑媒介中。在一些实施例中，功能区域的鳍片的暴露部分为位于介电质支撑媒介的顶表面之上的鳍片的侧面及顶表面，其中介电质支撑媒介的顶表面已经凹进至低于鳍片的顶表面的程度，但仍然覆盖鳍片的侧面的下部分。
晶圆厂1150使用由遮罩厂1130制造的遮罩1145制造IC元件1160。因而，晶圆厂1150至少间接地使用IC设计布局图1122制造IC元件1160。在一些实施例中，半导体晶圆1153通过晶圆厂1150使用遮罩1145形成IC元件1160来制造。在一些实施例中，IC制造包括至少间接地基于IC设计布局图1122而执行一或多个微影曝光。半导体晶圆1153包括硅基板或具有形成于其上的材料层的其他适合基板。半导体晶圆1153进一步包括各种掺杂区、介电质特征、在后续制造步骤中形成之多级互连等的一或多者。
关于集成电路(IC)制造系统(例如，图11的系统1100)的细节及与其关联的IC制造流程在以下文件中找到：例如，2016年2月9日授权的美国专利第9,256,709号；2015年10月1日公开的美国预授权公开案第20150278429号；2014年2月6日公开的美国预授权公开案第20140040838号；及2007年8月21日授权的美国专利第7,260,442号，以上各者的内容以引用方式整个并入本文中。
根据一些实施例提出一种集成电路元件设计的制备方法，此方法包括以下步骤：分析初步元件布局以识别第一单元与第二单元之间的垂直邻接、决定第一单元中第一内部金属切口的位置及第二单元中的第二内部金属切口的位置、决定第一内部金属切口与第二内部金属切口之间的水平间隔、评估水平金属间隔与靶最小水平金属切割间隔。若水平金属切割间隔不满足靶最小水平金属间隔，则第二单元通过N个CPP的定位步骤相对于第一单元来定位，以定义中间元件布局。随后将针对足够的水平金属切割间隔评估中间元件布局，其中重复决定、评估及定位操作直到中间元件布局通过评估，其中将通过的元件布局保存为更改过的元件布局。
在一些实施例中，值N为大于1的整数，且在一些实施例中，N值至少为4。在一些实施例中，方法将包括从指定记忆体撷取初步元件布局或从电子设计自动化(EDA)工具接收初步元件布局。在一些实施例中，方法包括产生对应于修改过的元件布局的下线生产文件，且在一些实施例中，制造对应于下线生产文件的IC元件。
在一些实施例中，第一单元包括具有内部金属切割位置的指定安全区，此些位置经配置为借此将N个CPP位置的定位步骤应用至第二单元位置，此第二内部金属切口在第一单元的指定安全区之下。在一些实施例中，第一单元包括具有第一单元及第二单元的至少2个指定安全区，此些单元经配置为借此将N个CPP位置的定位步骤应用至第二单元位置，此第二内部金属切口在指定安全区中的一个之下。
在一些实施例中，第一单元包括复数个内部金属切口，其中仅单一内部金属切口与源极/漏极导体对准的。在一些实施例中，第二单元包括复数个内部金属切口，其中不超过两个内部金属切口与源极/漏极导体对准。
在一些实施例中，一种制备集成电路元件设计的方法，包括以下步骤：分析初步元件布局以识别第一标准单元与第二标准单元之间的垂直邻接，第一标准单元及第二标准单元均具有以平行配置的复数M(例如：5)个M0内部金属导体；决定第一标准单元上的第一M0金属导体上的每个第一内部金属切口的位置；决定第二标准单元上的第一M0金属导体上的每个第二内部金属切口的位置；决定每对第一内部金属切口与第二内部金属切口之间的水平间隔；评估水平金属切口间隔与靶最小水平金属切口间隔以识别具有小于1个CPP的水平间隔的失效对；以及通过N个CPP的定位步骤定位第二标准单元及相对于第一标准单元的水平方向，以增大失效对之间的水平间隔。
在一些实施例中，M为5及N为4。在一些实施例中，应用N个CPP的定位步骤会增加失效对内部切口之间的水平间隔，而不将任意其他对内部切口的间隔减小至小于1个CPP。在一些实施例中，应用N个CPP的定位步骤会将失效对的内部切口中的第二金属切口放置于提供在第一标准单元上的安全区下方。
在一些实施例中，将制备及/或制造半导体元件设计，此半导体元件设计包括具有第一内部金属切口的第一标准单元及具有第二内部金属切口的第二标准单元，第二标准单元相对于第一标准单元以垂直邻接配置布置；其中第一单元及第二单元在水平方向上偏移水平偏移量距离N个CPP，其中N为整数；并且其中每对第一内部金属切口及第二内部金属切口之间的内部切口间隔为至少1个CPP。
在一些实施例中，半导体元件将包括具有安全区的第一标准单元及第二标准单元，在安全区中不存在第一内部金属切口，第二标准单元具有与安全区垂直对准的至少一个第二内部金属切口。在一些实施例中，水平偏移距离为至少4个CPP。在一些实施例中，第一标准单元的内部金属切口图案包括与栅电极对准的固定第一金属切口及第二金属切口位置两者，此第二金属切口位置选自由三个相邻金属切口位置组成的群组，其中至少一个相邻金属切口位置与源极/漏极导体对准。在一些实施例中，第一单元包括复数个第一内部金属切口，其中不超过一个内部金属切口与源极/漏极导体对准，及/或第二单元包括复数个第二内部金属切口，其中不超过两个内部金属切口与源极/漏极导体对准。
在一些实施例中，将使用本揭示方法的实施例制备及/或制造半导体元件设计，其中半导体元件设计将包括第一标准单元，第一标准单元具有界定于切割第一内部金属线的相邻部分之间的第一缝隙；第二标准单元，具有界定于切割第二内部金属线的相邻部分之间的第二缝隙，其中第二标准单元垂直邻接此第一标准单元且与此第一标准单元偏离；其中在水平方向上偏移预定距离(即，接触多晶硅间距(CPP)的整数N倍)以确定第一缝隙与第二缝隙之间的至少1个CPP的内部缝隙间隔。
在一些实施例中，半导体装置包括具有安全区的第一标准单元及第二标准单元，在安全区中没有缝隙存在于内部金属线的彼等部分(落在安全区内)中，及第二标准单元具有与第一标准单元的安全区垂直对准的至少一个第二缝隙。在一些实施例中，第一标准单元与第二标准单元之间的预定偏移距离为至少4个CPP。在一些实施例中，第一标准单元包括在与预定栅电极对准的第一内部金属线中的固定第一缝隙，及第二内部金属线中的固定第二缝隙、位于三个相邻预定第二缝隙位置中的一者中的固定第二缝隙，其中预定第二缝隙位置中的至少一者与源极/漏极导体对准，且预定第二缝隙位置的至少一个与邻近源极/漏极导体的栅电极对准。在一些实施例中，第一单元包括至少两个第一缝隙，其中仅单一个第一缝隙与源极/漏极导体对准，而一些实施例具有第二单元，第二单元包括至少两个第二缝隙，其中至多两个第二缝隙与源极/漏极导体对准。
上面详述的一些实施例适用于利用某个范围(如20纳米至3纳米)的光刻制程制造IC装置。于此使用之对光刻制程的指定值(如：10纳米、7纳米或5纳米)参考，仅单纯为于本领域具有制造能力之通常知识者会联想到的行业用语，且用于IC装置特定产生方法，其目的并非用在任何特定尺寸。下列表一提供了一些与上述制程有关的代表性的结构及空间测量。
表一
上述详细的方法适用于制造某个范围内的具有包含以下代表性尺寸的IC装置，如：鳍片间距为20至50纳米、鳍片宽度为5至15纳米、栅极长度为3至16纳米、接触多晶硅间距为40至90纳米、以及最小金属间距为28至50纳米。在一些实施例中，各种特定尺寸的相对大小将导致某些比例，举例而言，多晶硅间隙与金属一间隙的比例为2比3，金属零间隙和金属零宽度的比例为2比1、金属零信号宽度与金属零电源宽度的比例为1比4、以及通孔间隙与多晶硅间隙之比例和CM0B与接触多晶硅间距之比例皆为1比1。
上文概述若干实施例的特征或实例，使得熟悉此项技术者可更好地理解本揭示案的态样。熟悉此项技术者应了解，可轻易使用本揭示案作为设计或修改其他制程及结构的基础，以便实施本文所介绍的实施例或实例的相同目的及/或实现相同优势。熟悉此项技术者亦应认识到，此类等效结构并未脱离本揭示案的精神及范畴，且可在不脱离本揭示案的精神及范畴的情况下产生本文的各种变化、替代及更改。
Claims (1)
1.一种集成电路元件设计的制备方法，其特征在于，包括以下步骤：
在一元件布局中识别一第一单元与一第二单元之间的一垂直邻接；
在该第一单元中识别一第一内部金属切口；
在该第二单元中识别一第二内部金属切口；
在该元件布局中决定该第一内部金属切口与该第二内部金属切口之间的一水平间隔；
决定该水平间隔是否满足一间隔阈值；以及
若不满足该间隔阈值，则将该第二单元相对于该第一单元水平移位一距离以定义一更改的元件布局，该距离等于N个接触多晶硅间距，其中N为一整数；
重复该决定、评估、及移位操作直到该更改的元件布局满足该间隔阈值为止。
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