TW202022486A - 積體電路元件設計的製備方法 - Google Patents
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Abstract
本揭露提供一種積體電路元件設計的製備方法，此方法包括以下步驟：分析初步元件佈局以識別第一單元與第二單元之間的垂直鄰接、第一單元與第二單元內的內部金屬切口的位置、及內部金屬切口之間的間隔；藉由N個接觸多晶矽間隙相對於第一單元定位第二單元以定義一或多個中間元件佈局以定義具有改善的內部金屬切割間隔的更改的元件佈局，以抑制密度梯度效應及著陸效應。
Description
本揭露係關於一種半導體製程技術。
隨著產生相繼幾代IC的IC材料及設計的技術進步，半導體積體電路(integrated circuit,IC)工業已經經歷了快速增長，每個新一代具有比上一代更小的幾何形狀及更複雜的電路系統。用於產生每個新一代積體電路的關聯佈局、元件結構及製造製程的複雜性已經相應地增加以實現所設計的功能密度。
與切割金屬層關聯的進階的圖案化及蝕刻製程的效能受到密度梯度效應(density gradient effect,DGE)及/或著陸效應(landing effect,LE)的影響，此密度梯度效應及/或著陸效應與正在製造的特定積體電路元件佈局配置相關聯。切割金屬圖案的相對位置及間隔的考慮及調整用於減輕一些密度梯度效應及/或著陸效應並改進所產生積體電路的均勻性及效能。
本揭露提供一種積體電路元件設計的製備方法，此方法包括以下步驟：分析初步元件佈局以識別第一單元與第二單元之間的垂直鄰接、決定第一單元中第一內部金屬切口的位置及第二單元中的第二內部金屬切口的位置、決定第一內部金屬切口與第二內部金屬切口之間的水平間隔、評估水平金屬間隔與靶最小水平金屬切割間隔。若水平金屬切割間隔不滿足靶最小水平金屬間隔，則第二單元藉由N個接觸多晶矽間距(contacted polysilicon pitch,CPP)的定位步驟相對於第一單元來定位，以定義中間元件佈局。隨後將針對足夠的水平金屬切割間隔評估中間元件佈局，其中重複決定、評估及定位操作直到中間元件佈局通過評估，其中將通過的元件佈局保存為更改過的元件佈局。
M0‧‧‧金屬層零
MD‧‧‧源極/汲極導體層
PO‧‧‧閘電極層
AA/OD‧‧‧主動區/氧化物限定層
VIA‧‧‧通孔
CM0B/PO‧‧‧對準多晶矽/閘電極的邊界金屬切口及內部金屬切口
CM0B/MD‧‧‧對準源極/汲極導體的邊界金屬切口及內部金屬切口
100A、100B‧‧‧標準單元
102、102'、202、302、402、502、602、702、802‧‧‧主動區/氧化物限定區域
104、204、304、404、504、604、704、804‧‧‧閘電極
106、206、306、406、506、606、706、806‧‧‧源極/汲極導體
108、208、308、408、508、608、708、808‧‧‧內部導體
110、210、310、410、510、610、710、810‧‧‧共用功率/接地導體
200、300、400、500‧‧‧初步IC設計佈局
210'、310’、410’、610'、710’、810’‧‧‧共用導體
212‧‧‧通孔
214、314、414、514、614、714、714’‧‧‧邊界金屬切割區域
316、316’、416'、516、516'、616、616'、716、716’、816、816’‧‧‧內部金屬切口
600A、700A、800A‧‧‧初步IC設計佈局
600B、700B、800B‧‧‧更改的IC設計佈局
518、618、718、818、818’‧‧‧安全區(或排除區域)
620、820、820’‧‧‧區域
824‧‧‧群組
900‧‧‧方法
902~920‧‧‧操作
1000‧‧‧電子設計自動化(EDA)系統
1002‧‧‧處理器
1004‧‧‧儲存媒體
1006‧‧‧電腦程式碼(或指令)
1008‧‧‧流程控制資料
1010‧‧‧使用者介面
1012‧‧‧I/O介面
1014‧‧‧網路介面
1016‧‧‧網路
1018‧‧‧匯流排
1100‧‧‧積體電路(IC)製造系統
1120‧‧‧設計廠
1122‧‧‧IC設計佈局圖
1130‧‧‧遮罩廠
1132‧‧‧遮罩資料準備
1144‧‧‧遮罩製造
1145‧‧‧遮罩
1150‧‧‧IC製造商/製造者
1153‧‧‧半導體晶圓
1160‧‧‧IC元件
當結合附圖閱讀時，根據以下詳細描述可更好地理解本揭示案的態樣。應注意，根據工業標準實務，各種特徵未按比例繪製。事實上，為論述清楚，各特徵的尺寸可任意地增加或縮小。
第1A圖為根據一些實施例的初始積體電路佈局單元的俯視圖。
第1B圖為根據一些實施例的積體電路佈局單元的俯視圖。
第2圖為根據一些實施例的積體電路佈局的俯視圖，其中兩個積體電路佈局單元以垂直鄰接的配置佈置。
第3圖為根據一些實施例的積體電路佈局的俯視圖，其中具有不同內部切割金屬零(CM0)開口的兩個積體電路佈局單元以垂直鄰接的配置佈置。
第4圖為根據一些實施例的積體電路佈局的俯視圖，其中具有不同內部切割金屬零(CM0)開口的兩個積體電路佈局單元以垂直鄰接的配置佈置。
第5A圖為根據一些實施例的積體電路佈局的俯視圖。
第5B圖為根據第5A圖中所示單元的一些實施例繪示單元的可用金屬零(M0)位置的圖。
第6A圖至第6B圖為根據一些實施例的積體電路佈局的俯視圖。
第7A圖至第7B圖為根據一些實施例的積體電路佈局的俯視圖。
第8A圖至第8B圖為根據一些實施例的積體電路佈局的俯視圖。
第8C圖為根據一些實施例的可用內部金屬零(M0)切割位置的圖。
第9圖為根據一些實施例的用於更改IC設計佈局以調整內部金屬切口之間的間隔的方法的流程圖。
第10圖為根據一些實施例的在IC設計佈局修改操作中有用的電子化流程控制(electronic process control,EPC)系統的示意圖。
第11圖為根據一些實施例的用於積體電路的製造製程的流程圖。
本示例性實施例的描述，旨在結合隨附圖式閱讀，應將隨附圖式視為是整個書面描述的一部分。以下揭示內容提供許多不同實施例或實例，以便實現各個實施例的不同特徵。下文描述部件、值、操作、材料、佈置、或類似項的特定實例，以簡化本揭示案。當然，此等實例僅為實例且不意欲為限制性。考慮其他部件、值、操作、材料、佈置、或類似項。舉例而言，在隨後描述中在第二特徵上方或在第二特徵上第一特徵的形成可包括第一及第二特徵形成為直接接觸的實施例，以及亦可包括額外特徵可形成在第一及第二特徵之間，使得第一及第二特徵可不直接接觸的實施例。另外，本揭示案在各實例中可重複元件符號及/或字母。此重複為出於簡單清楚的目的，且本身不指示所論述各實施例及/或配置之間的關係。
另外，空間相對用語，諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者，在此為便於描述可用於描述諸圖中所圖示一個元件或特徵與另一(些)元件或(多個)特徵的關係。除圖形中描繪的方向外，空間相對用語意圖是包含元件在使用或操作中的不同方向。設備可為不同朝向(旋轉90度或在其他的方向)及可因此同樣地解釋在此使用的空間相對的描述詞。
一種用於簡化半導體IC佈局設計的晶片級佈線及製造的方法，此半導體IC佈局設計使用電子設計自動
化(Electronic design automation,EDA)工具產生，此方法包括以下步驟：形成常規金屬圖案，例如基準面金屬互連圖案(金屬零(metal zero,M0))，及隨後根據合適的設計規則選擇性地切割(去除)金屬圖案的部分。在標準單元佈局的單元邊界處的基準面金屬互連圖案上的金屬切口(CM0)(邊界金屬切口)用於分隔/斷開相鄰標準單元，使得每個分隔的單元能夠獨立地執行指定的功能。
除了邊界金屬切口外，在一些實施例中額外內部金屬切口用於進一步調適標準單元，以用於其指定功能及/或減小與基準面金屬互連圖案的冗餘部分或未使用部分相關聯的寄生電容。在下列實施例內容中，邊界金屬切口及內部金屬切口兩者對準多晶矽/閘電極的關係將以「(CM0B/PO)」加以表示，另一方面邊界金屬切口及內部金屬切口兩者對準源極/汲極導體的關係將以和「(CM0B/MD)」加以表示。本揭示案的一些實施例描述金屬切割方法，此方法用於減少密度梯度效應及/或著陸效應及/或寄生電容，而不需要額外的遮罩層且不需要更改個別標準單元的內部配置。金屬切割方法的一些實施例使用更改的金屬切割遮罩層(例如，一遮罩層，其暴露將要去除的基準面金屬互連圖案的彼等區域並且保護將要保留在最終IC元件中的基準面金屬互連圖案的彼等區域)。從其圖案化閘電極及源極/汲極導體的導電層包括以單獨地、串聯地及/或組合形式施加至基板上的一或多種導電材料，此些導電材料包括鋁、銅、鈷、鎢、鈦、鎳、金、鉑、石墨烯、矽化物、
自對準矽化物、及上述混合物及合金。導電層沉積製程包括化學氣相沉積(chemical vapor deposition,CVD)製程、原子層沉積(atomic layer deposition,ALD)製程、電漿氣相沉積(plasma vapor deposition,PVD)製程、電鍍製程、化學鍍製程、及任何其他適當應用製程或上述組合中的一或多者。
根據一些實施例，標準單元結構包括來自標準單元庫的一或多個標準單元。標準單元選自包括AND、OR、XOR、XNOR、NAND、反相器、及其他適當邏輯元件的群組。在一些實施例中，金屬切口(例如，邊界金屬切口及內部金屬切口)藉由使用改性金屬切割遮罩層而位於基準面金屬互連圖案上。如本文使用，術語「邊界金屬切口」指沿標準單元的單元邊界放置的金屬切口及術語「內部金屬切口」指除了在標準單元上執行的邊界金屬切口外的金屬切口。術語「邊界金屬切口」及「內部金屬切口」僅為相對術語且並不指示指定金屬切口的圖案化、顯影、及/或蝕刻中的任何差異。
關於指定用於垂直鄰接的標準單元上的內部金屬切口，內部金屬切口展現出等於或大於由標準單元展現出的接觸多晶矽間距(contacted polysilicon pitch,CPP)的水平間隔。CPP的值將由適合的設計規則決定，並且一般對應於閘電極間隔(gate electrode pitch)或閘極間距(gate pitch,GP)，即在已經配置成符合設計規則的標準單元內利用的主動區中的相鄰閘電極的中心至中心間隔。
第1A圖為根據一些實施例的標準單元100A的更改初步IC設計佈局的俯視圖，其中已經去除一些結構元件的部分以露出更多底層結構並且更清楚地圖示不同合併結構之間的空間關係。標準單元100A包括主動區/氧化物限定(active areas/oxide defined,AA/OD)區域102/102'及源極/汲極導體106(MD)，在區域102/102'上方形成交替閘電極104(PO)，這限定了標準單元的接觸多晶矽間距(CPP)。在閘電極104及源極/汲極導體106上形成金屬層零(metal level zero,M0)圖案，此圖案包括內部導體108及共用功率/接地導體110兩者。標準單元100A包括五個內部導體108並具有8個CPP的總寬度。
第1B圖為根據一些實施例的標準單元100B的初步IC設計佈局的俯視圖。標準單元100B具有8個CPP的總寬度並且包括主動區/氧化物限定(AA/OD)區域102，在區域102上方形成交替閘電極104(PO)，其定義了標準單元的接觸多晶矽間距(CPP)並且與源極/汲極導體106(MD)交替。在閘電極104及源極/汲極導體106上形成金屬層零(M0)圖案，此圖案包括五個平行的水平內部導體108及上部與下部平行的水平共用功率/接地導體110兩者。標準單元100B包括五個內部導體108並具有8個CPP的總寬度。
第2圖為根據一些實施例的初步IC設計佈局200的俯視圖，包括以垂直鄰接配置佈置的兩個標準單元(單元A、單元B)。單元A及單元B兩者包括主動區/氧化物限定區域202及源極/汲極導體206，在此區域202上方形
成交替閘電極204。在閘電極204及源極/汲極導體206上形成M0圖案，此圖案包括內部導體208及共用功率/接地導體210兩者。為方便起見，內部導體208相對於沿標準單元A、標準單元B的鄰接邊緣形成的共用導體210'排序/編號。初步IC設計佈局200亦包括與閘極電極204(CM0B/PO)對準的邊界金屬切割區域214，用於將標準單元A、標準單元B與水平鄰接的標準單元斷開；及通孔212，佈置成使標準單元B的第二M0線與底層閘電極接觸。
第3圖為根據一些實施例的初步IC設計佈局300的俯視圖，包括以垂直鄰接配置佈置的兩個標準單元A、標準單元B。單元A及單元B兩者包括主動區/氧化物限定區域302及源極/汲極導體306，在此區域302上方形成交替閘電極304。在閘電極304及源極/汲極導體306上形成M0圖案，此圖案包括內部導體308及共用功率/接地導體310/310'兩者。為方便起見，內部導體308相對於沿標準單元A、標準單元B的鄰接邊緣形成的共用導體310'排序/編號。初步IC設計佈局300亦包括與閘極電極304對準的邊界金屬切割區域314(CM0B/PO)，用於將標準單元A、標準單元B與水平相鄰標準單元(未示出)斷開。除了邊界金屬切割區域外，初步IC設計佈局300包括與閘電極304(CM0B/PO)對準的內部金屬切口316及與源極/汲極導體306對準的內部金屬切口316'(CM0B/MD)兩者。
第4圖為根據一些實施例的初步IC設計佈局400的俯視圖，包括以垂直鄰接配置佈置的兩個標準單元
A、標準單元B。單元A及單元B兩者包括主動區/氧化物限定區域402及源極/汲極導體406，在此區域402上方形成交替閘電極404。在閘電極404及源極/汲極導體406上形成M0圖案，此圖案包括內部導體408及共用功率/接地導體410/410'兩者。為方便起見，內部導體408相對於沿標準單元A、標準單元B的鄰接邊緣形成的共用導體410'排序/編號。初步IC設計佈局400亦包括與源極/汲極導體406對準的邊界金屬切割區域414(CM0B/MD)，用於將標準單元A、標準單元B與水平相鄰標準單元(未示出)斷開。除了邊界金屬切割區域外，初步IC設計佈局400包括與源極/汲極導體406對準的內部金屬切口416'。
第5A圖為根據一些實施例的初步IC設計佈局500的俯視圖，佈局500包括標準單元和源極/汲極導體506，標準單元包括主動區/氧化物限定區域502，在區域502上方形成交替閘電極504。在閘電極504及源極/汲極導體506上形成M0圖案，此圖案包括內部導體508及共用功率/接地導體510兩者。初步IC設計佈局500亦包括與閘極電極504對準的邊界金屬切割區域514(CM0B/PO)，用於將標準單元與水平相鄰標準單元(未示出)斷開。除了邊界金屬切割區域外，初步IC設計佈局500包括與閘電極504(CM0B/PO)對準的內部金屬切口516及與源極/汲極導體506對準的內部金屬切口516'(CM0B/MD)兩者。
初步IC設計佈局500亦包括安全區(或排除區域)518，在區域518中允許沒有內部金屬切口516/516'。
對初步IC設計佈局500內的安全區518的大小及定位進行配置，由此鄰接標準單元之間的N個CPP的預定水平位移將解決相鄰標準單元的內部金屬切口516、516'之間的水平間隔問題。第5B圖標出初步IC設計佈局500上用於邊界金屬切口514、與閘極電極504對準的內部金屬切口516(CM0B/PO)、及與源極/汲極導體506對準的內部金屬切口516'(CM0B/MD)的可用位置。由於與閘極導體對準，與閘極導體對準的內部金屬切口516(CM0B/PO)將必要地相隔至少1個CPP。然而，與源極/汲極導體506對準的內部金屬切口516'(CM0B/MD)位於閘極導體中間，並且因此將相對於鄰接標準單元上的相鄰閘極導體中的任一個上的內部金屬切口516，具有小於1個CPP的水平間隔。當偵測到此種內部切割間隔衝突時，將下部標準單元水平移位(或定位或重新放置)預定N個CPP，會將內部金屬切口516'(CM0B/MD)重新放置於上部標準單元的安全區518之下，從而解決此內部切割間隔衝突。
第6A圖為根據一些實施例的初步IC設計佈局600A的俯視圖，包括以垂直鄰接配置佈置的兩個標準單元A、標準單元B。單元A及單元B兩者包括主動區/氧化物限定區域602及源極/汲極導體606，在此區域602上方形成交替閘電極604。在閘電極604及源極/汲極導體606上形成M0圖案，此圖案包括內部導體608及共用功率/接地導體610/610'兩者。為方便起見，內部導體608相對於沿標準單
元A、標準單元B的鄰接邊緣形成的共用導體610'排序/編號。
初步IC設計佈局600A亦包括與閘電極604對準的邊界金屬切割區域614(CM0B/PO)，用於將標準單元A、標準單元B與水平相鄰標準單元(未示出)斷開。除了邊界金屬切割區域外，初步IC設計佈局600A包括與閘電極604(CM0B/PO)對準的內部金屬切口616及與源極/汲極導體606對準的內部金屬切口616'(CM0B/MD)兩者。
初步IC設計佈局600A在標準單元A、標準單元B的至少一者中亦包括安全區(或排除區域)618，在安全區618中允許不存在內部金屬切口616/616'。安全區618具有垂直尺寸及水平尺寸，垂直尺寸包含每一個內部導體608，水平尺寸包含至少兩個閘極電極604及位於閘極電極604之間的至少一個源極/汲極導體606。如第6A圖所示，區域620包括在標準單元A上與第三閘電極604對準的內部金屬切口616(CM0B/PO)及在標準單元B上與第三源極/汲極導體606對準的內部金屬切口616'(CM0B/MD)兩者。因為第三源極/汲極導體606位於第三閘電極及第四閘電極之間，所以兩種內部金屬切口616、616'之間的水平間隔小於1個CPP且大於約0.5個CPP，或者更小。因為小於約1個CPP的內部金屬切口的水平間隔與DGE/LE的產生相關聯，其進而傾向降低製造良率及IC元件可靠性。因此，解決區域620中示出的內部金屬切口616、616'之間的不足間隔，會提高所得IC元件的可製造性及可靠性。
邊界金屬切割區域(cut metal zero boundary,CM0B)中金屬切口的水平間隔的原則為將相鄰內部導體608上的金屬切口之間的水平間隔維持成不小於0.5個CPP，且通常至少1.0個CPP以抑制DGE/LE。然而，如第6A圖所示，區域620中的CM0B切口違反此原則，且若未校正，將傾向於降級所得IC元件的效能。
第6B圖為根據一些實施例的更改的IC設計佈局600B的俯視圖，包括以垂直鄰接配置佈置的兩個標準單元A、標準單元B。單元A及單元B兩者包括主動區/氧化物限定區域602及源極/汲極導體606，在此區域602上方形成交替閘電極604。在閘電極604及源極/汲極導體606上形成M0圖案，此圖案包括內部導體608及共用功率/接地導體610/610'兩者。為方便起見，內部導體608相對於沿標準單元A、標準單元B的鄰接邊緣形成的共用導體610'排序/編號。
經更改的IC設計佈局600B亦包括與閘電極604對準的邊界金屬切割區域614(CM0B/PO)，用於將標準單元A、標準單元B與水平相鄰標準單元(未示出)斷開。除了邊界金屬切割區域外，經更改的IC設計佈局600B包括與閘電極604(CM0B/PO)對準的內部金屬切口616及與源極/汲極導體606對準的內部金屬切口616'(CM0B/MD)。
經更改的IC設計佈局600B亦包括提供在標準單元A中的安全區(或排除區域)618，在安全區618中允許不存在內部金屬切口616/616'。然而，如第6B圖所示，
已經藉由將標準單元B向右移位4個CPP，來將標準單元B的水平位置從第6A圖中示出的佈置進行了更改。由於標準單元B關於標準單元A的此重新對準，解決了第6A圖的區域620中指示的問題間隔，其中標準單元B的內部金屬切口616'(CM0B/MD)重新放置於標準單元A的安全區下方。標準單元A上與第三閘電極604對準的內部金屬切口616(CM0B/PO)與標準單元B上與第三源極/汲極導體606對準的內部金屬切口616'(CM0B/MD)之間的間隔，已經從約0.5個CPP增長至約4.5個CPP。
此外，設置安全區的寬度以確保單元B的內部金屬切口616'(CM0B/MD)與標準單元A上其他內部金屬切口616(CM0B/PO)之間的新間隔滿足或超過1個CPP最小間隔，此些內部金屬切口616與第四或第五閘電極604對準。如第6A圖及第6B圖所示，區域620中內部金屬切口616'與標準單元A上與第五閘電極604對準的第二內部金屬切口616(CM0B/PO)之間的原始間隔為可接受的約1.5個CPP。在標準單元B水平移位之後，更改的間隔為約2.5個CPP，從而確保水平移位不會產生新的水平間隔問題。
儘管，如第6A圖及第6B圖中圖示，一些版本的標準單元可經配置為具有8個CPP的寬度及指定的安全區，藉此4個CPP的水平位移解決相鄰標準單元的內部金屬切口616/616'之間的任何初始水平間隔問題，但此方法並不限於此。在一些實施例中，具有10個CPP或更多的寬度的標準單元與適當的限制組合一起使用，限制為對內部金屬
切口616'(CM0B/MD)的放置及一或更多個安全區的對應放置的限制，藉此N個CPP的預定水平位移解決相鄰標準單元之間的任意內部金屬切口間隔問題。
第7A圖為根據一些實施例的初步IC設計佈局700A的俯視圖，包括以垂直鄰接配置佈置的兩個標準單元A、標準單元B。單元A及單元B兩者包括主動區/氧化物限定區域702及源極/汲極導體706，在此區域702上方形成交替閘電極704。在閘電極704及源極/汲極導體706上形成M0圖案，此圖案包括內部導體708及共用功率/接地導體710/710'兩者。為方便起見，內部導體708相對於沿標準單元A、標準單元B的鄰接邊緣形成的共用導體710'排序/編號。
初步IC設計佈局700A亦包括標準單元A及標準單元B，標準單元A包括與源極/汲極導體606對準的邊界金屬切割區域714'(CM0B/MD)，用於將標準單元A、標準單元B與水平相鄰的標準單元(未示出)斷開，標準單元B包括與閘電極704對準的邊界金屬切割區域714(CM0B/PO)，用於將標準單元A、標準單元B與水平相鄰標準單元(未示出)斷開。除了邊界金屬切割區域外，初步IC設計佈局700A包括與閘電極704(CM0B/PO)對準的內部金屬切口716及與源極/汲極導體706對準的內部金屬切口716'(CM0B/MD)兩者。
初步IC設計佈局700A在標準單元A、標準單元B的至少一者中亦包括安全區(或排除區域)718，在安全
區718中允許不存在內部金屬切口716/716'。安全區718具有垂直尺寸及水平尺寸，垂直尺寸包含每一個內部導體708，水平尺寸包含至少兩個閘極電極704及位於閘極電極704之間的至少一個源極/汲極導體706。如第7A圖所示，在區域620中，標準單元A上的內部金屬切口716(CM0B/PO)與標準單元B上的內部金屬切口716'(CM0B/MD)位於彼此約0.5個CPP的水平間隔內，此水平間隔與DGE/LE的產生相關聯。
根據一些實施例，CM0B金屬切口的水平間隔的原則為將相鄰內部導體708上的金屬切口之間的水平間隔維持成不小於0.5個CPP，且通常至少1.0個CPP以抑制DGE/LE。然而，如第7A圖所示，區域720中的CM0B切口違反此原則，且若未校正，將傾向於降級所得IC元件的效能。
第7B圖為根據一些實施例的經更改的IC設計佈局700B的俯視圖，包括以垂直鄰接配置佈置的兩個標準單元A、標準單元B。如第7A圖中，單元A及單元B兩者包括主動區/氧化物限定區域702及源極/汲極導體706，在此區域702上方形成交替閘電極704。在閘電極704及源極/汲極導體706上形成M0圖案，此圖案包括內部導體708及共用功率/接地導體710/710'兩者。為方便起見，內部導體708相對於沿標準單元A、標準單元B的鄰接邊緣形成的共用導體710'排序/編號。
經更改的IC設計佈局700B亦包括與源極/汲極導體706對準的邊界金屬切割區域714'(CM0B/MD)，用於將標準單元A與水平相鄰的標準單元(未示出)斷開；及與源極/汲極導體706對準的邊界金屬切割區域714(CM0B/PO)，用於將標準單元A與水平相鄰標準單元(未示出)斷開。除了邊界金屬切割區域外，經更改的IC設計佈局700B包括與閘電極704(CM0B/PO)對準的內部金屬切口716及與源極/汲極導體706對準的內部金屬切口716'(CM0B/MD)。
經更改的IC設計佈局700B亦包括提供在標準單元A上的安全區(或排除區域)718，在安全區718中允許不存在內部金屬切口716/716'。然而，如第7B圖所示，已經藉由將標準單元B向右移位4個CPP，來將標準單元B的水平位置從第7A圖中示出的佈置進行了更改。由於標準單元B相對於標準單元A的重新對準，解決了第7A圖的區域720中指示的問題間隔，其中標準單元B的內部金屬切口716'(CM0B/MD)重新放置於標準單元A的安全區718下方。
第8A圖為根據一些實施例的初步IC設計佈局800A的俯視圖，包括以垂直鄰接配置佈置的兩個標準單元A、標準單元B，並且兩單元之間具有20個CPP的標稱寬度。單元A及單元B兩者包括主動區/氧化物限定區域802及源極/汲極導體806，在此區域802上方形成交替閘電極804。在閘電極804及源極/汲極導體806上形成M0圖案，此
圖案包括內部導體808及共用功率/接地導體810/810'兩者。為方便起見，內部導體808相對於沿標準單元A、標準單元B的鄰接邊緣形成的共用導體810'排序/編號。
初步IC設計佈局800A亦包括標準單元A、標準單元B，其包括與閘電極804對準的邊界金屬切割區域814(CM0B/PO)，用於將標準單元A、標準單元B與水平相鄰的標準單元(未示出)斷開。除了邊界金屬切割區域外，初步IC設計佈局800A包括與閘電極804(CM0B/PO)對準的內部金屬切口816及與源極/汲極導體806對準的內部金屬切口816'(CM0B/MD)兩者。
初步IC設計佈局800A在標準單元A、標準單元B的至少一者中亦包括一對安全區(或排除區域)818、818'，在此對安全區中允許不存在內部金屬切口816/816'。安全區818、818'具有垂直尺寸及水平尺寸，垂直尺寸包含每一個內部導體808，水平尺寸包含至少兩個閘極電極804及位於閘極電極804之間的至少一個源極/汲極導體806。如第8A圖所示，在區域820中，標準單元A上的內部金屬切口816(CM0B/PO)與標準單元B上的內部金屬切口816'(CM0B/MD)置於彼此約0.5個CPP的水平間隔內，此水平間隔與DGE/LE的產生相關聯。同時，在第8A圖中，在區域820'中，標準單元A上的內部金屬切口816'A(CM0B/PO)與標準單元B上的內部金屬切口816'B(CM0B/MD)置於彼此約0.5個CPP的水平間隔內，此水平間隔與DGE/LE的產生相關聯。
CM0B金屬切口的水平間隔的原則為將相鄰內部導體808上的金屬切口之間的水平間隔維持成不小於0.5個CPP，且通常至少1.0個CPP以抑制DGE/LE。然而，如第8A圖所示，區域820、區域820'中的CM0B切口違反此原則，且若未校正，將傾向於降級所得IC元件的效能。
第8B圖為根據一些實施例的更改的IC設計佈局800B的俯視圖，包括以垂直鄰接配置佈置的兩個標準單元A、標準單元B。如第8A圖中，單元A及單元B兩者包括主動區/氧化物限定區域802及源極/汲極導體806，在此區域802上方形成交替閘電極804。在閘電極804及源極/汲極導體806上形成M0圖案，此圖案包括內部導體808及共用功率/接地導體810/810'兩者。為方便起見，內部導體808相對於沿標準單元A、標準單元B的鄰接邊緣形成的共用導體810'排序/編號。
經更改的IC設計佈局800B亦包括與源極/汲極導體806對準的邊界金屬切割區域814(CM0B/PO)，用於將標準單元A與水平相鄰標準單元(未示出)斷開。除了邊界金屬切割區域外，更改的IC設計佈局800B包括內部金屬切口816(CM0B/PO)及內部金屬切口816'、816'B(CM0B/MD)兩者。如第8B圖所示，已經藉由將標準單元B向右移位以實現與原始位置偏離4個CPP，來將標準單元B的水平位置從第8A圖中示出的佈置進行了更改。由於標準單元B相對於標準單元A的重新放置/重新對準，解決了第8A圖的區域820、區域820'中先前指示的問題間隔，其
中標準單元B的內部金屬切口816'(CM0B/MD)重新放置於標準單元A的安全區818、818'下方。
第6A圖至第6B圖、第7A圖至第7B圖、及第8A圖至第8B圖中所示之一實施例中將標準單元結合使用的方法，得藉由預先判定內部金屬切口的某些態樣，特別是那些與源極/汲極導體對準的內部金屬切口(CM0B/MD)的態樣加以改進。根據一些實施例，標準單元具有與閘電極(CM0B/PO)對準的內部金屬切口的大部分，並包括至少一個沒有內部金屬切口的安全區。根據一些實施例，標準單元將限制與源極/汲極導體對準的內部金屬切口(CM0B/MD)放置至第一或最後一個內部導體，及/或將此種內部金屬切口的數目限制至內部金屬切口的最小部分，例如標準單元上不超過一個或兩個內部金屬切口。
在一些實施例中，當電路佈局中的內部切口受到定位位置的規格限制下，在使多個標準單元之間加入標準偏移(例如，4個CPP)將足以解決傳統情況下多個標準單元完全垂直對準且彼此對接時可能造成的間隔問題。在根據第8C圖的一些實施例中，由IC設計者開發的標準單元將遵守放置內部金屬切口的設計規則，由(CM0B/PO)的固定切口位置816及群組824兩者選擇一個位置並進行放置內部金屬切口。群組824是由(CM0B/PO)和(CM0B/MD)切口位置816、816'所構成，並選擇一個位置並進行放置，意即可選擇(CM0B/PO)的切口位置816或處在中央之(CM0B/MD)的切口位置816'。根據一些實施例，根據此些
原則開發的標準單元將具有預定偏移量，例如N個CPP，其中N為整數，當第二標準單元由預定偏移量定位時，將解決包括根據相同原則配置的標準單元的內部金屬切口放置問題。
第9圖圖示根據一些實施例的用於更改IC設計佈局以調整內部金屬切口之間的間隔的方法900的流程圖。在根據第9圖的方法900的一些實施例中，在操作902中，擷取初步IC設計檔案用於評估。從其擷取到初步IC設計檔案的來源包括專用設計檔案記憶體元件及已經由一或多個設計者或設計組儲存或上載的初步IC設計檔案。在操作904中，評估初步IC設計檔案以識別標準單元之間的垂直鄰接。操作906包括關於成功識別到垂直鄰接的程度的詢問。若已經識別到少於所有的空區域，則方法900從操作906分支到操作908，以識別下一個垂直鄰接。當已識別到所有垂直鄰接時，方法900分支到操作910，用於識別相鄰標準單元中的內部金屬切口；接著進行至操作912，用於評估第一單元及第二單元上的內部金屬切口之間的水平間隔。
操作914包括關於第一單元及第二單元上的內部金屬切口之間的所識別的水平間隔是否滿足目標偏移閾值(例如，至少一個CPP)的詢問。若間隔無法滿足目標偏移閾值，則方法900分支到操作915，在操作915期間進行第一單元相對於第二單元的N個CPP的預定水平移位，以產生更改的IC設計檔案。隨後再一次在操作914中評估更改的IC設計檔案。一旦全部所識別的間隔滿足或超過目標偏移
閾值，則方法900進行至保存更改的IC設計檔案的操作916。
對於通過操作914的間隔評估的彼等更改的IC設計佈局，方法900包括可選的操作918，在一些實施例中，在操作918期間產生對應於通過的更改的IC設計佈局的下線生產(tape out)資料檔案。對於產生下線生產資料檔案的彼等更改的IC設計佈局，下線生產資料檔案將根據可選操作920中的通過的更改的IC設計佈局而用於製造半導體元件。
第10圖為根據一些實施例的電子化流程控制(electronic process control,EPC)系統1000的方塊圖。例如，使用根據一些實施例的EPC系統1000，可實施根據一或多個實施例產生單元佈局圖的本文所述方法。在一些實施例中，EPC系統1000為通用計算裝置，包括處理器1002及非暫時電腦可讀儲存媒體1004。另外，儲存媒體1004使用電腦程式碼(或指令)1006編碼，即儲存電腦程式碼(或指令)，電腦程式碼1006即為可執行指令組。處理器1002執行電腦程式碼1006表示(至少部分地)EPC工具，其根據一或多個(以下，所提及的製程及/或方法)實施例如本文所述方法的部分或全部。
處理器1002經由匯流排1018電耦接至電腦可讀儲存媒體1004。處理器1002亦經由匯流排1018電耦接至I/O介面1012。網路介面1014亦經由匯流排1018電連接至處理器1002。網路介面1014連接至網路1016，以便處理器
1002及電腦可讀儲存媒體1004能夠經由網路1016連接至外部元件。處理器1002用以執行在電腦可讀儲存媒體1004中編碼的電腦程式碼1006，以致使EPC系統1000對於執行所述製程及/或方法的部分或全部是有用的。在一或多個實施例中，處理器1002為中央處理單元(central processing unit,CPU)、多處理器、分散式處理系統、專用積體電路(application specific integrated circuit,ASIC)、及/或適當處理單元。
在一或多個實施例中，電腦可讀儲存媒體1004為電子、磁性的、光學的、電磁的、紅外線及/或半導體系統(或設備或裝置)。例如，電腦可讀儲存媒體1004包括半導體或固態記憶體、磁帶、可移動電腦磁碟、隨機存取記憶體(random access memory,RAM)、唯讀記憶體(read-only memory,ROM)、剛性磁碟及/或光碟。在使用光碟的一或多個實施例中，電腦可讀儲存媒體1004包括唯讀光碟記憶體(compact disk read only memory,CD-ROM)、讀/寫光碟(CD-R/W)、及/或數字視訊光碟(digital video disc,DVD)。
在一或多個實施例中，儲存媒體1004儲存電腦程式碼1006，此電腦程式碼1006用以致使EPC系統1000(其中此種執行表示(至少部分地)EPC工具)對於執行所述製程及/或方法的部分或全部是有用的。在一或多個實施例中，儲存媒體1004亦儲存促進執行所述製程及/或方法的部分或全部的資訊。在一或多個實施例中，儲存媒體1004
儲存流程控制資料1008，在一些實施例中包括控制演算法、主動區資料、過渡單元資料、均勻演算法、佈局資料及常數、靶場、設定點、及代碼，用於實現基於統計程序控制(statistical process control,SPC)及/或模型預測控制(model predictive control,MPC)的各種程序控制。
EPC系統1000包括I/O介面1012。I/O介面1012耦接至外部電路系統。在一或多個實施例中，I/O介面1012包括鍵盤、鍵區、鼠標、軌跡球、軌跡板、觸摸屏、及/或游標方向鍵以用於與處理器1002交換資訊及命令。
EPC系統1000亦包括耦接至處理器1002的網路介面1014。網路介面1014允許EPC系統1000與網路1016通信，一或多個其他電腦系統連接至網路1016。網路介面1014包括無線網路介面，諸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，諸如ETHERNET、USB或IEEE-1364。在一或多個實施例中，在兩個或更多個EPC系統1000中實施所述製程及/或方法的部分或全部。
EPC系統1000用以經由I/O介面1012接收資訊。經由I/O介面1012接收的資訊包括指令、資料、設計規則、製程執行歷史、靶距、設定點、及/或用於藉由處理器1002處理的其他參數中的一或多者。將資訊經由匯流排1018傳遞至處理器1002。EPC系統1000用以經由I/O介面1012接收有關使用者介面(user interface,UI)的資訊。資訊儲存在作為使用者介面1010的儲存媒體1004中。
在一些實施例中，所述製程及/或方法的部分或全部實施為藉由處理器執行的獨立軟體應用。在一些實施例中，所述製程及/或方法的部分或全部實施為一軟體應用，此軟體應用為額外軟體應用的一部分。在一些實施例中，所述製程及/或方法的部分或全部實施為一軟體應用的外掛程式。在一些實施例中，所述製程及/或方法的至少一個實施為一軟體應用，此軟體應用為EPC工具的一部分。在一些實施例中，所述製程及/或方法的一部分或全部實施為由EPC系統1000使用的軟體應用。
在一些實施例中，製程作為在非暫時電腦可讀記錄媒體中儲存的程式的函數實現。非暫時電腦可讀記錄媒體的實例包括但不限制於，外部的/可移動的及/或內部的/嵌入的儲存器或記憶體單元，例如，諸如DVD的光碟、諸如硬碟的磁片、諸如ROM、RAM、記憶體卡等的半導體記憶體的一或多者。
第11圖為根據一些實施例的積體電路(IC)製造系統1100及與其關聯的IC製造流程的方塊圖。在一些實施例中，基於佈局圖，使用製造系統1100製造一或多個半導體遮罩(A)或半導體積體電路層中的至少一個部件(B)的至少一者。
在第11圖中，IC製造系統1100包括實體，諸如設計廠1120、遮罩廠1130及IC製造商/晶圓廠(fab)1150，其與製造IC元件1160相關的設計、開發及製造循環及/或服務彼此相互作用。系統1100中的實體由通信網路連接。在
一些實施例中，通信網路為單一網路。在一些實施例中，通信網路為各種不同網路，諸如內部網路及網際網路。通信網路包括有線及/或無線通信通道。每個實體與一或多個其他實體相互作用且提供服務至一或多個其他實體及/或從一或多個其他實體接收服務。在一些實施例中，設計廠1120、遮罩廠1130及晶圓廠1150中的兩個或更多個由單個更大公司所擁有。在一些實施例中，設計廠1120、遮罩廠1130及晶圓廠1150的兩個或更多個共存於公用設施中且使用共用資源。
設計廠(或設計團隊)1120產生IC設計佈局圖1122。IC設計佈局圖1122包括為IC元件1160設計的各種幾何圖案。幾何圖案對應於組成待製造的IC元件1160的各種部件的金屬、氧化物或半導體層的圖案。各種層組合以形成各種IC特徵。舉例而言，IC設計佈局圖1122的部分包括各種IC特徵，諸如主動區域、閘電極、源極及汲極、層間互連的金屬線或通孔、及用於接合墊的開口，此些IC特徵待形成於半導體基板(諸如矽晶圓)中及各種材料層(設置於此半導體基板上)中。設計廠1120實施適合的設計程序以形成IC設計佈局圖1122。設計程序包括邏輯設計、實體設計及/或放置及佈線的一或多者。在具有幾何圖案資訊的一或多個資料檔案中呈現IC設計佈局圖1122。例如，IC設計佈局圖1122根據一些實施例以GDSII檔案格式或DFII檔案格式表示。
遮罩廠1130包括資料準備1132及遮罩製造1144。遮罩廠1130使用IC設計佈局圖1122製造一或多個遮罩1145，遮罩1145待用於根據IC設計佈局圖1122製造IC元件1160的各種層。遮罩廠1130執行遮罩資料準備1132，其中將IC設計佈局圖1122轉換成代表性資料檔案(representative data file,RDF)。遮罩資料製備1132將RDF提供至遮罩製造1144。遮罩製造1144包括遮罩寫入器。遮罩寫入器將RDF轉換成一基板上的影像，基板諸如遮罩(主光罩)1145或半導體晶圓1153。設計佈局圖1122由光罩資料準備1132操縱以符合遮罩寫入器的特定特性及/或晶圓廠1150的必要條件。在第11圖中，遮罩資料準備1132及遮罩製造1144圖示為分離元件。在一些實施例中，將遮罩資料準備1132及遮罩製造1144統一稱為遮罩資料準備。
在一些實施例中，遮罩資料準備1132包括光學鄰近校正(optical proximity correction,OPC)，其使用微影增強技術以補償像差，諸如可能由繞射、干涉、其他製程效應等引起的彼等。OPC調整IC設計佈局圖1122。在一些實施例中，遮罩資料準備1132包括另外解析度增強技術(resolution enhancement techniques,RET)，諸如離軸照明、亞解析度輔助特徵、相變光罩、其他適合技術等或其組合。在一些實施例中，亦可使用反相微影技術(inverse lithography technology,ILT)，其將OPC處理為逆像問題。
在一些實施例中，遮罩資料準備1132包括遮罩規則檢查器(mask rule checker,MRC)，其利用一組遮罩產生規則檢查已經在OPC中經受製程的IC設計佈局圖1122，此等規則包括某些幾何及/或連接性限制以確保充足餘量，以解決半導體製造製程中的變化性等等。在一些實施例中，MRC修改IC設計佈局圖1122以補償遮罩製造1144期間的限制，其可撤銷由OPC執行的修改的部分以滿足遮罩產生規則。
在一些實施例中，遮罩資料準備1132包括微影製程檢查(lithography process checking,LPC)，其模擬將由晶圓廠1150實施的處理以製造IC元件1160。LPC基於IC設計佈局圖1122模擬此過程以產生模擬製造裝置，諸如IC元件1160。在一些實施例中，LPC模擬中的處理參數可包括與IC製造循環的各種過程關聯的參數、與用於製造IC的工具關聯的參數、及/或製造製程的其他態樣。LPC考慮了各種因素，諸如空間成像對比、焦深(depth of focus,DOF)、光罩錯誤改進因素(mask error enhancement factor,MEEF)、其他適當因素等或其組合。在一些實施例中，在由LPC已經產生模擬製造的元件後，若模擬元件不足夠接近形狀以滿足設計規則，則重複OPC及/或MRC以進一步改進IC設計佈局圖1122。
熟習本領域的普通技術人員應理解，為了簡明的目的，已經簡化遮罩資料準備1132的以上描述。在一些實施例中，資料準備1132包括諸如邏輯運算(logic
operation,LOP)的附加特徵以根據製造規則更改IC設計佈局圖1122。另外，根據一些實施例，在資料準備1132期間應用於IC設計佈局圖1122的製程可以各種不同順序執行。
在遮罩資料準備1132之後及遮罩製造1144期間，基於更改的IC設計佈局圖1122製造遮罩1145或遮罩組1145。在一些實施例中，遮罩製造1144包括基於IC設計佈局圖1122執行一或多次微影曝光。在一些實施例中，使用電子束(electron-beam,e-beam)或多個電子束的機構以基於更改的IC設計佈局圖1122在遮罩(光罩或倍縮光罩)1145上形成圖案。在一些實施例中，遮罩1145以各種技術形成。在一些實施例中，使用二元技術形成遮罩1145。在一些實施例中，遮罩圖案包括暗區及透明區。用於暴露已經塗覆在晶圓上的影像敏感材料層(例如，光阻劑)的輻射束，諸如紫外線(Ultraviolet,UV)束，由暗區阻斷及透射穿過透明區。在一個實例中，遮罩1145的二元遮罩版本包括透明基板(例如，熔凝石英)、及塗覆在二元光罩的暗區中的不透明材料(例如，鉻)。在另一實例中，使用相轉移技術形成遮罩1145。在遮罩1145的相轉移遮罩(phase shift mask,PSM)版本中，形成於相轉移遮罩上的圖案中的各種特徵，用以具有適當的相位差以提高解析度及成像品質。在各種實例中，相轉移遮罩可為衰減PSM或交替PSM。由遮罩製造1144產生的遮罩用於各種製程中。例如，此種遮罩用於離子注入製程中以在半導體晶圓1153中形成各種摻雜
區域，用於蝕刻製程中以在半導體晶圓1153中形成各種蝕刻區域，及/或用於其他適當製程中。
晶圓廠1150包括晶圓製造1152。晶圓廠1150為IC製造公司，包括用於製造各種不同IC產品的一或多個製造設施。在一些實施例中，晶圓廠1150為半導體製造廠。例如，根據一些實施例，存在用於複數個IC產品的前段製程(front-end-of-line,FEOL)的製造設施，而第二製造設施是為IC產品的互連及包裝提供後段製程(back-end-of-line,BEOL)，且第三製造設施是為製造公司提供其他服務。
在本揭露的一些實施例中，鰭片(fin)尺寸調整的步驟包括與跨積體電路的整個含鰭片功能區域製作鰭片陣列相關聯的操作，以及之後在積體電路的至少一個含鰭片功能區域中修改鰭片尺寸。在本揭示案的實施例中，將含不同鰭片的功能區域的鰭片形成至最終鰭片形狀，或者針對IC的每個含鰭片功能區域在單個鰭片形成製造流程中單獨地形成至鰭片尺寸輪廓。在一些實施例中，鰭片尺寸調整步驟藉由以下步驟實現：在鰭式材料層或鰭式基板中形成鰭片、將遮罩層施加至鰭式材料的頂表面、利用對應於含鰭片功能區域的一或更多者中的鰭片位置的圖案來圖案化此遮罩層、經由遮罩層暴露鰭式材料的頂表面、及蝕刻鰭式材料以在鰭式基板上形成鰭片。在一些實施例中，鰭片形成於具有最終鰭片尺寸的IC的單個功能區域中，所選擇的鰭片尺寸(或，鰭片高度)如上文在操作1150中描述。
形成於半導體基板上的圖案化的遮罩材料層由遮罩材料組成，遮罩材料包括光阻劑、聚醯亞胺、氧化矽、氮化矽(例如：Si3N4)、SiON、SiC、SiOC、或上述組合的一或多層。在一些實施例中，遮罩包括單一遮罩材料層。在一些實施例中，遮罩包括多個遮罩材料層。
在一些實施例中，遮罩材料藉由暴露於照明源而圖案化。在一些實施例中，照明源為電子束源。在一些實施例中，照明源為發光的燈。在一些實施例中，光為紫外光。在一些實施例中，光為可見光。在一些實施例中，光為紅外光。在一些實施例中，照明源發射不同(UV、可見的、及/或紅外線)光的組合。
在遮罩圖案化操作之後，未被遮罩覆蓋的鰭片區域、或圖案開放區域中的鰭片，經蝕刻以更改鰭片的尺寸。在一些實施例中，對具有鰭片側面的鰭片的頂表面執行蝕刻，此些鰭片側面由在前一製造步驟中沉積於鰭片之間的相鄰介電質支援材料完全覆蓋。根據一些實施例，利用電漿蝕刻、或利用液體化學蝕刻溶液來執行鰭片頂表面的蝕刻。液體化學蝕刻溶液的化學劑包括一或多種蝕刻劑，諸如檸檬酸(C6H8O7)、過氧化氫(H2O2)、硝酸(HNO3)、硫酸(H2SO4)、鹽酸(HCl)、乙酸(CH3CO2H)、氫氟酸(HF)、緩衝氫氟酸(BHF)、磷酸(H3PO4)、氟化銨(NH4F)、氫氧化鉀(KOH)、2-乙二胺焦兒茶酚(EDP)、TMAH(氫氧化四甲銨)、或上述組合。在一些實施例中，蝕刻鰭片的步驟藉由以下步驟實現：將鰭式材料的上部分暴露於液體化學蝕
刻溶液，此部分在介電質支援材料的頂表面之上延伸，在前一製造步驟中，此介電質支援材料沉積於鰭片之間並內凹低於鰭片高度的頂表面，此蝕刻溶液包括上述液體化學蝕刻劑的一或多種。鰭式材料的上部分包括鰭式材料的頂表面及側面。
在一些實施例中，蝕刻製程為乾式蝕刻或電漿蝕刻製程。使用含鹵素活性氣體執行基板材料的電漿蝕刻，此含鹵素活性氣體藉由電磁場激勵以游離成離子。活性或蝕刻劑氣體包括CF4、SF6、NF3、Cl2、CCl2F2、SiCl4、BCl2、或上述組合，但亦預期其他半導體材料蝕刻劑氣體落在本揭示案的範疇內。根據本領域已知的電漿蝕刻方法，藉由交變電磁場或固定偏壓加速離子以撞擊所暴露的鰭式材料。
在一些實施例中，蝕刻製程包括將功能區域的鰭片的暴露部分呈現於含氧大氣中以氧化鰭式材料的外部分，之後進行化學修整製程，諸如電漿蝕刻或液體化學蝕刻，如上所述，以去除所氧化的半導體鰭式材料並且留下更改的鰭片。在一些實施例中，執行化學修整之前的鰭片氧化以提供對鰭片材料更大的選擇性並且減少製造製程期間偶然的鰭片材料去除的可能性。在一些實施例中，功能區域的鰭片的暴露部分為鰭片的頂表面，此些鰭片嵌入覆蓋鰭片的側面的介電質支撐媒介中。在一些實施例中，功能區域的鰭片的暴露部分為位於介電質支撐媒介的頂表面之上的鰭片的側面及頂表面，其中介電質支撐媒介的頂表面已經凹進至
低於鰭片的頂表面的程度，但仍然覆蓋鰭片的側面的下部分。
晶圓廠1150使用由遮罩廠1130製造的遮罩1145製造IC元件1160。因而，晶圓廠1150至少間接地使用IC設計佈局圖1122製造IC元件1160。在一些實施例中，半導體晶圓1153藉由晶圓廠1150使用遮罩1145形成IC元件1160來製造。在一些實施例中，IC製造包括至少間接地基於IC設計佈局圖1122而執行一或多個微影曝光。半導體晶圓1153包括矽基板或具有形成於其上的材料層的其他適合基板。半導體晶圓1153進一步包括各種摻雜區、介電質特徵、在後續製造步驟中形成之多級互連等的一或多者。
關於積體電路(IC)製造系統(例如，第11圖的系統1100)的細節及與其關聯的IC製造流程在以下檔案中找到：例如，2016年2月9日授權的美國專利第9,256,709號；2015年10月1日公開的美國預授權公開案第20150278429號；2014年2月6日公開的美國預授權公開案第20140040838號；及2007年8月21日授權的美國專利第7,260,442號，以上各者的內容以引用方式整個併入本文中。
根據一些實施例提出一種積體電路元件設計的製備方法，此方法包括以下步驟：分析初步元件佈局以識別第一單元與第二單元之間的垂直鄰接、決定第一單元中第一內部金屬切口的位置及第二單元中的第二內部金屬切口的位置、決定第一內部金屬切口與第二內部金屬切口之間的水
平間隔、評估水平金屬間隔與靶最小水平金屬切割間隔。若水平金屬切割間隔不滿足靶最小水平金屬間隔，則第二單元藉由N個CPP的定位步驟相對於第一單元來定位，以定義中間元件佈局。隨後將針對足夠的水平金屬切割間隔評估中間元件佈局，其中重複決定、評估及定位操作直到中間元件佈局通過評估，其中將通過的元件佈局保存為更改過的元件佈局。
在一些實施例中，值N為大於1的整數，且在一些實施例中，N值至少為4。在一些實施例中，方法將包括從指定記憶體擷取初步元件佈局或從電子設計自動化(EDA)工具接收初步元件佈局。在一些實施例中，方法包括產生對應於修改過的元件佈局的下線生產檔案，且在一些實施例中，製造對應於下線生產檔案的IC元件。
在一些實施例中，第一單元包括具有內部金屬切割位置的指定安全區，此些位置經配置為藉此將N個CPP位置的定位步驟應用至第二單元位置，此第二內部金屬切口在第一單元的指定安全區之下。在一些實施例中，第一單元包括具有第一單元及第二單元的至少2個指定安全區，此些單元經配置為藉此將N個CPP位置的定位步驟應用至第二單元位置，此第二內部金屬切口在指定安全區中的一個之下。
在一些實施例中，第一單元包括複數個內部金屬切口，其中僅單一內部金屬切口與源極/汲極導體對準
的。在一些實施例中，第二單元包括複數個內部金屬切口，其中不超過兩個內部金屬切口與源極/汲極導體對準。
在一些實施例中，一種製備積體電路元件設計的方法，包括以下步驟：分析初步元件佈局以識別第一標準單元與第二標準單元之間的垂直鄰接，第一標準單元及第二標準單元均具有以平行配置的複數M(例如：5)個M0內部金屬導體；決定第一標準單元上的第一M0金屬導體上的每個第一內部金屬切口的位置；決定第二標準單元上的第一M0金屬導體上的每個第二內部金屬切口的位置；決定每對第一內部金屬切口與第二內部金屬切口之間的水平間隔；評估水平金屬切口間隔與靶最小水平金屬切口間隔以識別具有小於1個CPP的水平間隔的失效對；以及藉由N個CPP的定位步驟定位第二標準單元及相對於第一標準單元的水平方向，以增大失效對之間的水平間隔。
在一些實施例中，M為5及N為4。在一些實施例中，應用N個CPP的定位步驟會增加失效對內部切口之間的水平間隔，而不將任意其他對內部切口的間隔減小至小於1個CPP。在一些實施例中，應用N個CPP的定位步驟會將失效對的內部切口中的第二金屬切口放置於提供在第一標準單元上的安全區下方。
在一些實施例中，將製備及/或製造半導體元件設計，此半導體元件設計包括具有第一內部金屬切口的第一標準單元及具有第二內部金屬切口的第二標準單元，第二標準單元相對於第一標準單元以垂直鄰接配置佈置；其中第一
單元及第二單元在水平方向上偏移水平偏移量距離N個CPP，其中N為整數；並且其中每對第一內部金屬切口及第二內部金屬切口之間的內部切口間隔為至少1個CPP。
在一些實施例中，半導體元件將包括具有安全區的第一標準單元及第二標準單元，在安全區中不存在第一內部金屬切口，第二標準單元具有與安全區垂直對準的至少一個第二內部金屬切口。在一些實施例中，水平偏移距離為至少4個CPP。在一些實施例中，第一標準單元的內部金屬切口圖案包括與閘電極對準的固定第一金屬切口及第二金屬切口位置兩者，此第二金屬切口位置選自由三個相鄰金屬切口位置組成的群組，其中至少一個相鄰金屬切口位置與源極/汲極導體對準。在一些實施例中，第一單元包括複數個第一內部金屬切口，其中不超過一個內部金屬切口與源極/汲極導體對準，及/或第二單元包括複數個第二內部金屬切口，其中不超過兩個內部金屬切口與源極/汲極導體對準。
在一些實施例中，將使用本揭示方法的實施例製備及/或製造半導體元件設計，其中半導體元件設計將包括第一標準單元，第一標準單元具有界定於切割第一內部金屬線的相鄰部分之間的第一縫隙；第二標準單元，具有界定於切割第二內部金屬線的相鄰部分之間的第二縫隙，其中第二標準單元垂直鄰接此第一標準單元且與此第一標準單元偏離；其中在水平方向上偏移預定距離(即，接觸多晶矽間距(CPP)的整數N倍)以確定第一縫隙與第二縫隙之間的至少1個CPP的內部縫隙間隔。
在一些實施例中，半導體裝置包括具有安全區的第一標準單元及第二標準單元，在安全區中沒有縫隙存在於內部金屬線的彼等部分(落在安全區內)中，及第二標準單元具有與第一標準單元的安全區垂直對準的至少一個第二縫隙。在一些實施例中，第一標準單元與第二標準單元之間的預定偏移距離為至少4個CPP。在一些實施例中，第一標準單元包括在與預定閘電極對準的第一內部金屬線中的固定第一縫隙，及第二內部金屬線中的固定第二縫隙、位於三個相鄰預定第二縫隙位置中的一者中的固定第二縫隙，其中預定第二縫隙位置中的至少一者與源極/汲極導體對準，且預定第二縫隙位置的至少一個與鄰近源極/汲極導體的閘電極對準。在一些實施例中，第一單元包括至少兩個第一縫隙，其中僅單一個第一縫隙與源極/汲極導體對準，而一些實施例具有第二單元，第二單元包括至少兩個第二縫隙，其中至多兩個第二縫隙與源極/汲極導體對準。
上面詳述的一些實施例適用於利用某個範圍(如20奈米至3奈米)的光刻製程製造IC裝置。於此使用之對光刻製程的指定值(如：10奈米、7奈米或5奈米)參考，僅單純為於本領域具有製造能力之通常知識者會聯想到的行業用語，且用於IC裝置特定產生方法，其目的並非用在任何特定尺寸。下列表一提供了一些與上述製程有關的代表性的結構及空間測量。
上文概述若干實施例的特徵或實例，使得熟習此項技術者可更好地理解本揭示案的態樣。熟習此項技術者應瞭解，可輕易使用本揭示案作為設計或修改其他製程及結構的基礎，以便實施本文所介紹的實施例或實例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭示案的精神及範疇，且可在不脫離本揭示案的精神及範疇的情況下產生本文的各種變化、替代及更改。
300‧‧‧初步IC設計佈局
302‧‧‧主動區/氧化物限定區域
304‧‧‧閘電極
306‧‧‧源極/汲極導體
308‧‧‧內部導體
310、310'‧‧‧共用電源/接地導體
314‧‧‧邊界金屬切割區域
316、316'‧‧‧內部金屬切口
M0‧‧‧金屬層零
MD‧‧‧源極/汲極導體層
PO‧‧‧閘電極層
AA/OD‧‧‧主動區/氧化物限定層
VIA‧‧‧通孔
CM0B/PO‧‧‧對準多晶矽/閘電極的邊界金屬切口及內部金屬切口
CM0B/MD‧‧‧對準源極/汲極導體的邊界金屬切口及內部金屬切口
Claims (1)
- 一種積體電路元件設計的製備方法，包括以下步驟：在一元件佈局中識別一第一單元與一第二單元之間的一垂直鄰接；在該第一單元中識別一第一內部金屬切口；在該第二單元中識別一第二內部金屬切口；在該元件佈局中決定該第一內部金屬切口與該第二內部金屬切口之間的一水平間隔；決定該水平間隔是否滿足一間隔閾值；以及若不滿足該間隔閾值，則將該第二單元相對於該第一單元水平移位一距離以定義一更改的元件佈局，該距離等於N個接觸多晶矽間距(contacted polysilicon pitch,CPP)，其中N為一整數；重複該決定、評估、及移位操作直到該更改的元件佈局滿足該間隔閾值為止。
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| EP3121818B1 (en) * | 2015-07-23 | 2018-08-22 | Synopsys, Inc. | Method to program bitcells of a rom array |
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