TWI797386B - 用於設計半導體元件的方法、界定半導體元件設計的導電圖案佈局的方法以及半導體元件 - Google Patents

用於設計半導體元件的方法、界定半導體元件設計的導電圖案佈局的方法以及半導體元件 Download PDF

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Abstract

本揭示的一些實施例揭示用於設計半導體元件、導電層圖案及互連層圖案的方法，此方法包含以下步驟：分析初始半導體設計佈局以識別互連層圖案內的相鄰導電元件或線之間的過多開放空間；選擇或產生虛設圖案以填充開放空間的一部分；以及產生經改良之半導體設計佈局，此半導體設計佈局將虛設圖案併入第一互連層圖案中以減小開放空間。

Description

用於設計半導體元件的方法、界定半導 體元件設計的導電圖案佈局的方法以及半導體元件
本揭示的一些實施例是有關於一種設計半導體元件的方法、一種界定半導體元件設計的導電圖案佈局的方法，以及一種半導體元件。
半導體積體電路(integrated circuit；IC)行業繼續經歷快速增長，在IC材料及設計上取得的技術進步產生了連續數代的IC，每次新一代IC皆具有比上一代更小的幾何形狀及更複雜的電路。用於產生每次新一代IC的相關佈局、元件結構及製造製程的複雜性已相應增加，以實現經設計之功能密度。
與金屬圖案化相關聯的先進圖案化及蝕刻製程之效能受到與所製造之特定IC元件佈局配置相關聯的密度梯度效應(density gradient effects；DGE)的影響。使用 虛設導電圖案(在完成的IC元件中將不承載訊號及/或功率的導電圖案的線或彼等部分)考慮及調整主導電線或主導電圖案(在完成的IC元件中承載訊號及/或功率的導電圖案的線或線的彼等部分)的相對位置及間隔減輕了一些DGE且改良了所得IC的均勻性及效能。
在一些實施例中，一種用於設計半導體元件的方法，包括以下步驟。分析初始半導體設計佈局以識別在第一互連層圖案內的開放空間。選擇第一虛設圖案以填入開放空間的一部分。藉由將第一虛設圖案併入第一互連層圖案中來產生經改良之半導體設計佈局。
在一些實施例中，一種用於界定半導體元件設計的導電圖案佈局的方法包括以下步驟。針對相鄰第一導電元件與第二導電元件之間的開放區域的一端到端間隔需求設定第一設計規則。識別初始導電圖案佈局中的第一開放區域，初始導電圖案佈局在第一設計規則之外。選擇第一虛設圖案，用於覆蓋第一開放區域之第一部分，從而剩餘第二開放區域位於第一設計規則內。將第一虛設圖案安置在第一開放空間內以產生經修正之導電圖案佈局。
在一些實施例中，一種半導體元件包括互連圖案。互連圖案包括複數個平行軌跡、與第一軌跡對準的第一導體及第二導體，以及第一虛設圖案。第一導體與第二導體被開放空間分隔。第一虛設圖案與第一軌跡對準且安置在開放空間內。
100A:積體電路佈局單元/導電圖案佈局
100B:積體電路佈局單元/導電圖案佈局
100C:積體電路佈局單元/導電圖案佈局
100D:積體電路佈局單元/導電圖案佈局
100E:積體電路佈局單元/導電圖案佈局
102:導電元件
104:導電元件
106:導電圖案
108A:導電元件
108B:導電元件
108C:導電元件
108D:導電元件
108E:導電元件
110:導電元件
112:導電元件
114A:區域
114B:區域
114C:區域
114D:區域
116A:間隔
116B:間隔
116C:間隔
116D:間隔
200A:積體電路佈局單元
200B:積體電路佈局單元
202A:導電元件
202B:導電元件
204A:導電元件
204B:導電元件
206:虛設圖案
208:虛設圖案
300:積體電路佈局單元
302:導電元件
304:導電元件
306A:虛設圖案
310:軌跡
310':間隔軌跡
400A:積體電路佈局單元
400B:積體電路佈局單元
402A:第一導電元件
402B:第二導電元件
406A:虛設圖案
406B:虛設圖案
500A:積體電路佈局單元
500B:積體電路佈局單元
500C:積體電路佈局單元
502A:第一導電元件
502B:第二導電元件
506A:虛設圖案
506B:虛設圖案
506C':虛設圖案
506C":虛設圖案
600A:積體電路佈局單元
600B:積體電路佈局單元
600C:積體電路佈局單元
602:導電元件
602A:導電元件
602B:導電元件
606:虛設圖案
606':虛設圖案
606A':虛設圖案
606A":虛設圖案
606C':虛設圖案
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606D:虛設圖案
610:軌跡
610':間隔軌跡
700:方法
702:步驟
704:步驟
706:步驟
708:步驟
710:步驟
712:步驟
714:步驟
716:步驟
718:步驟
720:步驟
800:積體電路(IC)製造系統
820:設計室
822:IC設計佈局圖
830:遮罩室
832:遮罩資料準備
844:遮罩製造
850:IC fab
852:晶圓製造
860:IC元件
900:電子製程控制(EPC)系統
902:硬體處理器
904:電腦可讀取儲存媒體
906:電腦程式碼
908:製程控制資料
910:使用者介面(UI)
912:I/O介面
914:網路介面
916:網路
918:匯流排
EE:距離
EED:距離
EEi:距離
FF:填充
當結合隨附圖式閱讀時，將自下文的詳細描述最佳地理解本揭示的一些實施例之態樣。應注意，根據工業中的標準實務，並未按比例繪製各特徵。事實上，為了論述清楚，可任意增加或減小各特徵之尺寸。
第1A圖至第1E圖係根據一些實施例的積體電路佈局單元之頂視圖，包括沿五個均勻間隔的軌跡佈置的水平平行導電線之圖案且包括一系列迭代線端延伸(line-end-extension；LEE)調整。
第2A圖至第2B圖係根據一些實施例的積體電路佈局單元之頂視圖，包括沿兩個均勻間隔的軌跡佈置的水平平行導電線之圖案且包括使用虛設圖案的線密度調整。
第3圖係根據一些實施例的積體電路佈局單元之頂視圖，包括沿五個均勻間隔的軌跡佈置的水平平行導電線之圖案且包括使用虛設圖案的線密度調整。
第4A圖至第4B圖係根據一些實施例的積體電路佈局單元之頂視圖，包括沿單個軌跡佈置的水平導電線且圖示使用虛設圖案的線密度調整。
第5A圖至第5C圖係根據一些實施例的積體電路佈局單元之頂視圖，包括沿單個軌跡佈置的水平導電線且圖示使用虛設圖案的線密度調整。
第6A圖係根據一些實施例的積體電路佈局單元之頂視圖，包括沿與間隔軌跡相鄰的單個軌跡佈置的水平導電線且包括使用虛設圖案的線密度調整。
第6B圖係根據一些實施例的積體電路佈局單元之頂視圖，包括沿四個平行軌跡佈置的一系列水平導電線及間隔軌跡且包括使用虛設圖案的線密度調整。
第6C圖係根據一些實施例的積體電路佈局單元之頂視圖，包括沿兩個平行軌跡佈置的一系列水平導電線且包括使用虛設圖案的線密度調整。
第6D圖係根據一些實施例的積體電路佈局單元之頂視圖，包括沿三個平行軌跡佈置的一系列水平導電線及間隔軌跡且包括使用虛設圖案的線密度調整。
第7圖係根據一些實施例的用於改良IC設計佈局以包括虛設圖案的方法之流程圖。
第8圖係根據一些實施例的積體電路製造系統及與其相關聯的IC製造流程之方塊圖。
第9圖係根據一些實施例的用於IC設計佈局改良之操作中的電子製程控制(electronic process control；EPC)系統之示意性視圖。
欲結合隨附圖式閱讀對示例性實施例之描述，將隨附圖式視為整個書面描述的一部分。以下揭示內容提供許多不同實施例或實例，以便實施所提供之標的之不同特 徵。下文描述部件、值、操作、材料、佈置或類似者之特定實例以簡化本揭示的一些實施例。當然，此等僅為實例且不欲為限制性。涵蓋其他部件、值、操作、材料、佈置或類似者。舉例而言，在下文的描述中，第一特徵形成於第二特徵上方或第二特徵上可包括以直接接觸形成第一特徵與第二特徵的實施例，且亦可包括可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可不處於直接接觸的實施例。另外，本揭示的一些實施例可在各實例中重複元件符號及/或字母。此重複係出於簡化與清楚目的，且本身並不指示所論述之各實施例及/或配置之間的關係。
另外，為了便於描述，本文可使用空間相對性術語(諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者)來描述諸圖中所圖示一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了諸圖所描繪之定向外，空間相對性術語意欲包含使用或操作中元件之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向上)且因此可類似解讀本文所使用之空間相對性描述詞。
在一些實施例中，用於製造積體電路元件的導電圖案之初始佈局包括功能導電線及/或圖案(亦即，主導電線及/或圖案)之間的大開放區域。在一些實施例中，取決於大小、數目及佈局，開放區域導致主導電線之圖案化及/或蝕刻的劣化。由於使用主導電線來實現使用此種佈局製造的積體電路元件之設計功能及/或操作，形成此類結構中 的任何劣化皆不利於所得元件的操作及可靠性。根據一些實施例，經由在自動佈局與佈線(automatic placement and routing；APR)製程期間添加虛設金屬圖案減輕了由導電圖案中的過多間隙引發的此種劣化效應的可能性。
在一些實施例中，在用以減小主導電線與第二主導電線之間的端到端間隔的虛設圖案及/或相鄰隔離虛設圖案(不與主導電線直接電接觸的虛設圖案)下延伸(使用基於追蹤填充延伸(track-based fill；TBF)製程)主導電線的初始終止部分。在一些實施例中，利用佈局一或更多個虛設圖案(使用基於追蹤填充延伸(TBF)製程)減小兩個主導電線及/或元件之間的開放空間。在一些實施例中，使用較小虛設圖案之陣列來將寄生電容減小至低於與相似總長度之單個虛設圖案相關聯的位準。在一些實施例中，根據某些公式及結構準則，回應於佈局分析，選自虛設圖案庫及/或在佈線製程期間產生的虛設圖案減少了一些方法中使用的設計迭代，以獲得可接受的IC設計佈局，從而簡化及/或縮短設計佈局製程。
第1A圖係積體電路佈局單元100A之頂視圖，包括沿五個均勻間隔的軌跡佈置的水平平行導電線之圖案。導電圖案佈局100A包括沿一系列水平平行軌跡佈置的導電元件102、104、105、108A、110、112。取決於導電圖案之位準中的IC設計佈局，將導電元件連接至源極/汲極區域、閘電極、塊體觸點及/或其他導電圖案(未圖示)以在IC元件上形成互連的一部分。根據可適用的設計規則， 以最小端到端距離(亦稱為EE或E2E)將各別導電元件之末端分開以便改良圖案化操作及/或減小在製造製程之後靠近安置的導電元件之間短路的可能性。關於導電圖案100A，區域114A中的導電元件108A及110之末端之間的間隔116A具有小於目標EE的初始間隔116A。對於根據第1A圖的一些實施例，藉由在稱為線端延伸(LEE)的製程中延伸導電圖案之一者來校正諸如116A之間隔，此等間隔低於最小EE間隔，其中將添加導電材料之額外區段以在導電元件之相對末端之間建立重疊。
第1B圖係積體電路佈局單元100B之頂視圖，包括沿五個均勻間隔的軌跡佈置的水平平行導電線之圖案。導電圖案佈局100B包括沿一系列水平平行軌跡佈置的導電元件102、104、105、108A、110、112，其中將額外區段108B添加至原始區段108A而足以解決第1A圖之區域114A中發現的間隔問題。然而，關於導電圖案100B，區域114B中的導電元件108A+108B及102之末端之間的間隔116B具有小於目標EE的目前經改良之端到端間隔116B。對於根據第1B圖的一些實施例，藉由經由LEE延伸導電圖案102或108A+108B之一者來校正諸如116B之間隔，此等間隔低於最小EE間隔，其中將添加導電材料之額外區段以在低於目標EE的導電元件之相對末端之間建立重疊。
第1C圖係積體電路佈局單元100C之頂視圖，包括沿五個均勻間隔的軌跡佈置的水平平行導電線之圖案。導電圖案佈局100C包括沿一系列水平平行軌跡佈置的 導電元件102、104、105、108A+108B、110、112，其中將額外區段108C添加至上述區段108A+108B而足以解決第1B圖之區域114B中發現的間隔問題。然而，關於導電圖案100C，區域114C中的導電元件108A+108B+108C及112之末端之間的間隔116C具有小於目標EE的目前經改良之端到端間隔116C。對於根據第1C圖的一些實施例，藉由經由LEE延伸導電圖案112或108A+108B+108C之一者來校正諸如116C之間隔，此等間隔低於最小EE間隔，其中將添加導電材料之額外區段以在導電元件之相對末端之間建立重疊。
第1D圖係積體電路佈局單元100D之頂視圖，包括沿五個均勻間隔的軌跡佈置的水平平行導電線之圖案。導電圖案佈局100D包括沿一系列水平平行軌跡佈置的導電元件102、104、105、108A+108B+108C、110、112，其中將額外區段108D添加至經改良之導電元件108A+108B+108C而足以解決第1C圖之區域114C中發現的間隔問題。然而，關於導電圖案100D，區域114C中的導電元件108A+108B+108C+108D及106之末端之間的間隔116D具有小於目標EE的目前經改良之端到端間隔116D。對於根據第1D圖的一些實施例，藉由經由LEE延伸導電圖案106或108A+108B+108C+108D之一者來校正諸如116D之間隔，此等間隔低於最小EE間隔，其中將添加導電材料之額外區段以在導電元件之相對末端之間建立重疊。
第1E圖係積體電路佈局單元100E之頂視圖，包括沿五個均勻間隔的軌跡佈置的水平平行金屬線之圖案。導電圖案佈局100E包括沿一系列水平平行軌跡佈置的導電元件102、104、105、108A+108B+108C+108D、110、112，其中將額外區段108E添加至經改良之導電元件108A+108B+108C+108D而足以解決第1D圖之區域114D中發現的間隔問題。關於導電圖案100E，此第五額外區段足以解決導電圖案100E內的所有EE間隔問題而不產生新的EE間隔問題。
如第1A圖至第1E圖，使用線端延伸技術解決間隔問題，然而，在一些情況下，在初始EE間隔問題得到解決的同時又產生新的EE間隔問題。因此，以此方式應用的LEE之迭代及不可預測性質既緩慢又難以最佳化，特別是因為導電元件102、104、105、108A、110、112的延伸，即便是不產生新的EE間隔問題，由於導電元件長度增加，將傾向於增加寄生電阻及電容。
第2A圖係根據一些實施例的積體電路佈局單元200A之頂視圖，包括沿兩個均勻間隔的水平平行軌跡佈置的水平平行導電元件202A、202B、204A、204B之圖案。在第2A圖中，虛設圖案206已用於延伸導電元件202B之線端，以便將與導電元件202A的端到端間隔減小至最小允許EE間隔。類似地，虛設圖案208已用於延伸導電元件204A之線端，以便將與導電元件204B的端到端間隔減小至最小允許EE間隔。使用虛設圖案延伸包括一或更多個主導電線 的一或更多個導電元件202A、202B、204A、204B之長度以減小包含的端到端間隔經表徵為在延伸模式下操作的基於追蹤填充的方法。
第2B圖係根據一些實施例的積體電路佈局單元200B之頂視圖，包括沿兩個均勻間隔的水平平行軌跡佈置的水平平行導電元件202A、202B、204A、204B之圖案。在第2B圖中，虛設圖案206已插入導電元件202A、202B之線端之間且與此等線端分離，以便填充兩個導電元件之間存在的開放區域的一部分及將導電元件202A、202B與虛設圖案206之間的端到端間隔減小至最小允許EE間隔。類似地，虛設圖案208已插入導電元件204A、204B之線端之間且與此等線端分離，以便填充兩個導電元件之間存在的間隙的一部分及將導電元件204A、204B與虛設圖案208之間的端到端間隔減小至最小允許EE間隔。使用一或更多個虛設圖案填充包含一或更多個主導電線的開放區域兩個導電元件202A、202B、204A、204B的一部分以增加局部導體密度及將包含的端到端間隔減小至最小允許EE間隔經表徵為在填充、分段或插入模式下操作的基於追蹤填充的方法。
第3圖係根據一些實施例的積體電路佈局單元300之頂視圖，包括沿複數個均勻間隔的軌跡310之至少一些佈置的水平平行導電元件302、304之圖案。積體電路佈局單元300亦併有間隔軌跡310'，在此間隔軌跡上方無導電元件被圖案化或蝕刻，以在形成主導電線的導電元件302、304之間提供額外間隔。
將很多虛設圖案306A佈置在軌跡310的未被形成主訊號線的導電元件覆蓋的部分上。虛設圖案306A以端到端距離(end-to-end distance；EED)分開。在一些實施例中，EED小於包含主導電線的導電元件之間允許的最小EE距離，而在一些實施例中，EED等於或大於包含主導電線的導電元件之間允許的最小EE距離。在一些實施例中，相鄰列的虛設圖案306A可水平偏移以提供交錯的填充到填充(亦稱為FF、EEF及/或F2F)(或虛設到虛設(亦稱為DD及/或D2D))佈置以增加局部導體密度而不會相應地增加虛設到虛設(或虛設到主(亦稱為DM、EEDM及/或D2M))寄生電容及/或寄生電阻。
在一些實施例中，虛設圖案306A之每一者的特徵在於預定最小面積且以預定端到端距離EED彼此分開。在一些實施例中，將關於包含主導電線的導電元件之尺寸、間隔及/或相對定位及用於延伸導電元件之至少一者之末端長度及/或在兩個導電元件之間用作一或更多個單獨填充元件的任何虛設圖案的空間準則之每一者併入設計規則中以允許在自動佈局與佈線(APR)製程期間產生及佈局適宜虛設圖案。
在一些實施例中，將關於包含主導電線的導電元件之尺寸、間隔及/或相對定位及用於延伸導電元件之至少一者之末端長度及/或在兩個導電元件之間用作一或更多個單獨填充元件的任何虛設圖案的空間準則之每一者用於產生虛設圖案庫，設計者或APR功能能夠自此庫擷取適宜 虛設圖案來校正主導電線之間的過多間隔及/或增加整體導電層密度。
第4A圖係根據一些實施例的積體電路佈局單元400A之頂視圖，其中包括由初始開放空間分離的第一導電元件402A及第二導電元件402B，此初始開放空間對應於相對較大的端到端間隔EEi。第4B圖係積體電路佈局單元400B之頂視圖，包括沿單個軌跡佈置的水平金屬線，且其中包括由初始開放空間分離的第一導電元件402A及第二導電元件402B，此初始開放空間對應於端到端間隔EEi。在一些實施例中，初始開放空間具有足夠的大小，藉此兩個虛設圖案406A、406B能夠插入第一導電元件402A與第二導電元件402B之間，同時仍保持虛設圖案與導電元件之間的目標EE間隔及兩個虛設圖案之間的EED間隔。
第5A圖係根據一些實施例的積體電路佈局單元500A之頂視圖，其中包括由單個虛設圖案506A分離的第一導電元件502A及第二導電元件502B，此單個虛設圖案至少滿足虛設圖案的最小尺寸準則DLmin(在對應於特定製造製程的製程設計規則中設定的值，此等特定製造製程將用於根據積體電路佈局製造IC元件)。只要初始開放間隔EEi滿足式1便能夠使用第5A圖中的填充圖案。
Figure 108134921-A0305-02-0014-1
第5B圖係根據一些實施例的積體電路佈局單元500B之頂視圖，其中包括由單個虛設圖案506B分離的第一導電元件502A及第二導電元件502B，此單個虛設圖案超 過虛設圖案的最小尺寸準則DLmin而未超過虛設圖案的最大長度DLmax(在對應於特定製造製程的製程設計規則中設定的值，此等特定製造製程將用於根據積體電路佈局製造IC元件)。只要初始開放間隔EEi滿足式2及3兩者便能夠使用第5B圖中的填充圖案。
EEi>DLmin+2 x(EE) [式2]
Figure 108134921-A0305-02-0015-2
第5C圖係根據一些實施例的積體電路佈局單元500C之頂視圖，其中包括由一對虛設圖案506C'、506C"分離的第一導電元件502A及第二導電元件502B，此對虛設圖案滿足虛設圖案的最小尺寸準則DLmin而未超過虛設圖案的最大長度DLmax。只要初始開放間隔EEi滿足式4及5兩者便能夠使用第5C圖中的填充圖案。
EEi>DLmax+2 x(EE)+EED [式4]
Figure 108134921-A0305-02-0015-3
第6A圖係積體電路佈局單元600A之頂視圖，其中包括由一對虛設圖案606A'、606A"分離的第一導電元件602A及第二導電元件602B，此對虛設圖案滿足虛設圖案的最小尺寸需求DLmin而未超過虛設圖案的最大長度DLmax。可結合間隔軌跡610'使用第6A圖中圖示的填充圖案，在間隔軌跡610'上無導電元件或虛設圖案形成。由軌跡偏移間隔TO將間隔軌跡610'與導電元件602A、602B分離。在根據第6A圖的一些實施例中，使用延伸模式(未圖 示)及填充模式操作兩者的基於追蹤填充的方法之組合用於填充開放空間。
第6B圖係根據一些實施例的積體電路佈局單元600B之頂視圖，包括沿與間隔軌跡610'相鄰的單個軌跡610佈置的水平導電元件602A及602B。由一對虛設圖案606C'、606C"將第一導電元件602A及第二導電元件602B分離。根據一些實施例，包含導電元件的軌跡可由間隔軌跡610'及虛設圖案606A之第一陣列及虛設圖案606D之第二陣列側接。將由軌跡偏移間隔TO使間隔軌跡610'及虛設圖案606D之陣列與導電元件602A、602B分離。在根據第6B圖的一些實施例中，使用延伸模式及填充模式操作(未圖示)兩者的基於追蹤填充的方法之組合用於填充開放空間。
第6C圖係根據一些實施例的積體電路佈局單元600C之頂視圖，包括沿單個軌跡610佈置的水平導電元件，其中包括由虛設圖案606'分離的第一導電元件602A及第二導電元件602B，此虛設圖案滿足虛設圖案的最小尺寸需求DLmin。如第6C圖所圖示，虛設圖案606'可用於以下情況：儘管符合虛設圖案的最大可允許長度DLmax，但較大虛設圖案606太大而無法在導電元件602A、602B之間使用。
第6D圖係根據一些實施例的積體電路佈局單元600D之頂視圖，包括沿單個軌跡610佈置的水平導電元件602。導電元件602在第一側由虛設圖案606'之陣列側接及在第二側由單個虛設圖案606側接。虛設圖案606'之陣列及較大虛設圖案606實質上覆蓋導電元件602的相同長度。 如第6D圖中所指示，虛設圖案606'之陣列之每一者將具有相對於導電元件602的特徵性寄生電容PC1。類似地，較大虛設圖案606將具有相對於導電元件602的特徵性寄生電容PC2。由於在虛設圖案606'之陣列內包括虛設到虛設間隔EED，因此建立關係PC2>3(PC1)，從而減小了寄生電容，同時相對於不包括虛設圖案的實施例維持了增加的導電元件密度。
第7圖係結合積體電路設計用於改良導電(通常為金屬)圖案化之均勻性的方法700之流程圖，此經由在自動佈局與佈線(APR)製程期間添加虛設金屬圖案來補償由金屬圖案中的間隙引發的密度梯度效應(DGE)之劣化效應。
在步驟702中，獲得包含初步導電圖案的初步IC金屬設計佈局，例如自記憶體擷取或由設計者輸入，用於評估。在步驟704中，評估初步IC設計檔案或至少一初步導電圖案，以識別沿一或更多個指定軌跡佈置的導電(例如，金屬)圖案中的開放區域(open areas；OA)。步驟706涉及關於成功識別開放區域的程度的查詢。若已識別出少於所有開放區域，則方法700自步驟706分支到步驟708，以便識別下一個開放區域用於評估。當已識別出所有開放區域時，方法700分支到步驟710，為識別出的開放區域之每一者選擇虛設圖案或多個圖案。在步驟710中選擇適宜虛設圖案涉及評估開放區域之長度，且在一些實施例中，對界定開放區域的導電元件分類，例如主導電線及/或虛設圖案，繼之以選擇或產生虛設圖案用於在開放區域中佈局。選擇及/ 或產生操作涉及在IC元件的生產期間應用與特定製造製程及正形成之具體導電圖案(例如，M0、M1、……、Mx)相關聯的準則及/或公式。
在一些實施例中，虛設圖案庫可供設計者選擇及/或改良，以用於IC佈局設計。在一些實施例中，基於對應於所欲IC製造製程的一組特定設計規則，特別是關於一或更多個參數，包括例如最小長度、最小長度、最小面積、最大面積及最小間隔，可在執行佈局與佈線製程期間自動產生虛設圖案。庫中可用的虛設圖案之每一者已通過相關技術規則檢查(DRC)，且可用於處理IC佈局設計中發現的開放區域配置類型中的至少一者。
由於虛設圖案之實施例併有特定類型開發區域的特定設計規則，因此簡化了DRC更新修訂及節點到節點傳送，且能夠跨越過渡單元設計的族或庫來有效率地實現。在一些實施例中，虛設圖案設計庫包括適於在開放區域中安置的虛設圖案，此等開放區域為針對IC佈局設計內合併的各種位準的導電圖案/金屬圖案之每一者找到的。例如，一些實施例包括IC佈局設計，合併有標準閾值電壓(standard threshold voltage；SVT)、低閾值電壓(low threshold voltage；LVT)及/或超低閾值電壓(ultralow threshold voltage；ULVT)。改良根據一些實施例的虛設圖案之配置，藉此虛設圖案可用於使用不同操作電壓的主動區域內找到的各種導電/金屬圖案之每一者。
一些實施例包含方法，此方法包括以下步驟：接收包括複數個導電/金屬圖案的初步元件佈局；分析初步元件佈局以識別導電/金屬圖案之各個區段之間找到的開放區域；自虛設圖案庫決定一或更多個適宜虛設圖案的配置。在選擇適宜虛設圖案時分析開放區域的此等步驟一直持續到已用虛設圖案填充開放區域之每一者，以產生併有經改良之導電圖案的經改良之IC設計佈局。在一些實施例中，將使用經改良之IC設計佈局產生磁帶輸出端(tape out)，磁帶輸出端可接著用於根據經改良之IC設計佈局製造IC元件。
步驟712涉及關於已經完成針對識別的開放區域之每一者選擇適宜虛設圖案的程度的查詢。若尚未完成選擇適宜虛設圖案，則步驟712分支回到步驟710，以繼續針對識別的開放區域之每一者選擇適宜虛設圖案。
一旦已針對開放區域之每一者選擇適宜虛設圖案，步驟714涉及產生經改良之導電圖案，其中將選定的虛設圖案併入初步導電圖案設計佈局及/或初步IC設計佈局中。
在可選步驟716中，可關於一或更多個參數或效能值評估步驟714中產生的經改良之導電圖案，包括例如導體/金屬密度、寄生電容、寄生電阻、電遷移效能、自加熱、預計裝置壽命、時序效能、核心利用率或設計者及/或客戶關心的其他結構及/或操作值。在一些實施例中，此評估或多次評估的成功係根據一或更多個目標值來判斷的，例 如至少50%的金屬密度，及/或關於相對於原始及未改良之初步導電圖案之相應評估或多次評估所觀察到的改良程度。
對於通過評估的彼等經改良之導電圖案，方法700包括可選步驟718，在一些實施例中，在此操作期間產生磁帶輸出端資料檔案，此磁帶輸出端資料檔案對應於通過的經改良之IC設計佈局，此IC設計佈局併有經改良之導電圖案。對於產生磁帶輸出端資料檔案的彼等經改良之IC設計佈局，在可選步驟720中將使用磁帶輸出端資料檔案來根據通過的經改良之IC設計佈局製造半導體元件。
第8圖係根據一些實施例的積體電路(IC)製造系統800及與其相關聯的IC製造流程之方塊圖。在一些實施例中，基於佈局圖，使用製造系統800製造以下之至少一者：(A)一或更多個半導體遮罩或(B)半導體積體電路之層中的至少一個部件。
在第8圖中，IC製造系統800包括在設計、開發及製造循環及/或與製造IC元件860相關的服務中彼此互動的實體，諸如設計室820、遮罩室830及IC製造商/製造者(「fab」)850。系統800中的實體藉由通訊網路連接。在一些實施例中，通訊網路為單個網路。在一些實施例中，通訊網路為多種不同的網路，諸如內部網路及網際網路。通訊網路包括有線及/或無線通訊通道。每一實體與其他實體中的一者或更多者互動並向其他實體中的一者或更多者提供服務及/或接收來自其他實體中的一者或更多者的服務。在一些實施例中，設計室820、遮罩室830及IC fab 850中的 兩者或更多者由單個較大公司所有。在一些實施例中，設計室820、遮罩室830及IC fab 850中的兩者或更多者共存於共同設施中且使用共同資源。
設計室(或設計團隊)820產生IC設計佈局圖822。IC設計佈局圖822包括為IC元件860所設計的各個幾何圖案。幾何圖案對應於金屬、氧化物或半導體層的圖案，此等層構成待製造之IC元件860之各個部件。各個層組合以形成各個IC特徵。例如，IC設計佈局圖822的一部分包括待形成於半導體基板(諸如矽晶圓)中的各個IC特徵，諸如主動區域、閘電極、源極與汲極、層間互連的金屬線或通孔及用於黏結襯墊的開口，以及安置在半導體基板上的各個材料層。設計室820實施適宜設計程序以形成IC設計佈局圖822。設計程序包括邏輯設計、實體設計或佈局與佈線中的一者或更多者。在具有幾何圖案之資訊的一或更多個資料檔案中呈現IC設計佈局圖822。例如，根據一些實施例，IC設計佈局圖822可以GDSII檔案格式或DFII檔案格式表示。
儘管藉由諸如方法800之方法調整經改良之IC設計佈局圖之圖案，以便與未改良之IC設計佈局圖相比減小積體電路之寄生電容，經改良之IC設計佈局圖反映出以下操作之結果：改變佈局圖中的導電線之位置，及在一些實施例中，將與電容隔離結構相關聯的特徵插入到IC設計佈局圖，與具有經改良之IC設計佈局圖而不具有用於形成電容隔離結構的特徵安置在其中的IC結構相比，進一步減小寄生電容。
遮罩室830包括資料準備832及遮罩製造844。遮罩室830使用IC設計佈局圖822來製造一或更多個遮罩845以用於根據IC設計佈局圖822製造IC元件860之各個層。遮罩室830執行遮罩資料準備832，其中將IC設計佈局圖822轉換為代表性資料檔案(representative data file；RDF)。遮罩資料準備832將RDF提供給遮罩製造844。遮罩製造844包括遮罩寫入器。遮罩寫入器將RDF轉換為基板上的影像，諸如遮罩(主光罩)845或半導體晶圓853。設計佈局圖822由遮罩資料準備832操縱，以符合遮罩寫入器之特定特性及/或IC fab 850之需求。在第8圖中，將遮罩資料準備832及遮罩製造844圖示為單獨元件。在一些實施例中，將遮罩資料準備832及遮罩製造844統稱為遮罩資料準備。
在一些實施例中，遮罩資料準備832包括光學鄰近校正(optical proximity correction；OPC)，此OPC使用微影增強技術來補償影像誤差，諸如由繞射、干擾、其他製程效應及類似者引起的影像誤差。OPC調整IC設計佈局圖822。在一些實施例中，遮罩資料準備832包括進一步的解析度增強技術(resolution enhancement techniques；RET)，諸如軸外照射、子解析度輔助特徵、相移遮罩、其他適宜技術及類似者或上述之組合。在一些實施例中，亦使用反向微影技術(inverse lithography technology；ILT)，此技術將OPC處理為反向成像問題。
在一些實施例中，遮罩資料準備832包括遮罩規則檢查器(mask rule checker；MRC)，此MRC利用一組遮罩產生規則檢查在OPC中經歷製程的IC設計佈局圖822，此組遮罩產生規則包含某些幾何及/或連接限制以確保足夠的邊限，以便考慮到半導體製造製程中的可變性及類似者。在一些實施例中，MRC改良IC設計佈局圖822以補償遮罩製造844期間的限制，此舉可使由OPC執行之改良的一部分失效以便滿足遮罩產生規則。
在一些實施例中，遮罩資料準備832包括微影製程檢查(lithography process checking；LPC)，此LPC模擬將由IC fab 850實施以製造IC元件860的處理。LPC基於IC設計佈局圖822模擬此處理以產生模擬製造元件，諸如IC元件860。在一些實施例中，LPC模擬中的處理參數包括與IC製造循環的各個製程相關聯的參數，與用於製造IC的工具相關聯的參數，及/或製造製程之其他態樣。LPC考慮各個因數，諸如空間影像對比度、焦點深度(depth of focus；「DOF」)、遮罩誤差增強因數(mask error enhancement factor；「MEEF」)、其他適宜因數及類似者或上述之組合。在一些實施例中，在LPC已產生模擬製造元件之後，若模擬元件在形狀上不夠接近於滿足設計規則，則重複OPC及/或MRC以進一步細化IC設計佈局圖822。
熟習此項技術者應理解，出於清楚目的，已簡化遮罩資料準備832之上文描述。在一些實施例中，資料準備832包括額外特徵，諸如邏輯運算(logic operation； LOP)以根據製造規則改良IC設計佈局圖822。另外，根據一些實施例，可以各種不同次序執行在資料準備832期間應用於IC設計佈局圖822的製程。
在遮罩資料準備832之後且在遮罩製造844期間，基於經改良之IC設計佈局圖822製造遮罩845或一組遮罩845。在一些實施例中，遮罩製造844包括基於IC設計佈局圖822執行一或更多個微影曝光。在一些實施例中，使用電子束(電子束)或多個電子束的機構以基於經改良之IC設計佈局圖822在遮罩(光罩或主光罩)845上形成圖案。在一些實施例中，以各種技術形成遮罩845。在一些實施例中，使用二元技術形成遮罩845。
在一些實施例中，遮罩圖案包括不透明區域及透明區域。用於暴露已塗覆於晶圓上的影像敏感材料層(例如，光阻劑)的輻射束(諸如紫外線(ultraviolet；UV)束)被不透明區域阻擋及透射穿過透明區域。在一個實例中，遮罩845之二元遮罩版本包括透明基板(例如，熔融石英)及塗覆於二元遮罩之不透明區域中的不透明材料(例如，鉻)。在另一實例中，使用相移技術形成遮罩845。在遮罩845之相移遮罩(phase shift mask；PSM)版本中，在相移遮罩上形成的圖案中的各個特徵經配置用以具有適宜的相位差來增強解析度與成像品質。在各個實例中，相移遮罩為衰減的PSM或交替的PSM。在各種製程中使用由遮罩製造844產生的遮罩。例如，在離子佈植製程中使用此類遮罩以在半導體晶圓853中形成各個摻雜區域，在蝕刻製程中使用以在半導 體晶圓853中形成各個蝕刻區域，及/或在其他適宜製程中使用。
IC fab 850包括晶圓製造852。IC fab 850為IC製造業務，包括用於製造各種不同IC產品的一或更多個製造設施。在一些實施例中，IC Fab 850為半導體工廠。例如，根據一些實施例，提供用於複數個IC產品之前段製造的製造設施(前段製程(front-end-of-line；FEOL)製造)，而提供第二製造設施用於IC產品之互連及封裝的後段製造(後段製程(back-end-of-line；BEOL)製造)，以及提供第三製造設施用於工廠業務的其他服務。在本揭示之一些實施例中，鰭片尺寸調整包括與跨整個積體電路之包含鰭片的功能區域形成鰭片陣列相關聯的操作，繼之以改良積體電路之至少一個包含鰭片的功能區域中的鰭片尺寸。
在本揭示之一些實施例中，在針對IC之每個包含鰭片的功能區域的單個鰭片形成製造流程中，將不同的包含鰭片的功能區域之鰭片單獨地形成為最終鰭片形狀或鰭片尺寸輪廓。在一些實施例中，藉由在鰭片材料之層或鰭片基板中形成鰭片而發生鰭片尺寸調整，藉由將遮罩層施加至鰭片材料之頂表面，利用圖案圖案化遮罩層，此圖案對應於包含鰭片的功能區域之一者或更多者中的鰭片之位置，經由遮罩層暴露鰭片材料之頂表面，以及蝕刻鰭片材料以在鰭片基板中形成鰭片。在一些實施例中，以最終鰭片尺寸在IC之單個功能區域中形成鰭片，此最終鰭片尺寸為上文在步驟850中描述的選定鰭片尺寸(或鰭片高度)。
半導體基板上所形成之遮罩材料之圖案化層由遮罩材料製成，包括一或更多層光阻劑、聚醯亞胺、氧化矽、氮化矽(例如，Si3N4)、SiON、SiC、SiOC或上述之組合。在一些實施例中，遮罩包括單層遮罩材料。在一些實施例中，遮罩包括多層遮罩材料。
在一些實施例中，藉由暴露於照明源來圖案化遮罩材料。在一些實施例中，照明源為電子束源。在一些實施例中，照明源為發光的燈。在一些實施例中，光為紫外光。在一些實施例中，光為可見光。在一些實施例中，光為紅外光。在一些實施例中，照明源發射不同(UV、可見及/或紅外)光之組合。
在遮罩圖案化操作之後，蝕刻未被遮罩覆蓋的區域之鰭片或圖案之開放區域中的鰭片，以改良鰭片尺寸。在一些實施例中，在鰭片之頂表面上執行蝕刻，其中鰭片側面被先前製造步驟中沉積在鰭片之間的相鄰介電支撐材料完全覆蓋。根據一些實施例，利用電漿蝕刻或利用液體化學蝕刻溶液來執行鰭片之頂表面的蝕刻。液體化學蝕刻溶液之化學成分包括一或更多種蝕刻劑，諸如檸檬酸(C6H8O7)、過氧化氫(H2O2)、硝酸(HNO3)、硫酸(H2SO4)、鹽酸(HCl)、乙酸(CH3CO2H)、氫氟酸(HF)、緩衝氫氟酸(BHF)、磷酸(H3PO4)、氟化銨(NH4F)氫氧化鉀(KOH)、乙二胺鄰苯二酚(EDP)、TMAH(氫氧化四甲銨)或上述之組合。在一些實施例中，藉由暴露鰭片材料之上部來執行蝕刻鰭片，此鰭片材料之上部在先前製造步驟中沉積在鰭片之 間且在鰭片高度之頂表面下方凹陷的介電支撐媒體之頂表面上方延伸至液體化學蝕刻溶液，此液體化學蝕刻溶液包含上文描述之液體化學蝕刻劑中的一者或更多者。鰭片材料之上部包括鰭片材料之頂表面及側面。
在一些實施例中，蝕刻製程為乾式蝕刻或電漿蝕刻製程。使用由電磁場激發的含鹵素的反應性氣體執行基板材料之電漿蝕刻以解離成離子。反應性或蝕刻劑氣體包括CF4、SF6、NF3、Cl2、CCl2F2、SiCl4、BCl2或上述之組合，但在本揭示的一些實施例之範疇內亦可設想其他半導體材料蝕刻劑氣體。根據本領域已知的電漿蝕刻之方法，藉由交替的電磁場或藉由固定偏壓加速離子以撞擊暴露的鰭片材料。在一些實施例中，蝕刻製程包括在含氧氣氛中呈現功能區域之鰭片之暴露部分以氧化鰭片材料之外部部分，繼之以化學修整製程，諸如電漿蝕刻或液體化學蝕刻，如上所述，以移除經氧化之半導體鰭片材料及留下經改良之鰭片。在一些實施例中，執行鰭片氧化，繼之以化學修整，以提供對鰭片材料的更大選擇性及減小在製造製程期間意外移除鰭片材料的可能性。在一些實施例中，功能區域之鰭片之暴露部分為鰭片之頂表面，鰭片嵌入覆蓋鰭片之側面的介電支撐媒體中。在一些實施例中，功能區域之鰭片之暴露部分為鰭片之頂表面及側面，此等位於介電支撐媒體之頂表面上方，其中介電支撐媒體之頂表面已凹陷到低於鰭片之頂表面的位準，但仍覆蓋鰭片之側面之下部。
IC fab 850使用由遮罩室830製造的遮罩845來製造IC元件860。因此，IC fab 850至少間接地使用IC設計佈局圖822來製造IC元件860。在一些實施例中，半導體晶圓853由IC fab 850使用遮罩845來製造以形成IC元件860。在一些實施例中，IC製造包括至少間接地基於IC設計佈局圖822執行一或更多個微影曝光。半導體晶圓853包括矽基板或其上形成有材料層的其他適宜基板。半導體晶圓853進一步包括(在後續製造步驟中形成的)各個摻雜區域、介電特徵、多位準互連及類似者中之一者或更多者。
關於積體電路(IC)製造系統(例如，第8圖之系統800)及與其相關聯的IC製造流程的細節可例如在2016年2月9日授權的美國專利案第9,256,709號、2015年10月1日公開的美國授權前公開案第20150278429號、2014年2月6日公開的美國授權前公開案第20140040838號及2007年8月21日授權的美國專利案第7,260,442號中找到，此等申請案之每一者以引用之方式全部併入本文。
第9圖係根據一些實施例的電子製程控制(EPC)系統900之方塊圖。可例如使用根據一些實施例的EPC系統900實施根據一或更多個實施例的本文描述之產生單元佈局圖之方法。在一些實施例中，EPC系統900為通用計算裝置，包括硬體處理器902及非暫時性電腦可讀取儲存媒體904。其中，用電腦程式碼(或指令)906(亦即，一組可執行指令)對儲存媒體904編碼，亦即，儲存媒體儲存電腦程式碼(或指令)。由硬體處理器902執行電腦程式 碼906(至少部分地)表示EPC工具，此EPC工具實施根據一或更多者的本文描述之方法的一部分或全部(在下文中為所述製程及/或方法)。
經由匯流排918將硬體處理器902電耦接至電腦可讀取儲存媒體904。亦藉由匯流排918將硬體處理器902電耦接至I/O介面912。亦經由匯流排918將網路介面914電連接至硬體處理器902。將網路介面914連接至網路916，使得硬體處理器902及電腦可讀取儲存媒體904能夠經由網路916連接至外部元件。硬體處理器902經配置用以執行在電腦可讀取儲存媒體904中編碼的電腦程式碼906以便引發EPC系統900可用於執行所述製程及/或方法中的一部分或全部。在一或更多個實施例中，硬體處理器902為中央處理單元(central processing unit；CPU)、多處理器、分佈式處理系統、特殊應用積體電路(application specific integrated circuit；ASIC)及/或適宜處理單元。
在一或更多個實施例中，電腦可讀取儲存媒體904為電子、磁性、光學、電磁、紅外及/或半導體系統(或設備或裝置)。例如，電腦可讀取儲存媒體904包括半導體或固態記憶體、磁帶、可移電腦碟片、隨機存取記憶體(random access memory；RAM)、唯讀記憶體(read-only memory；ROM)、剛性磁碟及/或光碟。在使用光碟的一或更多個實施例中，電腦可讀取儲存媒體904包括壓縮光碟-唯讀記憶體(compact disk-read only memory；CD-ROM)、壓縮光碟-讀取/寫入(compact disk-read/write；CD-R/W)及/或數位視訊光碟(digital video disc；DVD)。
在一或更多個實施例中，儲存媒體904儲存電腦程式碼906，電腦程式碼經配置用以引發EPC系統900(其中此類執行(至少部分地)表示EPC工具)可用於執行所述製程及/或方法中的一部分或全部。在一或更多個實施例中，儲存媒體904亦儲存資訊，此資訊促進執行所述製程及/或方法中的一部分或全部。在一或更多個實施例中，儲存媒體904儲存製程控制資料908，在一些實施例中，製程控制資料包括控制演算法、主動區域資料、過渡單元資料、均勻性演算法、佈局資料，以及用於賦能各種製程之基於統計製程控制(statistical process control；SPC)及/或模型預測控制(model predictive control；MPC)的控制之常數、目標範圍、設定點及代碼。
EPC系統900包括I/O介面912。將I/O介面912耦接至外部電路系統。在一或更多個實施例中，I/O介面912包括鍵盤、鍵板、滑鼠、追蹤球、追蹤板、螢幕及/或遊標方向鍵，以便傳遞資訊及命令至硬體處理器902。
EPC系統900亦包括耦接至硬體處理器902的網路介面914。網路介面914允許EPC系統900與網路916通訊，一或更多個其他電腦系統連接至此網路。網路介面914包括無線網路介面，諸如藍芽、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，諸如乙太網路、USB或 IEEE-1364。在一或更多個實施例中，在兩個或更多個EPC系統900中實施所述製程及/或方法中的一部分或全部。
EPC系統900經配置用以經由I/O介面912接收資訊。經由I/O介面912接收的資訊包括以下中的一者或更多者：指令、資料、設計規則、製程執行歷史、目標範圍、設定點及/或由硬體處理器902處理的其他參數。藉由匯流排918將資訊傳送至硬體處理器902。EPC系統900經配置用以經由I/O介面912接收與使用者介面(user interface；UI)相關的資訊。在電腦可讀取媒體904中將資訊儲存為使用者介面(UI)910。
在一些實施例中，將所述製程及/或方法中的一部分或全部實現為由處理器執行的獨立軟體應用程式。在一些實施例中，將所述製程及/或方法中的一部分或全部實現為額外軟體應用程式的一部分的軟體應用程式。在一些實施例中，將所述製程及/或方法中的一部分或全部實現為軟體應用程式中的插件。在一些實施例中，將所述製程及/或方法之至少一者實現為EPC工具的一部分的軟體應用程式。在一些實施例中，將所述製程及/或方法中的一部分或全部實現為由EPC系統900使用的軟體應用程式。
在一些實施例中，此等製程經實現為儲存在非暫時性電腦可讀取記錄媒體中的程式的功能。非暫時性電腦可讀取記錄媒體之實例包括但不限於外部/可移除及/或內部/內置儲存器或記憶體單元，例如以下中的一者或更多 者：光碟，諸如DVD；磁碟，諸如硬碟；半導體記憶體，諸如ROM、RAM、記憶體卡及類似者。
根據一些實施例，提供用於設計半導體元件的方法，此方法包括以下步驟：分析初始半導體設計佈局以識別第一互連層圖案內的第一區段與第二區段之間的第一開放空間，第一開放空間具超過一端到端間隔的開放空間長度；選擇第一虛設圖案用於安置在第一開放空間中；以及藉由將第一虛設圖案併入第一互連層圖案中來產生經改良之半導體設計佈局。根據一些實施例，用於設計半導體元件的方法包括輸出經改良之半導體設計佈局。根據一些實施例，用於設計半導體元件的方法包括將第一虛設圖案安置在開放空間內以與第一互連層圖案的一部分直接電接觸。根據一些實施例，用於設計半導體元件的方法包括將第一虛設圖案安置在開放空間內以與第一互連層圖案電分離，其中第一虛設圖案產生在第一區段之間的第一減小的開放空間長度，處於端到端間隔限制內，以及第二減小的開放空間長度，處於端到端間隔限制內。根據一些實施例，第一虛設圖案包括第一部分與第二部分兩者，第一部分與第一互連層圖案直接電接觸，第二部分與第一互連層圖案電分離。根據其他實施例，第一虛設圖案包括第一部分與第二部分，第一部分與第一互連層圖案電分離，第二部分與第一互連層圖案電分離。根據一些實施例，第一互連層圖案包括沿第一軌跡對準的主導電元件、沿第一軌跡對準的第一虛設圖案，以及沿第二軌跡對準的第二虛設圖案，第二軌跡與第一軌跡平行。根據一 些實施例，第一互連層圖案包括與第一軌跡及第二軌跡平行的間隔軌跡，其中間隔軌跡不包括任何導電元件及/或虛設圖案。根據一些實施例，在第一軌跡與第二軌跡之間佈置間隔軌跡。
根據一些實施例，用於界定半導體元件設計的導電圖案佈局的方法包括以下步驟：針對相鄰第一導電元件與第二導電元件之間的開放區域的端到端間隔需求設定第一設計規則；識別第一設計規則之外的初始導電圖案佈局中的第一開放區域；選擇用於覆蓋第一開放區域之第一部分的第一虛設圖案，藉此剩餘第二開放區域處於第一設計規則內；以及將第一虛設圖案安置在第一開放空間內以產生經修正之導電圖案佈局。在一些實施例中，用於界定半導體元件設計的導電圖案佈局的方法包括額外步驟，此等步驟包括：針對第一虛設圖案的最大面積需求設定第二設計規則；識別第二設計規則之外的經修正之導電圖案佈局中的第一虛設圖案；選擇第二虛設圖案以便替換第一虛設圖案，其中第二虛設圖案包括至少兩個虛設圖案元件，此等虛設圖案元件各個處於第二設計規則內；用第二虛設圖案替換第一虛設圖案以產生經修正之導電圖案佈局。在一些實施例中，用於界定半導體元件設計的導電圖案佈局的方法包括額外步驟，此等步驟包括：識別具有第一設計規則之外的端到端間隔長度L3的第三開放區域；根據第二設計規則產生第三虛設圖案，使得將第三虛設圖案安置在第三開放區域內留下剩餘第四開放區域，剩餘第四開放區域處於第一設計規則內；將所 產生之第三虛設圖案儲存在記憶體裝置中，以便後續擷取來在互連層圖案內佈局，此互連層圖案具有一或更多個開放空間，此等開放空間具有L3之端到端間隔長度。
根據一些實施例，半導體元件具有互連圖案，互連圖案具有至少兩個平行軌跡，與第一軌跡對準的第一導體及第二導體，第一導體及第二導體由開放空間分開；以及第一虛設圖案，與第一軌跡對準及安置在開放空間內。根據一些實施例，第一虛設圖案與第一導體直接電接觸，且第一虛設圖案與第二導體電隔離。根據一些實施例，第一虛設圖案與第一主導體及第二主導體兩者電隔離。根據一些實施例，半導體元件包括與第二軌跡對準的第二虛設圖案，其中第二虛設圖案包括至少兩個導電元件。根據一些實施例，半導體元件包括間隔軌跡，與第一軌跡及第二軌跡平行且佈置在第一軌跡與第二軌跡之間。根據一些實施例，半導體元件包括第三虛設圖案，包括與第三軌跡對準的至少兩個導電元件，第三軌跡緊鄰第一軌跡佈置。根據一些實施例，半導體元件包括第二虛設圖案的導電元件界定第一陣列，包含第三虛設圖案的複數個導電元件界定第二陣列，且以交錯偏移配置佈置第一陣列及第二陣列。
前文概述了數個實施例之特徵，使得熟習此項技術者可更好地理解本揭示的一些實施例之態樣。熟習此項技術者應瞭解，可易於使用本揭示的一些實施例作為設計或修改其他製程及結構的基礎以便實施本文所介紹的實施例之相同目的及/或實現相同優勢。熟習此項技術者亦應認識 到，此類等效結構並未脫離本揭示的一些實施例之精神及範疇，並且可在不脫離本揭示的一些實施例之精神及範疇的情況下在本文中實施各種變化、取代及修改。
100A:積體電路佈局單元/導電圖案佈局
102:導電元件
104:導電元件
106:導電圖案
108A:導電元件
110:導電元件
112:導電元件
114A:區域
116A:間隔
EE:距離

Claims (10)

  1. 一種用於設計一半導體元件的方法，該方法包含以下步驟：分析一初始半導體設計佈局以識別在一第一互連層圖案內的一第一導電元件的一第一端與一平行第二導電元件的一第二端之間的一第一端到端間隔，其中該第一端到端間隔小於該半導體元件的一最小端到端間隔規則；選擇從該第一導電元件的該第一端延伸一第一延伸長度的一第一虛設圖案，該第一延伸長度足以使該第一端到端間隔符合該最小端到端間隔規則；以及藉由將該第一虛設圖案併入該第一互連層圖案中以形成一第二互連層圖案來產生一第一經改良之半導體設計佈局。
  2. 如請求項1所述之用於設計一半導體元件的方法，更包含：輸出該第一經改良之半導體設計佈局。
  3. 如請求項1所述之用於設計一半導體元件的方法，更包含：分析該第一經改良之半導體設計佈局以識別該第一虛設圖案的一第一端與一平行第三導電元件的一第一端之間的一第二端到端間隔，其中該第二端到端間隔小於該半導體元件的該最小端到端間隔規則； 選擇從該第一虛設圖案的該第一端延伸一第二延伸長度的一第二虛設圖案，該第二延伸長度足以使該第二端到端間隔符合該最小端到端間隔規則；以及藉由將該第二虛設圖案併入該第二互連層圖案中以形成一第三互連層圖案來產生一第二經改良之半導體設計佈局。
  4. 如請求項1所述之用於設計一半導體元件的方法，更包含：分析該初始半導體設計佈局以識別該第一互連層圖案內該第一導電元件的另一個第一端與一同軸第二導電元件的一第二端之間的一第二端到端間隔，其中該第二端到端間隔大於該半導體元件的一最大端到端間隔規則的至少兩倍；選擇具有一第二虛設圖案長度的一同軸第二虛設圖案用於安置在該第二端到端間隔內，該同軸第二虛設圖案長度足以使該第一端到端間隔符合該最小端到端間隔規則；以及藉由將該同軸第二虛擬圖案併入該第一互連層圖案中以形成該第二互連層圖案來產生一第二經改良之半導體設計佈局。
  5. 一種用於界定一半導體元件設計的一導電圖案佈局的方法，該方法包含以下步驟： 針對相鄰第一導電元件與第二導電元件之間的開放區域的一端到端間隔需求設定一第一設計規則；識別一初始導電圖案佈局中的一第一開放區域，該初始導電圖案佈局不符合該第一設計規則；選擇一第一虛設圖案，用於覆蓋該第一開放區域之一第一部分，從而一剩餘第二開放區域符合該第一設計規則；以及將該第一虛設圖案安置在該第一開放空間內以產生一經修正之導電圖案佈局。
  6. 如請求項5所述之用於界定一半導體元件設計的一導電圖案佈局的方法，更包含：針對該第一虛設圖案的一最大面積需求設定一第二設計規則；識別不符合該第二設計規則的一經修正之導電圖案佈局中的一第一虛設圖案；選擇一第二虛設圖案以便替換該第一虛設圖案，該第二虛設圖案包括複數個虛設圖案元件，其中該等虛設圖案元件之每一者符合該第二設計規則；以及用該第二虛設圖案替換該第一虛設圖案以產生該經修正之導電圖案佈局。
  7. 一種半導體元件，包含：一互連圖案，該圖案包含：複數個平行軌跡； 與一第一軌跡對準的一第一導體及一第二導體，該第一導體與該第二導體被一開放空間分隔；以及一第一虛設圖案，與該第一軌跡對準且安置在該開放空間內，其中該第一虛設圖案在該第一導體與該第二導體之間建立該半導體元件的一端到端間隔要求內的一端到端間隔距離。
  8. 如請求項7所述之半導體元件，其中：該第一虛設圖案與該第一導體直接電接觸，以及該第一虛設圖案與該第二導體電隔離。
  9. 如請求項7所述之半導體元件，其中：該第一虛設圖案與該第一導體及該第二導體兩者電隔離。
  10. 如請求項7所述之半導體元件，更包含：與一第二軌跡對準的一第二虛設圖案，該第二虛設圖案包含複數個相鄰導電元件。
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