TWI775001B - 修改積體電路佈局的方法、裝置及電腦可讀媒體 - Google Patents
修改積體電路佈局的方法、裝置及電腦可讀媒體 Download PDFInfo
- Publication number
- TWI775001B TWI775001B TW108138300A TW108138300A TWI775001B TW I775001 B TWI775001 B TW I775001B TW 108138300 A TW108138300 A TW 108138300A TW 108138300 A TW108138300 A TW 108138300A TW I775001 B TWI775001 B TW I775001B
- Authority
- TW
- Taiwan
- Prior art keywords
- line
- integrated circuit
- conductive line
- isolation structure
- conductive
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 90
- 238000002955 isolation Methods 0.000 claims abstract description 242
- 230000003071 parasitic effect Effects 0.000 claims abstract description 93
- 230000004044 response Effects 0.000 claims description 6
- 210000004027 cell Anatomy 0.000 description 57
- 238000013461 design Methods 0.000 description 54
- 238000004519 manufacturing process Methods 0.000 description 54
- 239000010410 layer Substances 0.000 description 37
- 239000000463 material Substances 0.000 description 35
- 210000002287 horizontal cell Anatomy 0.000 description 34
- 230000008569 process Effects 0.000 description 31
- 238000009792 diffusion process Methods 0.000 description 28
- 238000000926 separation method Methods 0.000 description 27
- 229910052751 metal Inorganic materials 0.000 description 26
- 239000002184 metal Substances 0.000 description 26
- 239000003989 dielectric material Substances 0.000 description 24
- 239000004065 semiconductor Substances 0.000 description 23
- 238000010586 diagram Methods 0.000 description 18
- 238000002360 preparation method Methods 0.000 description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 14
- 229920005591 polysilicon Polymers 0.000 description 14
- 238000003860 storage Methods 0.000 description 13
- 238000012545 processing Methods 0.000 description 12
- 230000015654 memory Effects 0.000 description 11
- 230000009467 reduction Effects 0.000 description 11
- 239000000758 substrate Substances 0.000 description 11
- 235000012431 wafers Nutrition 0.000 description 11
- 239000004020 conductor Substances 0.000 description 9
- 238000007667 floating Methods 0.000 description 9
- 238000005530 etching Methods 0.000 description 8
- 230000004048 modification Effects 0.000 description 8
- 238000012986 modification Methods 0.000 description 8
- 238000009826 distribution Methods 0.000 description 7
- 230000003287 optical effect Effects 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 5
- 238000004891 communication Methods 0.000 description 5
- 238000005286 illumination Methods 0.000 description 5
- 239000007788 liquid Substances 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000003486 chemical etching Methods 0.000 description 4
- 238000004590 computer program Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 230000010363 phase shift Effects 0.000 description 4
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 4
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 3
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- KRKNYBCHXYNGOX-UHFFFAOYSA-N citric acid Chemical compound OC(=O)CC(O)(C(O)=O)CC(O)=O KRKNYBCHXYNGOX-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000010894 electron beam technology Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000005672 electromagnetic field Effects 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- -1 ruthenium metals Chemical class 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 235000013599 spices Nutrition 0.000 description 2
- 238000009966 trimming Methods 0.000 description 2
- YPSXFMHXRZAGTG-UHFFFAOYSA-N 4-methoxy-2-[2-(5-methoxy-2-nitrosophenyl)ethyl]-1-nitrosobenzene Chemical compound COC1=CC=C(N=O)C(CCC=2C(=CC=C(OC)C=2)N=O)=C1 YPSXFMHXRZAGTG-UHFFFAOYSA-N 0.000 description 1
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
- 102100021569 Apoptosis regulator Bcl-2 Human genes 0.000 description 1
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 101000971171 Homo sapiens Apoptosis regulator Bcl-2 Proteins 0.000 description 1
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 1
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910003910 SiCl4 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000000872 buffer Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000002939 deleterious effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- PXBRQCKWGAHEHS-UHFFFAOYSA-N dichlorodifluoromethane Chemical compound FC(F)(Cl)Cl PXBRQCKWGAHEHS-UHFFFAOYSA-N 0.000 description 1
- 235000019404 dichlorodifluoromethane Nutrition 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000005350 fused silica glass Substances 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- GVGCUCJTUSOZKP-UHFFFAOYSA-N nitrogen trifluoride Chemical compound FN(F)F GVGCUCJTUSOZKP-UHFFFAOYSA-N 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- FDNAPBUWERUEDA-UHFFFAOYSA-N silicon tetrachloride Chemical compound Cl[Si](Cl)(Cl)Cl FDNAPBUWERUEDA-UHFFFAOYSA-N 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000004513 sizing Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/36—Circuit design at the analogue level
- G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Geometry (AREA)
- Evolutionary Computation (AREA)
- Power Engineering (AREA)
- Architecture (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
一種修改積體電路佈局的方法，包括以下操作：識別電路佈局的反轉訊號網；決定到反轉訊號網的傳導線何時具有寄生電容；及決定如何調整積體電路佈局以減小到反轉訊號網的傳導線的寄生電容。此方法進一步包括以下操作：決定是否移動積體電路佈局中的傳導線之一者的操作；及決定是否在具有寄生電容的反轉訊號網的傳導線之間插入隔離結構。一種用於修改積體電路佈局的裝置及一種具有用於修改積體電路的多個指令的電腦可讀媒體亦在此揭露。
Description
本揭示係關於一種佈局方法，特別是關於一種修改積體電路佈局的方法、裝置及電腦可讀媒體。
積體電路中之寄生電容(parasitic capacitance)在積體電路操作期間導致時序效能降級及功耗增大。積體電路中的寄生電容出現在積體電路中的相鄰傳導線(conductive line)之間，此處的一個傳導線承載電壓，而另一傳導線接地。降低寄生電容提升電路時序效能且降低功耗。
本揭示案之實施例是關於一種修改積體電路佈局的方法，包括以下操作：在積體電路佈局中識別至少一個反轉訊號網，此反轉訊號網具有在第一位置的第一傳導線及在第二位置的第二傳導線；決定第一傳導線及第二傳導線是否經受高於寄生電容臨限值的寄生電容；決定是否將第一傳導線移動到積體電路佈局中的第三位置；回應於決定將第一傳導線移動到第三位置，經由將第一傳導線移動到積體電路
佈局中的第三位置來調整積體電路佈局；及回應於決定不將第一傳導線移動到第三位置，在積體電路佈局中的第一傳導線與第二傳導線之間插入一隔離結構。
本揭示案之實施例是關於一種用於修改積體電路佈局的裝置，包括：一積體電路中的一反轉信號網，其中反轉信號網包括：作為一輸入線的一第一傳導線，其中第一傳導線用於承載一第一電壓；及作為一輸出線的一第二傳導線，其中第一傳導線及第二傳導線處於積體電路的同一位准，且第二傳導線用於承載邏輯上與第一電壓相反的一第二電壓；及第一傳導線與第二傳導線之間的一第一隔離結構，其中第一傳導線與第一隔離結構之間的一第一距離是一間隔的整數倍，且第二傳導線與第一隔離結構之間的一第二距離是間隔的整數倍。
本揭示案之實施例是關於一種具有用於修改積體電路的多個指令的電腦可讀媒體，指令包括：在一積體電路佈局中識別至少一個反轉信號網，且反轉信號網具有在一第一位置的一第一傳導線及在一第二位置的一第二傳導線；決定第一傳導線及第二傳導線是否經受高於一寄生電容臨限值的一寄生電容；決定是否將一隔離結構插入積體電路佈局；及經由在積體電路佈局的第一傳導線與第二傳導線之間插入一隔離結構來調整積體電路佈局。
100:方法
105:操作
110:操作
115:操作
120:操作
122:操作
125:操作
127:操作
150:方法
200:積體電路
202A:反相器
202B:反相器
202C:反相器
202D:反相器
202E:反相器
202F:反相器
204A:輸入
204B:輸入
204C:輸入
205A:中間輸出
205B:中間輸出
205C:中間輸出
206:輸出
300A:積體電路佈局
300B:積體電路佈局
300C:積體電路佈局
300D:積體電路佈局
300E:積體電路佈局
300F:積體電路佈局
301A:單元
301B:單元
301C:單元
301D:單元
301E:單元
301F:單元
301G:單元
301H:單元
301I:單元
301J:單元
301K:單元
301L:單元
302:傳導線/輸入線
304:傳導線
305A:軌跡
305B:軌跡
305C:軌跡
305D:軌跡
305E:軌跡
306:輸出線
307A:軌跡
307B:軌跡
307C:軌跡
307D:軌跡
307E:軌跡
308:傳導線
310:多晶矽線3
312A:電容隔離結構
312B:電容隔離結構
314:間隔距離
315:第一垂直間隔距離
316:第二水平間隔距離
317:第二垂直間隔距離
318:水平軌跡間隔
321:間隔
400:積體電路佈局
401A:軌跡
401B:軌跡
401C:軌跡
401D:軌跡
401E:軌跡
402:輸入線
404A:輸出線
404B:輸出線
406:擴散區
408:擴散區
410:多晶矽線
412A:電容隔離結構
412B:電容隔離結構
420:積體電路佈局
422:輸入線
424A:輸出線
424B:輸出線
500:積體電路佈局
501A:軌跡
501B:軌跡
501C:軌跡
501D:軌跡
501E:軌跡
502:輸入線
504A:輸出線
504B:輸出線
506:擴散區
508:擴散區
510:多晶矽線
520:積體電路佈局
522:輸入線
524A:輸出線
524B:輸出線
532A:電容隔離結構
532B:電容隔離結構
600:積體電路佈局
601A:軌跡
601B:軌跡
601C:軌跡
601D:軌跡
601E:軌跡
602:輸入線
604:輸出線
606:擴散區
608:擴散區
610:電極
620:積體電路佈局
622:輸入線
624:輸出線
632A:電容隔離結構
632B:電容隔離結構
700:積體電路佈局
701A:軌跡
701B:軌跡
701C:軌跡
701D:軌跡
701E:軌跡
702:輸入線
704A:輸出線
704B:輸出線
705:輸入線
720:積體電路佈局
722:輸入線
724A:輸出線
724B:輸出線
732A:電容隔離結構
732B:電容隔離結構
750:線長度
752:線長度
754:線長度
756:位置
757:位置
758:位置
759:位置
772:線長度
774:線長度
776:位置
778:位置
779:位置
800:積體電路佈局
801A:線位置
801B:線位置
801C:線位置
801D:線位置
801E:線位置
802:輸入線
804:輸出線
806:擴散區
808:擴散區
820:積體電路佈局
822:輸入線
824:輸出線
832:電容隔離結構
840:積體電路佈局
842:輸入線
844:輸出線
852:電容隔離結構
860:積體電路佈局
862:輸入線
864:輸出線
872:電容隔離結構
900:積體電路佈局
902:輸入線
904:輸出線
906:擴散區
908A:擴散區
908B:擴散區
910:多晶矽線
920:積體電路佈局
922:輸入線
924:輸出線
932:隔離結構
1000:積體電路佈局
1002:電路主動區
1004:中央處理單元區
1006:圖形處理單元
1008:記憶體及/或資料儲存單元
1010:訊號處理單元
1100:EDA系統
1102:硬體處理器
1104:非暫時性電腦可讀取儲存媒體
1106:電腦程式代碼
1108:匯流排
1110:輸入/輸出介面
1112:網路介面
1114:網路
1200:積體電路製造系統
1220:設計室
1222:積體電路設計佈局圖
1230:遮罩室
1232:資料準備
1244:遮罩製造
1245:遮罩
1250:積體電路製造
1252:晶圓製造
1253:半導體晶圓
1260:積體電路元件
本揭示案之態樣在結合附圖閱讀以下詳細說明時得以最清晰地理解。應注意，依據產業中之標準實務，各
種特徵並非按比例繪製。事實上，各種特徵之尺寸可任意增大或減小，以便於論述明晰。
第1A-1B圖是依據一些實施例的修改積體電路佈局的一方法的流程圖。
第2圖是依據一些實施例的積體電路佈局中的反轉訊號網的示意圖。
第3A-3F圖是依據一些實施例的積體電路佈局的示意圖。
第4A-4B圖是依據一些實施例的積體電路佈局的俯視圖。
第5A-5B圖是依據一些實施例的積體電路佈局的俯視圖。
第6A-6B圖是依據一些實施例的積體電路佈局的俯視圖。
第7A-7B圖是依據一些實施例的積體電路佈局的俯視圖。
第8A-8D圖是依據一些實施例的積體電路佈局的俯視圖。
第9A-9B圖是依據一些實施例的積體電路佈局的俯視圖。
第10圖是依據一些實施例的積體電路的方塊圖。
第11圖是依據一些實施例的具有積體電路的電腦系統的流程圖。
第12圖是依據一些實施例的具有金屬隔離結構的積體電路的製程流程圖。
以下揭示案提供眾多不同實施例或實例以用於實施本案提供標的之不同特徵。下文描述部件、值、操作、材料及配置等的特定實例以簡化本揭示案。當然，此僅係實例，並非意欲限制。可設想其他部件、值、操作、材料及配置等。例如，下文描述中第一特徵於第二特徵上方或之上的形成可包括第一特徵與第二特徵直接接觸而形成的實施例，及亦可包括第一特徵與第二特徵之間可能形成額外特徵，以使得第一特徵與第二特徵不可直接接觸的實施例。此外，本揭示案可在各種實例中重複元件符號及/或字母。此重複係以簡單與明晰為目的，且其自身不規定本文論述之各種實施例及/或配置之間的關係。
而且，本案可能使用諸如「在...之下」、「在...下方」、「下部」、「在...之上」、「上部」等等空間相對術語以便於描述，以描述一個元件或特徵與另一(或更多個)元件或特徵的關係，如圖式中所示。除圖式中繪示之定向之外，空間相對術語意欲包括元件在使用或操作中的不同定向。設備可能以其他方式定向(旋轉90度或其他定向)，且可由此同樣理解本案所使用之空間相對描述詞。
與具有降低寄生電容的積體電路類似的積體電路相比，積體電路中的寄生電容作用於增大功耗且降低積體電路電晶體的開關速度。在一些實施例中，寄生電容與彼此
非常接近的積體電路的導電特徵相關聯，使得當導電特徵中的一者或兩者經歷由導電特徵中至少一者經由電路而承載的電壓變化時，發生電容效應(capacitance effect)。藉由降低積體電路中導電特徵的電容耦合來降低寄生電容。下文的《方程式(1)》是描述平行板件電容的公式，這些平行板件具有由距離d相隔的面積A：
其中，C是電容，單位為法拉(F)，A是兩塊板件的重疊面積，單位為平方米(m2)，ε0是真空的介電常數(ε0為約8.854 x 10-12F/m)，且d是兩塊板件之間的距離，單位為米(m)。
在一些情況中，沿著積體電路層中的佈線軌跡(routing track)在相同方向上延伸的積體電路傳導線充當電容器的電極，其中每個傳導線由金屬材料、半導體材料，或另一電子承載材料製成，且經由介電材料與積體電路層內的其他傳導線隔開。出於本揭示案之實施例的目的，佈線軌跡(亦稱為軌跡)是積體電路或積體電路佈局中的一個位置，其中導電材料線能夠被放置用於電連接積體電路的部件。間隔是積體電路佈局中軌跡之間的距離。在一些情況中，積體電路佈局的單元具有大致上對應於此單元中間隔的整數倍數的單元長度。
反轉訊號網(net)是積體電路中的一結構，其輸入和輸出100%的時間內處於相反的電壓狀態。在一個實施例中，簡單的反轉訊號網是反相器，其中，當輸入具有「高」電壓時，輸出具有「低」電壓，或者當輸入具有「低」電壓時，輸出具有「高」電壓。在積體電路佈局中，反轉訊號網的輸入及輸出趨於接近。若反轉訊號網的輸入和輸出在積體電路佈局位準中的相鄰軌跡上，則寄生電容的電壓位準是積體電路佈局中相鄰傳導線對中最大的，因為反轉訊號網的輸入線與輸出線之間鄰近(proximity)及「相反電壓(opposite voltage)」恆定。
在一些實施例中，反轉訊號網的輸入是Vdd或Vss中的至少一個。在一些實施例中，反轉訊號網的輸出是Vdd或Vss中的至少一個。在一些實施例中，輸入電壓Vin=Vdd，輸出電壓Vout=Vss。在一些實施例中，輸入電壓Vin=Vss且輸出電壓Vout=Vdd。在一些實施例中，積體電路的單元具有多個輸入線及單個輸出線。在一些實施例中，積體電路的單元具有單個輸入線及至少一個輸出線。在一些實施例中，積體電路的單元包括反相器的層級(一或更多個)。在一些實施例中，Vin或Vout中之一者處於Vdd與Vss之間的一電壓位準。
當諸如反轉訊號網的輸入線的傳導線位於積體電路佈局中的第一定位或位置時，傳導線位於第一位置或第一軌跡。當積體電路傳導線移動到積體電路佈局中的新位置或定位時，傳導線移動到第二位置或第二軌跡，其中第二軌
跡與第一軌跡至少相距一個軌跡間隔。軌跡間隔是積體電路或積體電路佈局中相鄰軌跡之間的間隔。在一些實施例中，軌跡由規則的軌跡間隔隔開。在積體電路佈局的一些區域中，軌跡間隔的尺寸是相同的。在一些實施例中，基於積體電路佈局的位準(level)中的傳導線的尺寸，軌跡間隔在積體電路佈局的不同位準處改變。在一些實施例中，隨著與基板的距離增大，傳導線的尺寸及軌跡之間的間隔增大。
單層積體電路中傳導線之間的寄生電容與兩個傳導線在垂直於軌跡的方向上的重疊量成正比。寄生電容與傳導線之間的距離成反比(例如，傳導線所在的積體電路層中相鄰軌跡之間的間距或間隔(pitch)的整數倍數，但其他線間隔亦考量)。當鄰近的導電特徵彼此具有相反的導電狀態時，即，當第一傳導線承載邏輯高電壓而第二傳導線承載邏輯低電壓時，積體電路中的寄生電容增大。
當分析電路元件且輸入及輸出不處於相反狀態時，在連接至電路元件的輸入及輸出傳導線之間插入或包含隔離金屬軌跡或電容隔離結構(capacitive isolation structure；CIS)，在積體電路的某些操作狀態下具有增大而非減小的積體電路的寄生電容的更高的風險。
具有反轉訊號網的積體電路佈局，連通此反轉訊號網的輸入與輸出傳導線之間在單元中的相鄰軌跡處存在寄生電容，此積體電路佈局在輸入線與輸出線之間具有初始或原始電容C0。如《方程式(2)》所述，對於一組N個平
行傳導線，在反轉訊號網的輸入線及輸出線之間具有電容隔離結構的積體電路具有修改的或等效的寄生電容(Ceq)：
其中Ceq為在輸入與輸出金屬傳導線之間插入電容隔離結構之後，反轉訊號網輸入線與輸出線之間的等效寄生電容；C1為輸入線與距離最近的電容隔離結構之間的寄生電容；CN為輸出線與距離最近的電容隔離結構之間的寄生電容。
在反轉訊號網的輸入傳導線與輸出傳導線之間插入至少一個電容隔離結構，與輸入線與輸出線之間具有相似間距且沒有電容隔離結構的結構相比，可使輸入與輸出去耦(decouple)，以降低輸入與輸出之間的總寄生電容。
在一些實施例中，經由在準備積體電路佈局或設計的設計階段移動反轉訊號網的輸入線或輸出線中的至少一者來降低寄生電容。量測經歷寄生電容的反轉訊號網的輸入線與輸出線位置之間的第一分隔距離。當一個線(輸入線或輸出線)移動時，移動的線位於積體電路佈局中的新位置，且量測積體電路中移動的線及未移動的線之間的第二分隔距離。在一些實施例中，移動經歷寄生電容的輸入線及輸出線之二者，且新的或調整後的分隔距離大於當僅傳導線中之一者移動至積體電路佈局中的新位置或新軌跡時的分離距離。
在一些實施例中，輸入與輸出傳導線之間留有空軌跡(亦即沒有傳導線的軌跡)，以使額外或連續的介電材料將輸入與輸出傳導線彼此分隔。在一些實施例中，在反轉訊號網的輸入與輸出傳導線之間插入一或更多個電容隔離結構。在一些實施例中，插入的一或更多個電容隔離結構對稱地添加在反轉訊號網的輸入線與輸出線之間。在一些實施例中，插入的一或更多個電容隔離結構不對稱地添加在反轉訊號網的輸入線與輸出線之間。
在一些實施例中，一或更多個電容隔離結構是浮動電容隔離結構，與Vdd或Vss電隔離。在一些實施例中，一或更多個電容隔離結構連接至中間電壓，此中間電壓具有反轉訊號網的輸入電壓與反轉訊號網的輸出電壓之間的中間電壓。在一些實施例中，一或更多個電容隔離結構連接至積體電路的Vss。在一些實施例中，電容隔離結構中之一或更多者連接至積體電路的Vdd。
根據一些實施例，輸入與輸出傳導線之間的間隔數N具有至少1的值，但在本揭示案之實施例的範疇內亦可設想更大的N值。在一些實施例中，N值的上限是軌跡總數(NTracks)，如下《方程式(3)》所示：N+1=NTracks 《方程式(3)》
當反轉訊號網輸入與輸出傳導線彼此分隔達兩個或更多個間隔，且反轉訊號網輸入與輸出傳導線之間沒有電容隔離結構時，輸入與輸出傳導線之間量測的電容C0’
(分隔後)小於反轉訊號網的輸入與輸出之間的原始電容C0(分隔前)，例如C0 Σ C’0。
第1A圖是依據一些實施例的修改積體電路佈局的一方法100的流程圖。在操作105中，根據級(stage)分析積體電路佈局，以便識別佈局內的反轉訊號網。在一些實施例中，級是接收輸入且提供輸出的積體電路的一個單元。在一些實施例中，級是以協調方式一起操縱積體電路中的訊號的一組單元。如上所述，反轉訊號網是其中輸入與輸出始終具有相反電壓狀態的電路元件。在一些實施例中，高壓狀態對應於Vdd。在一些實施例中，低壓狀態對應於Vss。在一些實施例中，反轉訊號網具有高壓狀態(Vdd)或低壓狀態(Vss)中之一者的輸入，及高壓狀態(Vdd)或低壓狀態(Vss)中另一者的輸出。在一些實施例中，積體電路具有在高電壓狀態與低電壓狀態之間的中間電壓狀態。反轉訊號網積體電路根據供應至反轉訊號網的電壓，使輸入線與輸出線恆定處於「相反」的電壓狀態。在一些實施例中，反轉訊號網是互補金屬氧化物半導體(CMOS)積體電路的反相器。在一些實施例中，反轉訊號網包括複數個具有連接的輸入線及輸出線的反相器。
在積體電路佈局的分析期間，積體電路佈局的單個單元被識別為方法100的後續操作的反轉訊號網的一部分。
在操作110中，對於在操作105中識別的積體電路的反轉訊號網，分析反轉訊號網的輸入線及輸出線在積體
電路佈局中的位置。在一些實施例中，輸入線及輸出線在積體電路佈局的單元的相鄰軌跡上。在一些實施例中，反轉訊號網的輸入線及輸出線在積體電路佈局的單元中至少隔開一個軌跡。無論輸入線及輸出線是在相鄰的軌跡上，還是至少隔開一個軌跡，皆評估輸入線及輸出線之寄生電容。當輸入線及輸出線經歷高於寄生電容臨限值的寄生電容時，輸入線及輸出線在臨限距離內，且在積體電路佈局修改期間成為線位置調整的候選。
積體電路的設計規格用於決定積體電路中傳導線之間可接受的寄生電容量。對於積體電路的給定佈局，寄生電容的量隨著積體電路的實際工作電壓而變化。在一些實施例中，當積體電路超頻(overclock)時，經由增加積體電路的工作電壓，在積體電路的第一較低工作電壓下具有可接受寄生電容量的電路佈局，其在第二較高工作電壓下具有不可接受寄生電容量。在一些實施例中，使用積體電路的SPICE/RC模型化來決定積體電路佈局中傳導線的寄生電容。基於積體電路的設計規格而設置寄生電容臨限值。例如，利用設計開關速度及功耗來決定合適的寄生電容臨限值，以便積體電路按預期工作。基於反轉訊號網的輸入傳導線與輸出傳導線之間的間隔距離來決定所決定的寄生電容，以便與寄生電容臨限值進行比較。
在操作115中，對於具有超過寄生電容臨限值的輸入線及輸出線的每個反轉訊號網，修改積體電路佈局，以減小反轉訊號網的輸入線與輸出線之間的寄生電容。在操
作115之後，方法返回操作110，直到積體電路的每個反轉訊號網具有等於或小於寄生電容臨限值的寄生電容。
第1B圖是方法150的流程圖，進一步闡明了如操作115中所述的積體電路佈局修改。在操作120中，決定是否調整積體電路佈局中傳導線的位置。是否調整傳導線位置的決定是基於傳導線之間的初始間隔距離、移動傳導線的可用位置、積體電路的佈線複雜性或積體電路中反轉訊號網的優先級(priority)中的至少一者。大的初始分離距離不利於移動傳導線的位置，因為其增大了在反轉訊號網的傳導線之間添加額外元件以減小寄生電容能力的可能性。少量可用於移動傳導線的位置不利於移動傳導線，因為移動傳導線的選項受限。隨著佈線複雜性的增加，移動傳導線的可能性降低，因為若移動傳導線，會對互連結構的其他位準產生影響。反轉訊號網的優先級與反轉訊號網對積體電路整體操作的影響有關。隨著反轉訊號網的優先級降低，移動反轉訊號網的傳導線的可能性降低，因為修改佈局中增加的時間超過積體電路效能的微小改善。在一些實施例中，識別更高優先級的反轉訊號網；且基於此識別的優先級修改佈局。若要在積體電路佈局中移動傳導線位置，則方法150繼續執行操作122。若積體電路佈局內沒有傳導線位置待移動，則方法150繼續執行操作125。
在操作122中，作為積體電路修改的一部分，積體電路中反轉訊號網的輸入線及輸出線中的一或更多者的線位置被移動到積體電路中的不同軌跡，且方法150繼續
執行操作125。在一些實施例中，整個傳導線從初始軌跡移動到不同軌跡。在一些實施例中，少於全部的傳導線從初始軌跡移動到不同的軌跡。
在操作125中，決定是否將一或更多個隔離結構添加到反轉訊號網的輸入線與輸出線之間的積體電路佈局中，以降低反轉訊號網的寄生電容。是否插入電容隔離結構的決定是基於傳導線之間的間隔距離或製造複雜性中的至少一者。由於增加電容隔離結構的製程容易，大的初始間隔距離對插入電容隔離結構很有利。隨著製造複雜性的增加，插入電容隔離結構的可能性降低，因為製造誤差的成本及風險增加。如上所述，在一些實施例中，基於對積體電路操作的影響的優先級來分析反轉訊號網。若要將一或更多個隔離結構添加到積體電路佈局，則方法150繼續執行操作127。若沒有隔離結構要添加到積體電路佈局，則方法150繼續執行操作110(見方法100)，在操作110中，調整佈局將改變反轉訊號網中的傳導線的佈置，此為整體佈局修改的一部分。在一些實施例中，將電容隔離結構添加到積體電路佈局，其中電容隔離結構是浮動或虛設隔離結構。在一些實施例中，添加到積體電路佈局的隔離結構是在反轉訊號網的輸入線與輸出線之間的位置處的額外介電材料。
在操作127中，至少一個電容隔離結構插入到積體電路佈局中。在一些實施例中，將電容隔離結構添加到積體電路佈局包括與決定積體電路佈局中的至少一個電容隔離結構的至少一個位置相關聯的步驟。在一些實施例中，
操作127包括與決定在至少一個位置的電容隔離結構的類型相關聯的步驟，用於添加電容隔離結構。在一些實施例中，添加到積體電路佈局的一或更多個電容隔離結構中的每一個都是相同類型的電容隔離結構。在一些實施例中，一或更多個電容隔離結構並非相同類型的電容隔離結構。在一些實施例中，隔離結構是浮動隔離結構。在一些實施例中，隔離結構是虛設隔離結構。在一些實施例中，隔離結構是積體電路層中的額外介電材料。在一些實施例中，添加到積體電路佈局的一或更多個電容隔離結構中的每一個的定位在積體電路佈局的軌跡上，這些定位沿著經歷寄生電容減小的反轉訊號網的輸入線與輸出線之間的第一方向，彼此相隔相鄰電容積體結構及/或輸入線或輸出線之間的規則間隔的整數倍。
在一些實施例中，將隔離結構插入積體電路佈局進一步包括決定隔離結構端部的線位置。在一些實施例中，插入的電容隔離結構與最靠近隔離結構的傳導線(輸入線及輸出線)的最遠端對齊(例如，參見第8B圖，元件832)。在一些實施例中，插入的隔離結構與一傳導線的最遠端對齊，且在隔離結構的另一端對齊非平行的線端位置(例如，參見第8C圖，元件852)。在一些實施例中，隔離結構與傳導線中的一者的線端完全對齊，且不將線端與傳導線中另一者對齊(例如，參見第8D圖，元件872)。
積體電路佈局中的軌跡彼此平行，且在相鄰軌跡之間具有均勻的間距或間隔。
在一些實施例中，積體電路的第一區域中的軌跡及積體電路的第二區域中的軌跡彼此對齊。在一些實施例中，積體電路的第一區域中的軌跡及積體電路的第二區域中的軌跡彼此不對齊。在一些實施例中，軌跡及第一區域垂直於積體電路的第二區域中的軌跡。在一些實施例中，積體電路的第二區域中的軌跡與第一區域中的軌跡成不同於0°或90°的角度。
在完成如上所述的積體電路佈局調整之後，製造積體電路，其中至少一個積體電路佈局經調整以減小寄生電容(例如，參見第12圖)。
第2圖是根據一些實施例的包括反轉訊號網的積體電路200的示意圖。積體電路200包括複數個反相器202A-F，其中輸入及輸出始終是相同的訊號網，這些反相器202A-F用於將一系列輸入204A-C引導到輸出206中。輸入204A-C及中間輸出205A-C處於彼此相反的電壓狀態。積體電路200的輸入級包括反相器202A-202C。積體電路200的輸出級是反相器202F。中間反相器202D-E是積體電路200的中間級，且基於施加到中間反相器202D-E的P摻雜場發射電晶體(P-doped field emission transistor；PFET)及N摻雜場發射電晶體(N-doped field emission transistor；NFET)的電壓來執行積體電路的邏輯開關功能。獨立地分析每個級的輸入及每個級的輸出(參見第1A圖，操作105)，以決定寄生電容何時干擾積體電路的效能。積體電路200包括輸入端204A及輸出端205A作為反轉訊
號網的實例，因為輸入204A的電壓始終與輸出205A的電壓邏輯相反。類似地，輸入204B及輸出205B定義了反轉訊號網；輸入204C及205C定義了反轉訊號網。輸入204A及輸出205B不形成反轉訊號網，因為輸入204A的電壓不一定在邏輯上與輸出205B的電壓相反。當發現寄生電容將積體電路的效能降低到設計臨限值以下時，在製造積體電路之前修改所識別的反轉訊號網的傳導線，以減輕及/或減少積體電路的反轉訊號網中的寄生電容量。
第3A-3F圖是根據一些實施例的積體電路佈局300A-300F的示意圖。為了清楚起見，第3A-3F圖中相同的元件被給予相同的元件識別符號，但個別單元301A-301L有所不同。第3A圖是根據一些實施例的第一積體電路佈局300A的示意圖。第一積體電路佈局300A包括「水平」單元301A及「垂直」單元301B。在水平單元301A中，傳導線(例如，參見第3A圖的傳導線302、304、308)位於在垂直於多晶矽線310的方向上延伸的軌跡上或與其對齊。在垂直單元301B中，傳導線(例如，參見傳導線302、304及308)位於在平行於多晶矽線310的方向上延伸的軌跡上或與其對齊。水平單元301A及垂直單元301B中的每一個都具有用於反轉訊號網的輸入線302及用於反轉訊號網的輸出線304、擴散區306及擴散區308。根據一些實施例，擴散區是電晶體的P摻雜區或N摻雜區。在一些實施例中，P摻雜區是電晶體的源極。在一些實施例中，P摻雜區是電晶體的汲極。在一些實施例中，N摻雜區是電晶體的源極或汲
極。多晶矽線310穿過擴散區306與308之間的距離。在此處描述的水平單元301A及其他水平單元(301C、301E、301G、301I及301K)中，軌跡305A-E在垂直於多晶矽線310的長度的方向上延伸。此處描述的垂直單元301B及其他垂直單元(301D、301F、301H、301J及301L)中，軌跡307A-E在平行於多晶矽線310的長度的方向上延伸。
在水平單元301A中，反轉訊號網的輸入線302及輸出線304位於相鄰的軌跡305A及305B上，且經歷超過寄生電容臨限值的寄生電容。軌跡305C-E是積體電路佈局的空軌跡。在垂直單元301B中，輸入線302及輸出線304在相鄰的軌跡307A及307B上，且軌跡307C-E是積體電路佈局的空軌跡。與水平單元301A一樣，輸入線302及輸出線304經歷超過寄生電容臨限值的寄生電容。因此，對於水平單元301A及垂直單元301B中的每一者，輸入線或輸出線304中的至少一者是如上文在操作115(或在操作120-127)中所述的積體電路佈局調整流程期間移動的候選。
第3B圖是根據一些實施例的第二積體電路佈局300B的示意圖。與水平單元301A及垂直單元301B相比，水平單元301C及垂直單元301D包括移動到新軌跡的輸出線304。至少根據第1B圖的揭示內容，操作120-122，輸出線304移動到水平單元301C中的軌跡305E，且輸出線304移動到垂直單元301D中的軌跡307E，以便降低積體電路的反轉訊號網的寄生電容。經由將反轉訊號網的傳導線移動到新的軌跡，更大量的介電材料位於輸入線302與輸出線
304之間，使得增加的距離及更大量的介電材料減少了輸入線302與輸出線304之間的電容耦合，降低了在單元操作期間積體電路中的寄生電容。在一些實施例中，移動輸入線302而非移動輸出線304。在一些實施例中，輸出線304移動到不同的軌跡，例如305C、305D、307C或307D，以使積體電路的互連結構的其他位準中的重新佈線減至最小。
第3C圖是根據一些實施例的第三積體電路佈局300C的示意圖。水平單元301E是第3B圖中水平單元301C佈局的修改，其中電容隔離結構312A已經被添加到水平單元301E。電容隔離結構312A在平行於輸入線302及輸出線304，且平行於水平單元301E的軌跡305A-E的方向上延伸。在一些實施例中，電容隔離結構312A或電容隔離結構312B是浮動金屬線。在一些實施例中，電容隔離結構312A或電容隔離結構312B是不相關的線。浮動金屬線是沉積在積體電路層中的金屬線，但不連接到積體電路其他層中的導電元件。因此，浮動金屬線充當輸入線與輸出線(如輸入線302及輸出線304)之間的電隔離電容緩衝器。不相關線是積體電路層中的連接到積體電路的電壓電源的傳導線。在一些實施例中，不相關線連接到Vdd。在一些實施例中，不相關線連接到Vss。在一些實施例中，不相關線連接到具有介於Vdd與Vss之間電壓的傳導線。
電容隔離結構312A位於水平單元301E中的軌跡305C處。電容隔離結構312B位於垂直單元301F中的軌跡307C處。在一些實施例中，電容隔離結構位於單元中的
不同軌跡上。在一些實施例中，電容隔離結構位於積體電路佈局的軌跡之間。例如，在兩個空軌跡位於輸入線與輸出線之間的實施例中，電容隔離結構位於輸入線與輸出線之間的兩個空軌跡之間。
在第3C圖中，水平單元301E具有位於水平單元301E的輸入線302與輸出線304之間的單個電容隔離結構，即電容隔離結構312A。在垂直單元301F中，單個電容隔離結構，即電容隔離結構312B，位於垂直單元301F的輸入線302與輸出線304之間。根據一些實施例，電容隔離結構對稱地位於輸入線與輸出線之間。根據一些實施例，線端及輸出線之間的電容隔離結構不對稱地位於例如單元的輸入線與輸出線之間的軌跡305B或軌跡307B上。在一些實施例中，多個電容隔離結構位於輸入線302與輸出線304之間。
第3D圖是根據一些實施例的第四積體電路佈局300D的示意圖。第3D圖包括水平單元301G及垂直單元301H。在水平單元301G中，電容隔離結構312A位於輸入線302與輸出線304之間。輸入線302在軌跡305A，輸出線304在軌跡305C，且電容隔離結構312A在軌跡305B。軌跡305A與軌跡305B相距達第一水平間隔距離314。軌跡305C與軌跡305A相距達第二水平間隔距離316，其中第二水平間隔距離316是第一水平間隔距離314的兩倍長。在垂直單元301H中，電容隔離結構312B位於軌跡307A處的輸入線302與軌跡307C處的輸出線306之間的軌跡307B處。垂直單元301H中的每個軌跡分隔達第一垂直間隔距離
315。第二垂直間隔距離317等於第一垂直間隔距離315的兩倍。
在水平單元301G中，電容隔離結構312A與輸入線302及輸出線304相鄰，不同於水平單元301E，在水平單元301E中，空軌跡305B將電容隔離結構312A與輸入線302與輸出線304中的每一者分隔開。
第3E圖是根據一些實施例的第五積體電路佈局300E的示意圖。第3E圖包括水平單元301I及垂直單元301J。在水平單元301I中，輸入線302在軌跡305A處，輸出線304在軌跡305D處，且多個電容隔離結構312A位於輸入線302與輸出線304之間的軌跡305B及305C處。水平軌跡間隔314將水平單元301I中的每個軌跡305A-E分隔開。水平軌跡間隔318等於軌跡間隔314尺寸的三倍。水平單元301I中的每個電容隔離結構312A與此單元的最近傳導線相距達一間隔距離314。此外，電容隔離結構312A彼此之間的間隔距離314相同。
在垂直單元301J中，輸入線302與最近電容隔離結構312B相距達第一垂直間隔距離315，輸出線304與最近的電容隔離結構312B相距達第一垂直間隔距離315，且兩個電容隔離結構亦彼此相距達第一垂直間隔距離315。
第3F圖是根據一些實施例的第六積體電路佈局300F的示意圖。第3F圖包括水平單元301K及垂直單元301L。在水平單元301K中，輸入線302位於軌跡305A，輸出線304位於軌跡305E，電容隔離結構312A位於軌跡
305B-305D。每個單獨的軌跡305A-305E由水平軌跡間隔314分隔開。輸入線302與輸出線304由軌跡間隔320分隔開。軌跡間隔320等於水平軌跡間隔314長度的四倍。
在垂直單元301L中，輸入線302位於軌跡307A，輸出線304位於軌跡307E，且電容隔離結構312B位於軌跡307B-307D。每個軌跡307A-307E與相鄰軌跡相隔達一垂直軌跡間隔315，且輸入線302與輸出線304相隔達一間隔321，其中間隔等於垂直軌跡間隔315的四倍。
第4A圖是根據一些實施例的積體電路佈局400的俯視圖。在第4A圖中，積體電路佈局包括輸入線402及兩個輸出線404A及404B。輸入線402在軌跡401C，輸出線404A在軌跡401B，且輸出線404B在軌跡401D。多晶矽線410從擴散區406上方延伸穿過單元到達擴散區408上方。擴散區406及擴散區408在多晶矽線410垂直下方，且多晶矽線410在傳導線(輸入線402及輸出線404A-B)下方。輸入線402緊鄰輸出線404A及輸出線404B。積體電路佈局400對於輸入線402及輸出線404A-B的反轉訊號網具有超過寄生電容臨限值的寄生電容。因此，根據方法100的操作115，如上所述，輸出線404A-B移動至積體電路佈局中的新定位，以減小寄生電容。
第4B圖是根據一些實施例的積體電路佈局420的俯視圖。類似於積體電路佈局400的元件，積體電路佈局420的元件具有相同的元件識別符號，遞增20(例如，第4A圖中的輸入線402相當於第4B圖中的輸入線422)。輸出線
424A位於軌跡401A，且輸出線424B位於軌跡401E。電容隔離結構412A位於軌跡401B，而一個電容隔離結構(412B)位於軌跡401D。輸入線422與輸出線424A及424B中每一者之間的電容隔離結構降低了積體電路佈局420的寄生電容。
根據一些實施例，經由在輸入線與兩個輸出線之間添加電容隔離結構，導致速度增加至少1.6%，且積體電路功耗減少至少1.9%。根據本揭示之實施例內容，速度變化及功耗變化的程度與插入的電容隔離結構的定位周圍的特定電路結構相關。儘管第4A-4B圖是水平單元，但是本領域一般技術人員將理解，此描述適用於與第4A-4B圖類似的垂直單元。
第5A圖是根據一些實施例的積體電路佈局500的俯視圖。在第5A圖中，輸入線502位於軌跡501D，輸出線504A及504B位於軌跡501A及501E。多晶矽線510從擴散區506上方延伸至擴散區508上方。靠近輸出線504B的輸入線502遭受高於寄生電容臨限值的寄生電容。因此，降低積體電路佈局的寄生電容是經由將輸入線502移動到積體電路佈局500中的新軌跡來實現的。
第5B圖是根據一些實施例的積體電路佈局520的俯視圖。在第5B圖中，與積體電路佈局500的元件類似，積體電路佈局520的元件由遞增20的元件符號表示(例如，積體電路佈局500中的輸入線502對應於積體電路佈局520中的輸入線522)。在第5B圖中，輸入線522對稱地位於軌
跡501A處的輸出線524A與軌跡501E處的輸出線524B之間的軌跡501C處。電容隔離結構532A位於輸入線522與輸出線524A之間的軌跡501B處。電容隔離結構532B位於輸入線522與輸出線524B之間的軌跡501D處。
根據一些實施例，電容隔離結構532A及電容隔離結構532B是相同類型的電容隔離結構。根據一些實施例，電容隔離結構532A及電容隔離結構532B是不同類型的電容隔離結構。根據一些實施例，電容隔離結構532A及532B都是不相關網型隔離結構。根據一些實施例，經由在輸入線與兩個輸出線的每一者之間插入不相關網型隔離結構，導致速度增加至少0.6%，且功耗降低至少2.4%。根據本揭示之實施例內容，速度變化及功耗變化的程度與插入的電容隔離結構的定位周圍的特定電路結構相關。儘管第5A-5B圖是水平單元，但是本領域一般技術人員將理解，此描述適用於與第5A-5B圖類似的垂直單元。
第6A圖是根據一些實施例的積體電路佈局600的俯視圖。在積體電路佈局600中，輸入線602位於軌跡601B，且輸出線604是軌跡601C。電極610從擴散區606上方延伸到擴散區608上方。彼此相鄰的輸入線602及輸出線604由於兩個線之間的接近性而經歷高於寄生電容臨限值的寄生電容。為降低積體電路佈局600中的寄生電容，根據方法100的操作115，輸入線602或輸出線604之一者是可移動的。
第6B圖是根據一些實施例的積體電路佈局的俯視圖。類似於積體電路佈局600的元件，積體電路佈局620的元件具有類似於積體電路佈局600中的元件識別符號的元件識別符號，以遞增20表示。在積體電路佈局620中，輸出線624位於軌跡601E處，距輸入線622三個軌跡間隔。位於軌跡601C及601D處的電容隔離結構632A及632B將輸入線622與輸出線624分開。電容隔離結構632A及632B是不同類型的電容隔離結構。電容隔離結構632A是浮動電容隔離結構，而電容隔離結構632B是不相關網型隔離結構。根據一些實施例，在反轉訊號的輸入線與輸出線之間具有不同類型電容隔離結構的積體電路佈局的一實施例意味著經歷至少0.75%的速度增大及至少2.30%的功耗降低。儘管第6A-6B圖是水平單元，但是本領域一般技術人員將理解，此描述適用於與第6A-6B圖類似的垂直單元。
第7A圖是根據一些實施例的積體電路佈局700的俯視圖。輸入線702位於軌跡701D，輸出線704A位於軌跡701A，輸出線704B位於軌跡701E。輸入線705位於軌跡701B，與輸出線704A分開。輸入線702具有從位置756延伸到位置758的線長度754。輸入線705具有從位置756延伸到位置757的線長度750。輸出線704A及輸出線704B具有從位置758延伸到位置759的線長度752。由於輸入線702與輸出線704B之間的接近性，積體電路佈局700具有高於寄生電容臨限值的寄生電容。為降低積體電路佈局700中的
寄生電容，輸入線702及輸出線704B應經由移動這些線中的一或兩者來分隔開。
第7B圖是根據一些實施例的積體電路佈局720的俯視圖。對應於積體電路佈局700的元件的積體電路佈局720的元件具有相同的元件識別符號，以遞增20表示。因此，積體電路佈局720中的輸入線722電路佈局720對應於積體電路佈局700中的輸入線702。在第7B圖中，輸入線722位於軌跡701C，輸出線724A(對應於輸出線704A)位於軌跡701A，且輸出線724B(對應於輸出線704B)位於軌跡701E。
電容隔離結構732A在軌跡701B，且電容隔離結構732B在軌跡701D。儘管輸出線724A及輸出線724B具有從位置778延伸到779的線長度772，但是電容隔離結構732A及732B具有從位置776延伸到778的線長度774。根據一些實施例，將輸入線與輸出線分隔開的電容隔離結構的長度不同於輸出線的長度。根據一些實施例，電容隔離結構的長度大於輸出線的長度。根據一些實施例，當積體電路佈局中輸入線的長度比輸出線長時，電容隔離結構的長度等於輸入線的長度。根據一些實施例，隔離結構732A及隔離結構732B是不相關網型隔離結構。根據一些實施例，在具有第一長度的輸入線及具有第二長度的輸出線之間添加不相關網型隔離結構，其中輸出線的長度小於輸入線的長度，導致開關速度增加至少2.6%，且功耗降低至少4.1%。儘管第
7A-7B圖是水平單元，但本領域一般技術人員將理解，此描述適用於與第7A-7B圖類似的垂直單元。
第8A圖是根據一些實施例的積體電路佈局800的俯視圖。在積體電路佈局800中，輸入線802從擴散區806上方的線位置801B延伸到線位置801D。輸出線804從擴散區808上方的線位置801A延伸至線位置801C。輸入線802及輸出線804不對齊，其中輸入線802及輸出線804中各者的兩端不與另一者的兩端對齊。在一些實施例中，輸入線與輸出線部分不對齊，其中輸入線的一端與輸出線的一端對齊(例如，多個線共享一線定位)，而線的另一端不對齊(例如，多個線不共享一線定位)。由於輸入線802及輸出線804之間的接近性，輸入線802及輸出線804經歷高於寄生電容臨限值的寄生電容。為降低輸入線802與輸出線804之間的寄生電容，積體電路佈局800經歷修改以改變輸入線802或輸出線804之一者的位置。
第8B圖是根據一些實施例的積體電路佈局820的俯視圖。類似於積體電路佈局800的元件的積體電路佈局820的元件用類似於積體電路佈局中的識別符號的元件識別符號來標識，以遞增20表示。因此，積體電路佈局800中的輸入線802與積體電路佈局820中的輸入線822相關聯。在積體電路佈局820中，輸入線822從線位置801B延伸到線位置801D，而輸出線824從線位置801A延伸到線位置801C。電容隔離結構832從線位置801A延伸到線位置801D。電容隔離結構832是完全對齊的電容隔離結構，從
輸出線的最遠端(線位置801A)及輸入線的最遠端(線位置801D)延伸。電容隔離結構832是延伸的完全對齊的電容隔離結構，其中此電容隔離結構832在反轉訊號網的每個輸入線與輸出線的最遠線位置之間延伸。根據一些實施例，與前文描述的未修改的積體電路佈局(例如佈局800)相比，在反轉訊號網的輸入線與輸出線之間具有延伸的完全對齊的電容隔離結構832的積體電路佈局(如佈局820)經歷至少1.05%的速度增加及至少0.85%的功耗降低。
第8C圖是根據一些實施例的積體電路佈局840的俯視圖。類似於積體電路佈局800的元件的積體電路佈局840的元件用類似於積體電路佈局中的識別符號的元件識別符號來標識，以遞增40表示。因此，積體電路佈局800中的輸入線802與積體電路佈局840中的輸入線842相關聯。根據一些實施例，積體電路佈局840是基於積體電路佈局800及820的修改佈局。在積體電路佈局840中，電容隔離結構852在線位置801A處與輸出線844的端部對齊，而電容隔離結構852的另一端沿著線位置801E與輸入線842及輸出線844的端部對齊。線位置801E從輸入線842的一端延伸到輸出線844的一端，且不平行於線位置801A-D。電容隔離結構852是部分對齊的隔離結構，其中僅電容隔離結構852的一端與平行線位置(例如，線位置801A-D之一者)處的傳導線(例如，輸入線842或輸出線844)對齊。
第8D圖是根據一些實施例的積體電路佈局860的俯視圖。類似於積體電路佈局800的元件的積體電路佈局
860的元件用類似於積體電路佈局中的識別符號的元件識別符號來標識，以遞增60表示。因此，積體電路佈局800中的輸入線802與積體電路佈局860中的輸入線862相關聯。電容隔離結構872在線位置801A及線位置801C處與輸出線864的端部對齊。電容隔離結構872是縮短的完全對齊的電容隔離結構，其中電容隔離結構872與輸出線864的長度相同。在一些實施例中，電容隔離結構與積體電路佈局層中鄰接電容隔離結構的輸入線具有相同的長度。電容隔離結構872及852在降低反轉訊號網的輸入及輸出的寄生電容方面不如電容隔離結構832有效，因為電容隔離結構832在輸入線822與輸出線824之間提供了比電容隔離結構852(相對於輸入線842與輸出線844而言)及電容隔離結構872(相對於輸入線862與輸出線864而言)更完整的覆蓋。儘管第8A-8D圖是水平單元，但是本領域一般技術人員將理解，此描述適用於與第8A-8D圖類似的垂直單元。
第9A圖是根據一些實施例的積體電路佈局900的俯視圖。在積體電路佈局900中，輸入線902與輸出線904重疊。輸出線904在擴散區906上方延伸，而輸出線904在擴散區908b上方延伸。多個多晶矽線910從擴散區906上方延伸至擴散區908A及908B上方。輸入線902及輸出線904是非對齊的傳導線，且由於積體電路佈局900中的接近性而經歷高於寄生電容臨限值的寄生電容。為降低寄生電容，輸入線與輸出線中的一或更多者移入調整後的積體電路中(參見下文的積體電路佈局920)。
第9B圖是根據一些實施例的積體電路佈局920的俯視圖。在積體電路佈局920中，對應於先前在積體電路佈局900中識別的元件的電路元件用遞增20的元件識別符號來識別。隔離結構932是位於輸入線922與輸出線924之間的額外介電材料。在一些實施例中，隔離結構處的介電材料與輸入線922與輸出線924周圍的介電材料的剩餘部分是相同的介電材料。在一些實施例中，隔離結構932的介電材料與積體電路層的介電材料不同。在積體電路層中放置兩個或兩個以上隔離結構比當單個隔離結構位於反轉訊號網的輸入線與輸出線之間時提供更大幅度的寄生電容的降低。根據一些實施例，與佈局920中的隔離結構932類似，具有兩個「空軌跡」或額外介電材料隔離結構的積體電路佈局經歷至少0.51%的開關速度增加及至少1.05%的功耗降低。儘管第9A-9B圖是水平單元，但是本領域一般技術人員將理解，此描述適用於與第9A-9B圖類似的垂直單元。
將前文描述的積體電路佈局調整態樣納入單元佈局資料館(library of standard cells)中，用於經由積體電路功能及設計標準的SPICE/RC模型化來開發積體電路。此處描述的單元佈局調整是在製程之前的積體電路設計階段進行的，以在積體電路層中形成積體電路元件。
根據一些實施例，電容隔離結構被組合並按順序添加到積體電路中。如下給出功耗降低及開關速度增加的峰值及平均值。在一些實施例中，對於反轉訊號網的輸入線與輸出線的組合，經歷如本文所述的佈局調整的標準單元資
料館經歷高達5.25%的速度增加，平均增加1.62%，及高達8.9%的功耗降低，資料館(library)的單元之間的功耗平均降低2.31%。在一些實施例中，對於反轉訊號網的輸入線與輸出線，經歷如本文所述的佈局調整的標準單元資料館經歷高達6.63%的開關速度增加，平均速度增加1.17%，及高達6.46%的功耗降低，平均功耗降低0.89%。
對於反轉訊號網的輸入線與輸出線的組合，經歷如本文所述的佈局調整的標準單元經歷高達5.23%的速度增加，平均增加1.03%，及資料館單元經歷高達6.76%的功耗降低，功耗平均降低1.89%。在一些實施例中，對於反轉訊號網的輸入線與輸出線，經歷如本文所述的佈局調整的標準單元資料館經歷高達1.39%的開關速度增加，平均速度增加0.32%，及高達1.25%的功耗降低，平均功耗降低0.28%。
在一些實施例中，導電材料選自鎢、鈷、鈦、鉭、鈀、鉑、釕(ruthenium)金屬或其合金中的一或更多者，或者有助於半導體元件製造方案的其他材料。在一些實施例中，介電材料是選自二氧化矽、氮化矽、氮氧化矽、低介電常數(low-k)介電材料、多孔絕緣體材料或半導體製造方案中使用的一些其他介電材料的材料。
一種用於降低積體電路寄生電容的技術是在相互耦合的導電特徵之間放置隔離特徵。一類隔離特徵是插入金屬結構。插入金屬結構是在積體電路的同一層中作為傳導線而形成的金屬線，若積體電路中沒有插入金屬結構，則這
些金屬線將相互耦合。將插入金屬結構添加到具有相反導電狀態的傳導線之間的積體電路中。例如，積體電路中的NOT電路元件接收第一輸入並輸出與第一輸入相反的第一輸出。因此，當NOT電路元件接收到正電壓作為其輸入時，則NOT電路元件輸出零電壓輸出，反之，當NOT電路元件接收到零電壓輸入時，電路元件輸出正電壓輸出。
放置在積體電路中的電容隔離結構，位於始終具有相反電壓分佈或「相反」電壓狀態的電路部件之間，如NOT電路元件的輸入及輸出，對積體電路的整體效能具有持續的改善，因為寄生電容始終由於電容隔離結構而減小。在將電容隔離結構添加到「AND」或「OR」電路元件的輸入與輸出之間的軌跡的情況下，一些電壓分佈將具有改善的寄生電容，而一些電壓分佈將對寄生電容具有有害影響。NOT電路元件在輸入線與輸出線之間具有100%的「相反」電壓分佈，而對於NOT或OR電路元件，僅25%的電壓分佈導致「相反」電壓分佈，75%的電壓分佈具有至少一個「相同」電壓分佈(其中輸入及輸出電壓皆等於積體電路的「高」電壓設定點，或者皆等於積體電路的「低」電壓設定點)。
根據一些實施例，電容隔離結構是位於導電狀態反轉或相反的傳導線之間的接地金屬線。在某些情況下，插入金屬結構具有浮動電壓。一些積體電路在插入金屬軌跡結構將位於的位置採用空軌跡(即介電材料)。在一些實施例中，插入金屬軌跡結構是積體電路的不相關網結構。
具有電容隔離結構的積體電路在導電狀態相反的傳導線之間具有一或更多個金屬隔離線。例如，一些積體電路在具有反轉電壓狀態的傳導線之間包括多達三個隔離金屬軌跡結構，以便將傳導線彼此隔離。根據積體電路的金屬線之間的間隔，具有多個電容隔離結構的積體電路可以佔據與沒有隔離金屬軌跡的積體電路同量的空間，寄生電容更小且開關速度更高。
第10圖是根據一些實施例的積體電路佈局1000的示意圖。積體電路佈局1000包括具有電晶體及其他電路部件的電路主動區1002。電路主動區1002包括中央處理單元(central processing unit；CPU)區1004、圖形處理單元(graphics processing unit；GPU)1006、一或更多個記憶體及/或資料儲存單元(或稱為記憶體)1008及接收及修改來自感測器或積體電路1002的其他部分的訊號的訊號處理單元1010。
第11圖是根據一些實施例的電子設計自動化(electronic design automation；EDA)系統1100的方塊圖。
在一些實施例中，EDA系統1100包括自動佈置及佈線(automated placement and routing；APR)系統。根據一或更多個實施例，在此描述的產生積體電路佈局圖的方法可例如根據一些實施例使用EDA系統1100來實現。
在一些實施例中，電子設計自動化系統1100是通用計算設備，包括硬體處理器1102及非暫時性電腦可讀
取儲存媒體(或稱為記憶體)1104。其中，儲存媒體1104用電腦程式代碼(即一組可執行指令1106)編碼(即儲存)。硬體處理器1102對指令1106的執行表示(至少部分地)EDA工具，此工具根據一或更多者(下文所述流程及/或方法)實現例如本文所述方法的一部分或全部。
處理器1102經由匯流排1108電耦合到電腦可讀儲存媒體1104。處理器1102亦經由匯流排1108電耦合到輸入/輸出介面(input/output interface；I/O)1110。網路介面1112亦經由匯流排1108電連接到處理器1102。網路介面1112連接到網路1114，使得處理器1102及電腦可讀儲存媒體1104能夠經由網路1114連接到外部元件。處理器1102用於執行編碼在電腦可讀儲存媒體1104中的電腦程式代碼(或稱為指令)1106，以使系統1100可用於執行所述流程及/或方法的一部分或全部。在一或更多個實施例中，處理器1102是中央處理單元(central processing unit；CPU)、多處理器、分散式處理系統、特殊應用積體電路(application specific integrated circuit；ASIC)及/或合適的處理單元。
在一或更多個實施例中，電腦可讀儲存媒體1104是電子、磁、光、電磁、紅外及/或半導體系統(或裝置或設備)。例如，電腦可讀儲存媒體1104包括半導體或固態記憶體、磁帶、可移動電腦磁碟、隨機存取記憶體、唯讀記憶體、硬磁碟及/或光碟。在使用光碟的一或更多個實施例中，電腦可讀儲存媒體1104包括光碟唯讀記憶體
(compact disk-read only memory；CD-ROM)、光碟讀/寫(compact disk-read/write；CD-R/W)及/或數位視訊光碟(digital video disc；DVD)。
在一或更多個實施例中，儲存媒體1104儲存電腦程式代碼1106，其用於使得系統1100(其中此種執行表示(至少部分地)EDA工具)可用於執行所述流程及/或方法的一部分或全部。在一或更多個實施例中，儲存媒體1104亦儲存促進執行所述流程及/或方法的一部分或全部的資訊。在一或更多個實施例中，儲存媒體1104儲存標準單元的資料館1117，包括本文揭示的此種標準單元。
EDA系統1100包括輸入/輸出介面1110。輸入/輸出介面1110耦合到外部電路系統。在一或更多個實施例中，輸入/輸出介面1110包括鍵盤、小鍵盤、滑鼠、軌跡球、觸控板、觸控式螢幕及/或游標方向鍵，用於向處理器1102傳送資訊及命令。
EDA系統1100進一步包括耦合到處理器1102的網路介面1112。網路介面1112允許系統1100與網路1114通信，一或更多個其他電腦系統連接到網路1114。網路介面1112包括無線網路介面，如藍牙、WIFI、WIMAX、GPRS，或WCDMA；或有線網路介面，如乙太網、USB或IEEE-1364。在一或更多個實施例中，所述流程及/或方法的一部分或全部在兩個或多個系統1100中實現。
系統1100被配置成經由輸入/輸出介面1110接收資訊。經由輸入/輸出介面1110接收的資訊包括指令、資
料、設計規則、標準單元資料館及/或處理器1102處理的其他參數中的一或更多個。此資訊經由匯流排1108傳輸到處理器1102。EDA系統1100用於經由輸入/輸出介面1110接收與使用者介面相關的資訊。此資訊作為使用者介面(user interface；UI)1152儲存在電腦可讀媒體1104中。
在一些實施例中，所述流程及/或方法的一部分或全部被實現為由處理器執行的獨立軟體應用。在一些實施例中，所述流程及/或方法的一部分或全部被實現為作為額外軟體應用的一部分的軟體應用。在一些實施例中，所述流程及/或方法的一部分或全部被實現為軟體應用的插件。在一些實施例中，所述流程及/或方法中的至少一個被實現為作為EDA工具的一部分的軟體應用。在一些實施例中，所述流程及/或方法的一部分或全部被實現為由EDA系統1100使用的軟體應用。在一些實施例中，包括標準單元的佈局圖是使用諸如CADENCE DESIGN SYSTEMS公司提供的VIRTUOSO®的工具或另一合適的佈局生成工具而生成的。
在一些實施例中，將這些流程實現為儲存在非暫時性電腦可讀記錄媒體中的程式的功能。非暫時性電腦可讀記錄媒體的實例包括但不限於外部/可移動及/或內部/內置儲存器或儲存單元，例如一或更多個光碟，如DVD、磁碟，如硬碟、半導體記憶體，如唯讀記憶體、隨機存取記憶體、記憶卡等。
第12圖是根據一些實施例的積體電路製造系統1200及與其相關聯的積體電路製造流程的方塊圖。在一些實施例中，基於佈局圖，使用製造系統1200製造以下至少一者，(A)一或更多個半導體遮罩或(B)半導體積體電路層中的至少一個件。
在第12圖中，積體電路製造系統1200包括在與製造積體電路元件1260相關的設計、開發及製造循環及/或服務中相互作用的實體，例如設計室1220、遮罩室1230及積體電路製造商/製造廠(「fab」)1250。系統1200中的實體經由通信網路連接。在一些實施例中，通信網路是單個網路。在一些實施例中，通信網路是各種不同的網路，例如內部網及網際網路。通信網路包括有線及/或無線通訊通道。每個實體與一或更多個其他實體交互，並且向一或更多個其他實體提供服務及/或從一或更多個其他實體接收服務。在一些實施例中，設計室1220、遮罩室1230及積體電路製造廠1250中的兩個或更多個由單個較大的公司擁有。在一些實施例中，設計室1220、遮罩室1230及積體電路製造廠1250中的兩個或更多個共存於共用設施中並使用共用資源。
設計室(或設計團隊)1220產生積體電路設計佈局圖1222。積體電路設計佈局圖1222包括為積體電路元件1260設計的各種幾何圖案。幾何圖案對應於構成要製造的積體電路元件1260的各種部件的金屬、氧化物或半導體層的圖案。不同的層組合形成不同的積體電路特徵。例如，
積體電路設計佈局圖1222的一部分包括各種積體電路特徵，例如主動區、閘電極、源極及汲極、層間互連的金屬線或通孔及用於焊盤的開口，這些將形成在半導體基板(例如矽晶圓)及設置在半導體基板上的各種材料層中。設計室1220實施適當的設計程序以形成積體電路設計佈局圖1222。設計程序包括邏輯設計、實體設計或放置及佈線中的一或更多者。積體電路設計佈局圖1222呈現在具有幾何圖案資訊的一或更多個資料檔案中。例如，積體電路設計佈局圖1222可用GDSII檔案格式或DFII檔案格式表示。
儘管經由諸如方法100的方法來調整修改後的積體電路設計佈局圖的圖案，以與未修改的積體電路設計佈局圖相比降低積體電路的寄生電容，但是修改後的積體電路設計佈局圖反映了改變傳導線在佈局圖中的位置的結果，並且在一些實施例中，與具有修改的積體電路設計佈局圖的沒有用於形成電容隔離結構的特徵積體電路結構相比，將與電容隔離結構相關聯的特徵插入到積體電路設計佈局圖中以進一步降低寄生電容。
遮罩室1230包括資料準備1232及遮罩製造1244。遮罩室1230使用積體電路設計佈局圖1222來製造一或更多個遮罩1245，遮罩1245用於根據積體電路設計佈局圖1222來製造積體電路元件1260的各個層。遮罩室1230執行遮罩資料準備1232，其中積體電路設計佈局圖1222被轉換成代表性資料檔案(representative data file；「RDF」)。遮罩資料準備1232向遮罩製造1244提供RDF。遮罩製造
1244包括遮罩寫入器。遮罩寫入器將RDF轉換成基板上的圖像，如遮罩(mask)(主遮罩(photomask或reticle))1245或半導體晶圓1253。遮罩資料準備1232操縱設計佈局圖1222，以遵循遮罩寫入器的特定特徵及/或積體電路製造1250的要求。在第12圖中，遮罩資料準備1232及遮罩製造1244被示為獨立的元素。在一些實施例中，遮罩資料準備1232及遮罩製造1244可以統稱為遮罩資料準備。
在一些實施例中，遮罩資料準備1232包括光學鄰近校正(optical proximity correction；OPC)，其使用微影增強技術來補償圖像誤差，如可能由繞射、干涉、其他製程效應等引起的誤差。OPC調整積體電路設計佈局圖1222。在一些實施例中，遮罩資料準備1232包括進一步的解析度增強技術(further resolution enhancement techniques；RET)，如離軸照明、次解析度輔助特徵、相移遮罩、其他合適的技術等或其組合。在一些實施例中，亦使用了逆微影技術(inverse lithography technology；ILT)，其將OPC視為逆成像問題。
在一些實施例中，遮罩資料準備1232包括遮罩規則檢查器(mask rule checker；MRC)，此檢查器使用一組遮罩產生規則來檢查已經在OPC中經歷了處理的積體電路設計佈局圖1222，此組遮罩產生規則包含某些幾何及/或連接限制，以確保足夠的餘量，以考慮半導體製程中的可變性等。在一些實施例中，MRC修改積體電路設計佈局圖
1222，以補償遮罩製造1244期間的限制，此可以抵消由OPC執行的部分修改，以滿足遮罩產生規則。
在一些實施例中，遮罩資料準備1232包括微影製程檢查(lithography process checking；LPC)，其模擬將由積體電路製造廠1250實施以製造積體電路元件1260的處理。LPC基於積體電路設計佈局圖1222模擬此處理，以產生模擬製造的元件，如積體電路元件1260。LPC模擬中的處理參數可包括與積體電路製造循環的各種製程相關聯的參數、與用於製造積體電路的工具相關聯的參數及/或製程的其他態樣。LPC考慮各種因數，如航空圖像對比度、聚焦深度(「depth of focus；DOF」)、遮罩誤差增強因數(「mask error enhancement factor；MEEF」)、其他合適的因數等或上述各者的組合。在一些實施例中，在由LPC產生了模擬製造的元件之後，若模擬元件的形狀不足以滿足設計規則，則重複OPC及/或MRC以進一步細化積體電路設計佈局圖1222。
應理解，為了清楚起見，已經簡化了遮罩資料準備1232的上述描述。在一些實施例中，資料準備1232包括額外特徵，如根據製造規則修改積體電路設計佈局圖1222的邏輯操作(logic operation；LOP)。此外，在資料準備1232期間應用於積體電路設計佈局圖1222的製程可以各種不同的次序執行。
在遮罩資料準備1232之後及遮罩製造1244期間，基於修改的積體電路設計佈局圖1222製造遮罩1245或
一組遮罩1245。在一些實施例中，遮罩製造1244包括基於積體電路設計佈局圖1222執行一或更多次微影曝光。在一些實施例中，基於修改的積體電路設計佈局圖1222，使用電子束(e-beam)或多個電子束的機構在遮罩(光遮罩或主遮罩)1245上形成圖案。遮罩1245可用各種技術形成。在一些實施例中，遮罩1245使用二元技術形成。在一些實施例中，遮罩圖案包括不透明區域及透明區域。用於曝露已經塗覆在晶圓上的圖像敏感材料層(例如，光阻劑)的輻射束，如紫外光(ultraviolet；UV)束，被不透明區域阻擋且透射穿過透明區域。在一個實例中，遮罩1245的二元遮罩版本包括透明基板(例如熔融石英)及塗覆在二元遮罩的不透明區域中的不透明材料(例如鉻)。在另一個實例中，遮罩1245使用相移技術形成。在遮罩1245的相移遮罩(phase shift mask；PSM)版本中，相移遮罩上形成的圖案中的各種特徵用於具有適當的相位差，以提高解析度及成像品質。在各種實例中，相移遮罩可以是衰減PSM或交替PSM。遮罩製造1244產生的遮罩用於多種製程。例如，此種遮罩用於離子佈植製程以在半導體晶圓1253中形成各種摻雜區域，用於蝕刻製程以在半導體晶圓1253中形成各種蝕刻區域，及/或用於其他合適的製程。
積體電路製造廠1250包括晶圓製造1252。積體電路製造廠1250是一個積體電路製造企業，包括一或更多個用於製造各種不同積體電路產品的製造設施。在一些實施例中，積體電路製造廠1250是半導體廠。例如，可有用於
複數個積體電路產品的前端製造(前端生產線(front-end-of-line；FEOL)製造)的製造設施，而第二製造設施可為積體電路產品的互連及封裝提供後端製造(後端製造(back-end-of-line；BEOL)製造)，且第三製造設施可為廠企業提供其他服務。在本揭示案的一些實施例中，鰭尺寸調整包括與在積體電路的整個包含鰭的功能區域上製作鰭陣列相關聯的操作，隨後在積體電路的至少一個包含鰭的功能區域中修改鰭尺寸。在本揭示案的一些實施例中，在積體電路的每個含鰭功能區域的單個鰭形成製造流程中，不同含鰭功能區域的鰭分別形成最終鰭形狀或鰭尺寸輪廓。在一些實施例中，經由在鰭材料層或鰭基板中形成鰭，藉由將遮罩層施加到鰭材料的頂表面，用對應於包含鰭的功能區域中一或更多者的鰭定位的圖案來圖案化遮罩層，經由遮罩層曝露鰭材料的頂表面，及蝕刻鰭材料以在鰭基板中形成鰭，來進行鰭尺寸調整。在一些實施例中，鰭形成在積體電路的單個功能區域中，具有最終鰭尺寸、選定的鰭尺寸(或鰭高度)，如上文在操作740中所述。
形成在半導體基板上的遮罩材料的圖案化層由遮罩材料製成，此遮罩材料包括一或更多層光阻劑、聚醯亞胺、氧化矽、氮化矽(例如Si3N4)、SiON、SiC、SiOC或其組合。在一些實施例中，遮罩包括單層遮罩材料。在一些實施例中，遮罩包括多層遮罩材料。
在一些實施例中，遮罩材料經由曝露於照明源而被圖案化。在一些實施例中，照明源是電子束源。在一些
實施例中，照明源是發光的燈。在一些實施例中，光是紫外光。在一些實施例中，光是可見光。在一些實施例中，光是紅外光。在一些實施例中，照明源發射不同(紫外、可見及/或紅外)光的組合。
在遮罩圖案化操作之後，蝕刻未被遮罩覆蓋的區域的鰭或圖案的開放區域中的鰭，以修改鰭尺寸。在一些實施例中，蝕刻在鰭的頂面上進行，鰭側面完全被在前一製造步驟中沉積在鰭之間的相鄰介電支撐材料覆蓋。根據一些實施例，鰭的頂表面的蝕刻經由電漿蝕刻或液體化學蝕刻溶液來執行。液體化學蝕刻溶液的化學成分包括一或更多種蝕刻劑，如檸檬酸(C6H8O7)、過氧化氫(H2O2)、硝酸(HNO3)、硫酸(H2SO4)、鹽酸(HCl)、乙酸(CH3CO2H)、氫氟酸(HF)、緩衝氫氟酸(BHF)、磷酸(H3PO4)、氟化銨(NH4F)、氫氧化鉀(KOH)、乙二胺鄰苯二酚(EDP)、TMAH(四甲基銨氫氧化物)或上述各者之組合。在一些實施例中，經由將鰭材料的上部曝露於包含一或更多種上述液體化學蝕刻劑的液體化學蝕刻溶液中來執行蝕刻鰭，所述上部在沉積在鰭之間的介電支撐介質的頂表面上方延伸，且在先前的製造步驟中凹入鰭高度的頂表面下方。鰭材料的上部包括鰭材料的頂表面及側面。
在一些實施例中，蝕刻製程是乾式蝕刻或電漿蝕刻製程。使用由電磁場激發的含鹵素的反應性氣體來離解成離子，從而進行基板材料的電漿蝕刻。反應性氣體或蝕刻氣體包括CF4、SF6、NF3、Cl2、CCl2F2、SiCl4、BCl2
或上述各者之組合，但在本揭示案的範圍內亦可設想其他半導體材料蝕刻氣體。根據本領域已知的電漿蝕刻方法，藉由交流電磁場或固定偏壓加速離子撞擊曝露的鰭材料。在一些實施例中，蝕刻製程包括在含氧氣氛中呈現功能區域的鰭的曝露部分，以氧化鰭材料的外部，隨後是化學修整製程，如上述電漿蝕刻或液體化學蝕刻，以去除氧化的半導體鰭材料並留下改質的鰭。在一些實施例中，進行鰭氧化，隨後進行化學修整，以對鰭材料提供更大的選擇性，並降低製程中意外去除鰭材料的可能性。在一些實施例中，功能區域的鰭的曝露部分是鰭的頂表面，鰭嵌入覆蓋鰭側面的介電支撐介質中。在一些實施例中，功能區域的鰭的曝露部分是鰭的頂表面及側面，其在介電支撐介質的頂表面之上，其中介電支撐介質的頂表面已經凹陷到鰭頂表面之下的位準，但仍覆蓋鰭側面的下部。
積體電路製造廠1250使用遮罩室1230製造遮罩1245來製造積體電路元件1260。因此，積體電路製造廠1250至少間接地使用積體電路設計佈局圖1222來製造積體電路元件1260。在一些實施例中，半導體晶圓1253由積體電路製造廠1250使用遮罩1245製造，以形成積體電路元件1260。在一些實施例中，積體電路製造包括至少間接基於積體電路設計佈局圖1222執行一或更多次微影曝光。半導體晶圓1253包括矽基板或其上形成有材料層的其他合適基板。半導體晶圓1253進一步包括各種摻雜區域、介電特
徵、多位準互連等中的一或更多者(在隨後的製造步驟中形成)。
關於積體電路(Integrated Circuit；IC)製造系統(例如，第12圖的系統1200)及與其相關聯的積體電路製造流程的細節可見於例如2016年2月9日授予的美國專利案第9,256,709號、2015年10月1日發佈的美國授權前公開案第20150278429號、2014年2月6日發佈的美國授權前公開案第20140040838號，及於2007年8月21日授予的美國專利案第7,260,442號，其全部內容經由引用併入本文。
在一些實施例中，經由在其中具有閘結構的積體電路層上沉積介電材料層，隨後在介電材料中至少一個軌跡的位置形成開口，來在積體電路內產生傳導線。在一些實施例中，金屬種晶材料被添加到介電材料開口內的曝露表面，且導電材料層被添加到開口中的種晶層上方。在一些實施例中，電鍍添加導電材料層。在一些實施例中，例如經由從金屬靶材進行濺射來添加導電材料層。在一些實施例中，導電材料層經由化學氣相沉積來添加，包括化學氣相沉積(chemical vapor deposition；CVD)、電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition；PECVD)、原子層沉積(atomic layer deposition；ALD)等中的一或更多者。在一些實施例中，介電材料層頂部的導電材料經由化學機械拋光(chemical mechanical polishing；CMP)及/或電漿蝕刻從介電材料層頂部移除，以隔離介電材料層內開口中的導電材料部分。
在一些實施例中，經由移除兩個其他傳導線之間的一段傳導線，並用介電材料填充移除的此段傳導線的體積(例如，在兩個傳導線之間形成溝槽隔離結構，其中溝槽隔離結構及傳導線各自沿著第一方向延伸)，使沿著積體電路佈局或製造的積體電路的各種軌跡的傳導線彼此分離。在一些實施例中，經由蝕刻穿過傳導線來隔離一或更多個相鄰傳導線的部分，以形成在不同於傳導線延伸穿過積體電路層的方向的第二方向上延伸的隔離結構。積體電路的主動區或功能區域或單元藉由積體電路區域中的傳導線部分之間的溝槽隔離結構彼此分隔或與積體電路的其他元件分隔。在一些實施例中，積體電路的傳導線垂直於積體電路單元的閘電極及電壓承載線[Vdd(汲極電壓)、Vss(源極電壓)]延伸。在一些實施例中，積體電路的傳導線平行於積體電路的電壓承載線[Vdd(汲極電壓)及Vss(源極電壓)]延伸，並且平行於積體電路的單元的閘電極延伸[例如，參見第3A圖，功能區域302A及302B]。
本揭示案之實施例之一些態樣係關於一種修改積體電路佈局的方法，此方法包括以下操作：在積體電路佈局中識別至少一個反轉訊號網，此反轉訊號網具有在第一位置的第一傳導線及在第二位置的第二傳導線；決定第一傳導線及第二傳導線是否經受高於寄生電容臨限值的寄生電容；決定是否將第一傳導線移動到積體電路佈局中的第三位置；及回應於決定將第一傳導線移動到第三位置，經由將第一傳導線移動到積體電路佈局中的第三位置來調整積體電
路佈局。在一些實施例中，此方法進一步包括回應於決定不將第一傳導線移動到第三位置，在積體電路佈局中的第一傳導線與第二傳導線之間插入隔離結構。在一些實施例中，插入隔離結構之操作包括插入電容隔離結構或額外介電材料。在一些實施例中，此方法進一步包括在將第一傳導線移動到第三位置之後，在第一位置插入電容隔離結構。在一些實施例中，此方法進一步包括在第一傳導線及第二傳導線之間插入至少兩個隔離結構。在一些實施例中，此方法進一步包括決定隔離結構線長度，其中積體電路佈局具有第一線長度的第一傳導線及第二線長度的第二傳導線。當第一線長度等於第二線長度時，隔離結構線長度等於第一長度。當第一線長度及第二線長度不同時，此方法進一步包括決定隔離結構線長度是否等於第一長度或第二長度中的較長之長度，或者隔離結構線長度是否在第一長度與第二長度之間。
本揭示案之實施例之態樣係關於一種用於修改積體電路佈局的元件，此元件包括積體電路中的反轉訊號網，其中反轉訊號網包括：作為輸入線的第一傳導線，其中第一傳導線用於承載第一電壓；作為輸出線的第二傳導線，其中第一傳導線及第二傳導線處於積體電路的同一位準，且第二傳導線用於承載邏輯上與第一電壓相反的第二電壓；及第一傳導線與第二傳導線之間的第一隔離結構，其中第一傳導線與第一隔離結構之間的第一距離是一間隔的整數倍，且第二傳導線與第一隔離結構之間的第二距離是此間隔的整數倍。在一些實施例中，第一隔離結構是電容隔離結構。在
一些實施例中，隔離結構是浮動隔離結構。在一些實施例中，此元件進一步包括在第一傳導線與第二傳導線之間的第二隔離結構，其中第二隔離結構是不相關網型隔離結構。在一些實施例中，第一隔離結構是不相關網型隔離結構。在一些實施例中，第一傳導線、第二傳導線及隔離結構的第一端在第一線位置對齊，而第一傳導線、第二傳導線及隔離結構的第二端在第二線位置對齊。在一些實施例中，第一傳導線、第二傳導線及第一隔離結構的第一端在第一線位置對齊，而第一傳導線及第一隔離結構的第二端在第二線位置對齊，且第二傳導線的第二端位於不同於第二線位置的第三線位置，且第二傳導線比第一傳導線短。在一些實施例中，第一傳導線、第二傳導線及第一隔離結構的第一端在第一線位置對齊，且第一傳導線具有第一長度，第二傳導線具有不同於第一長度的第二長度，且隔離結構具有在第一長度與第二長度之間的第三長度。
本揭示案之實施例之態樣係關於一種具有用於修改積體電路的指令的電腦可讀媒體，其中的多個指令包括在積體電路佈局中識別至少一個反轉訊號網，且此反轉訊號網具有在第一位置的第一傳導線及在第二位置的第二傳導線；決定第一傳導線及第二傳導線是否經受高於寄生電容臨限值的寄生電容；決定是否將隔離結構插入積體電路佈局；及經由在積體電路佈局的第一傳導線與第二傳導線之間插入隔離結構來調整積體電路佈局。在一些實施例中，前述之指令進一步包括用於回應於決定不將隔離結構插入積體電
路佈局中，而將第一傳導線移動到積體電路佈局的第三位置的指令。在一些實施例中，用於插入隔離結構的指令進一步包括用於將虛設隔離結構插入積體電路佈局的指令。在一些實施例中，前述之指令進一步包括在第一傳導線及第二傳導線之間插入至少兩個隔離結構的指令。在一些實施例中，前述之指令進一步包括用於在反轉訊號網的第一傳導線及第三傳導線之間插入第二隔離結構的指令，其中隔離結構在第一傳導線的第一側，第二隔離結構在第一傳導線的第二側。在一些實施例中，前述之指令進一步包括當第一傳導線的一第一線長度及第二線的一第二線長度不同時，決定一隔離結構長度是與第一線長度相同還是與第二線長度相同。
前述內容概述數個實施例之特徵，以使得熟習此技術者可理解本揭示案的態樣。彼等熟習此技術者應理解，其可將本揭示案用作設計或修飾其他製程與結構之基礎，以實現與本案介紹之實施例相同的目的及/或獲得相同之優勢。彼等熟習此技術者亦應認識到，此種同等構成不脫離本揭示案之精神與範疇，且這些構成可在本案中進行各種變更、替換，及改動，而不脫離本揭示案之精神及範疇。
100:方法
105:操作
110:操作
115:操作
Claims (10)
- 一種修改積體電路佈局的方法，包括：在一積體電路佈局中識別至少一個反轉訊號網，該反轉訊號網具有在一第一位置的一第一傳導線及在一第二位置的一第二傳導線；決定該第一傳導線及該第二傳導線是否經受高於一寄生電容臨限值的一寄生電容；決定是否將該第一傳導線移動到該積體電路佈局中的一第三位置；回應於決定將該第一傳導線移動到該第三位置，經由將該第一傳導線移動到該積體電路佈局中的該第三位置來調整該積體電路佈局；及回應於決定不將該第一傳導線移動到該第三位置，在該積體電路佈局中的該第一傳導線與該第二傳導線之間插入一隔離結構。
- 如請求項1所述的方法，進一步包括在將該第一傳導線移動到該第三位置之後，在該第一位置插入一電容隔離結構。
- 如請求項1所述的方法，進一步包括在該第一傳導線及該第二傳導線之間插入至少兩個隔離結構。
- 如請求項1所述的方法，進一步包括決定一隔離結構線長度，其中該積體電路佈局具有一第一線長度的該第一傳導線及一第二線長度的該第二傳導線，當該第一線長度等於該第二線長度時，該隔離結構線長度等於該第一長度，並且其中當該第一線長度及該第二線長度不同時，該方法進一步包括決定該隔離結構線長度是否等於該第一長度及該第二長度中的一較長的長度，或者該隔離結構線長度是否在該第一長度與該第二長度之間。
- 一種用於修改積體電路佈局的裝置，包括：一積體電路中的一反轉信號網，其中該反轉信號網包括：作為一輸入線的一第一傳導線，其中該第一傳導線用於承載一第一電壓；及作為一輸出線的一第二傳導線，其中該第一傳導線及該第二傳導線處於該積體電路的同一位准，且該第二傳導線用於承載邏輯上與該第一電壓相反的一第二電壓；及該第一傳導線與該第二傳導線之間的一第一隔離結構，其中該第一傳導線與該第一隔離結構之間的一第一距離是一間隔的整數倍，且該第二傳導線與該第一隔離結構之間的一第二距離是該間隔的整數倍。
- 如請求項5所述的裝置，其中該第一傳導線、該第二傳導線及該第一隔離結構的一第一端在一第一線位置對齊，而該第一傳導線及該第一隔離結構的一第二端在一第二線位置對齊，且該第二傳導線的一第二端位於不同於該第二線位置的一第三線位置，且該第二傳導線比該第一傳導線短。
- 如請求項5所述的裝置，其中該第一傳導線、該第二傳導線及該第一隔離結構的一第一端在一第一線位置對齊，且該第一傳導線具有一第一長度，該第二傳導線具有不同于該第一長度的一第二長度，且該第一隔離結構具有在該第一長度與該第二長度之間的一第三長度。
- 一種具有用於修改積體電路的多個指令的電腦可讀媒體，該些指令包括：在一積體電路佈局中識別至少一個反轉信號網，且該反轉信號網具有在一第一位置的一第一傳導線及在一第二位置的一第二傳導線；決定該第一傳導線及該第二傳導線是否經受高於一寄生電容臨限值的一寄生電容；決定是否將一隔離結構插入該積體電路佈局；及經由在該積體電路佈局的該第一傳導線與該第二傳導線之間插入一隔離結構來調整該積體電路佈局。
- 如請求項8所述的電腦可讀媒體，進一步包括用於在該第一傳導線及該第二傳導線之間插入至少兩個隔離結構的多個指令。
- 如請求項8所述的電腦可讀媒體，進一步包括用於在該反轉信號網的該第一傳導線及一第三傳導線之間插入一第二隔離結構的多個指令，其中該隔離結構在該第一傳導線的一第一側，該第二隔離結構在該第一傳導線的一第二側。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201862753363P | 2018-10-31 | 2018-10-31 | |
| US62/753,363 | 2018-10-31 | ||
| US16/514,210 | 2019-07-17 | ||
| US16/514,210 US10943050B2 (en) | 2018-10-31 | 2019-07-17 | Capacitive isolation structure insert for reversed signals |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202018868A TW202018868A (zh) | 2020-05-16 |
| TWI775001B true TWI775001B (zh) | 2022-08-21 |
Family
ID=70326789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW108138300A TWI775001B (zh) | 2018-10-31 | 2019-10-23 | 修改積體電路佈局的方法、裝置及電腦可讀媒體 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10943050B2 (zh) |
| CN (1) | CN111199129B (zh) |
| TW (1) | TWI775001B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11526649B2 (en) | 2018-10-31 | 2022-12-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Capacitive isolation structure insert for reversed signals |
| JP2022549158A (ja) * | 2019-09-17 | 2022-11-24 | テクトロニクス・インコーポレイテッド | 測定値とディープ・ラーニングを用いたシミュレーション修正 |
| TWI774364B (zh) * | 2021-05-11 | 2022-08-11 | 瑞昱半導體股份有限公司 | 能夠朝向布局邊緣形成寄生電容的半導體電容陣列布局 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070106969A1 (en) * | 2005-11-08 | 2007-05-10 | Pulsic Limited | Method of Automatically Routing Nets According to Parasitic Constraint Rules |
| US20170221554A1 (en) * | 2016-01-29 | 2017-08-03 | Samsung Electronics Co., Ltd. | Semiconductor device for selectively performing isolation function and layout displacement method thereof |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6209123B1 (en) * | 1996-11-01 | 2001-03-27 | Motorola, Inc. | Methods of placing transistors in a circuit layout and semiconductor device with automatically placed transistors |
| US7260442B2 (en) | 2004-03-03 | 2007-08-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and system for mask fabrication process control |
| US8745554B2 (en) * | 2009-12-28 | 2014-06-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Practical approach to layout migration |
| CN105489576A (zh) * | 2010-11-18 | 2016-04-13 | 斯兰纳私人集团有限公司 | 具有电容性隔离的单片集成电路 |
| US8850366B2 (en) | 2012-08-01 | 2014-09-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for making a mask by forming a phase bar in an integrated circuit design layout |
| CN104681493B (zh) * | 2013-11-27 | 2018-08-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| US9256709B2 (en) | 2014-02-13 | 2016-02-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for integrated circuit mask patterning |
| US9465906B2 (en) | 2014-04-01 | 2016-10-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and method for integrated circuit manufacturing |
| US10140407B2 (en) * | 2014-11-26 | 2018-11-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method, device and computer program product for integrated circuit layout generation |
| US9916415B2 (en) * | 2016-04-11 | 2018-03-13 | Globalfoundries Inc. | Integrated circuit performance modeling that includes substrate-generated signal distortions |
| US9837398B1 (en) * | 2016-11-23 | 2017-12-05 | Advanced Micro Devices, Inc. | Metal track cutting in standard cell layouts |
| US11106854B2 (en) * | 2018-08-21 | 2021-08-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Transition cells for advanced technology processes |
-
2019
- 2019-07-17 US US16/514,210 patent/US10943050B2/en active Active
- 2019-10-23 TW TW108138300A patent/TWI775001B/zh active
- 2019-10-28 CN CN201911031403.1A patent/CN111199129B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070106969A1 (en) * | 2005-11-08 | 2007-05-10 | Pulsic Limited | Method of Automatically Routing Nets According to Parasitic Constraint Rules |
| US20170221554A1 (en) * | 2016-01-29 | 2017-08-03 | Samsung Electronics Co., Ltd. | Semiconductor device for selectively performing isolation function and layout displacement method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111199129B (zh) | 2024-08-06 |
| TW202018868A (zh) | 2020-05-16 |
| US20200134130A1 (en) | 2020-04-30 |
| US10943050B2 (en) | 2021-03-09 |
| CN111199129A (zh) | 2020-05-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI775001B (zh) | 修改積體電路佈局的方法、裝置及電腦可讀媒體 | |
| US11171089B2 (en) | Line space, routing and patterning methodology | |
| US12106031B2 (en) | Transition cells for advanced technology processes | |
| US20210192118A1 (en) | Capacitive isolation structure insert for reversed signals | |
| US11768989B2 (en) | Reduced area standard cell abutment configurations | |
| US10783313B2 (en) | Method for improved cut metal patterning | |
| US20230142853A1 (en) | Devices with track-based fill (tbf) metal patterning | |
| US20210240901A1 (en) | Cell row arrangement in regions of integrated circuit layout | |
| TW202013657A (zh) | 半導體單元結構 | |
| Pang et al. | Optimization from design rules, source and mask, to full chip with a single computational lithography framework: level-set-methods-based inverse lithography technology (ILT) | |
| CN114914239A (zh) | 半导体元件与其制造方法 | |
| CN113053873A (zh) | 集成电路 | |
| TW202115801A (zh) | 積體電路及其製造方法 | |
| CN113536728B (zh) | 制造半导体器件的方法、系统以及非暂时性计算机可读介质 | |
| US11916070B2 (en) | Semiconductor structure with nanosheets | |
| US20230009224A1 (en) | Cell structure having different poly extension lengths | |
| US20230268911A1 (en) | Decoupling capacitor circuits | |
| US20230197513A1 (en) | Self-aligned contact for embedded memory | |
| CN114582800A (zh) | 集成电路及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GD4A | Issue of patent certificate for granted invention patent |