CN114914239A - 半导体元件与其制造方法 - Google Patents

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陈志良
卢麒友
邱上轩
庄惠中
蔡庆威
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Abstract

一种半导体元件与其制造方法，半导体元件包含基材与在基材的第一侧上的第一晶体管。半导体元件还包含接触第一晶体管的第一区的第一电极。半导体元件还包含沿着第一晶体管的侧壁延伸的间隔件。半导体元件还包含通过间隔件与第一电极的至少一部分隔开的自对准互连结构，其中自对准互连结构延伸通过基材。半导体元件还包含第二电极，该第二电极接触第一电极的最远离基材的表面，其中第二电极直接接触自对准互连结构。

Description

半导体元件与其制造方法
技术领域
本揭露的一些实施例是关于一种半导体元件与其制造方法，尤其是关于半导体元件中的互连结构与其制造方法。
背景技术
半导体元件中的互连结构在晶体管及其他电路元件间往返导引电源及信号。晶体管面积的减小导致互连结构的拥挤程度增加。半导体元件中的寄生电容在互连结构中与彼此相邻的导电线路相关联，并对元件性能产生负面影响。互连结构的电阻随着导电线路及互连结构的通孔件或触点之间的每个交界而增加。电阻的增加会增加功耗，并延迟信号及功率传输。互连结构中导电线路的更长运行时间，及互连结构中更多的垂直连接数量，与半导体元件中晶体管的更慢开关速度相关联。
发明内容
此描述内容的态样有关于半导体元件。半导体元件包含基材与在基材的第一侧上的第一晶体管。半导体元件还包含接触第一晶体管的第一区的第一电极。半导体元件还包含沿着第一晶体管的侧壁延伸的间隔件。半导体元件还包含通过间隔件与第一电极的至少一部分隔开的自对准互连结构，其中自对准互连结构延伸通过基材。半导体元件还包含第二电极，第二电极接触第一电极的最远离基材的表面，其中第二电极直接接触自对准互连结构。
此描述内容的态样关于制造半导体元件的方法。此方法包含在基材的第一侧之上制造第一晶体管。此方法还包含靠着第一晶体管的侧壁沉积间隔件材料。此方法还包含凹陷间隔件材料以暴露第一晶体管的侧壁的第一部分。此方法还包含制造至第一晶体管的一第一电性连接结构，第一电性连接结构的第一部分接触第一晶体管的最远离基材的表面，且第一电性连接结构的第二部分接触第一晶体管的侧壁的第一部分，及此方法还包含制造沿着间隔件材料延伸的自对准互连结构(自对准互连结构)，其中间隔件材料将自对准互连结构的一部分与第一晶体管分离，且第一电性连接结构与自对准互连结构直接接触。
此描述内容的态样关于半导体元件。半导体元件包含基材与在基材的第一侧上的第一晶体管。半导体元件还包含在基材的第一侧上的第一互连结构，其中第一晶体管在第一互连结构与基材之间。半导体元件还包含在与基材的第一侧相对的基材的第二侧上制造互连结构。半导体元件还包含自对准互连结构，延伸通过基材，其中自对准互连结构直接连接至第一互连结构，且自对准互连结构直接连接至第二互连结构。
附图说明
当与随附图示一起阅读时，可由后文实施方式最佳地理解本揭露内容的态样。注意到根据此产业中的标准实务，各种特征并未按比例绘制。实际上，为论述的清楚性，可任意增加或减少各种特征的尺寸。
图1为根据一些实施例的半导体元件的截面视图；
图2A至图2B为根据一些实施例，半导体元件的立体视图；
图3A至图3D为根据一些实施例，半导体元件的截面视图；
图4A至图4R为根据一些实施例，在制造制程各种阶段期间的半导体元件的截面视图；
图5例示根据一些实施例，制作半导体元件的方法的流程图；
图6A为根据一些实施例，半导体元件的截面视图；
图6B为根据一些实施例，半导体元件的立体视图；
图7为根据一些实施例，电子制程控制(electronic process control，EPC)系统的方块图；
图8为根据一些实施例，与集成电路(integrated circuit，IC)制造系统及与其相关联的集成电路制造流程的方块图；
图9为根据一些实施例，在厂/前端部/代工厂内界定用于制造集成电路元件的各种处理部门的示意简图。
【符号说明】
D1:尺寸
d1:尺寸
D2:尺寸
d2:尺寸
D3:尺寸
D4:尺寸
D5:尺寸
D6:尺寸
D7:尺寸
D8:尺寸
D9:尺寸
M1:硬质遮罩
M2:硬质遮罩
M3:硬质遮罩
PL1:图案化材料层
PL2:图案化材料层
PL3:图案化材料层
R1:深度
R2:深度
100:半导体元件
102:参考线
104:第一方向
106:第二方向
108A:基材区段
108B:基材区段
110:晶体管
112:晶体管
114:晶体管
116:晶体管
118A:源极/漏极触点材料
118B:源极/漏极触点材料
120A:通道条
120B:通道条
122A:通道条
122B:通道条
124A:通道条
124B:通道条
126A:通道条
126B:通道条
128:间隔件材料
136:自对准互连结构
137:电性连接结构
138:电性连接结构
140:电性连接结构
142:电性连接结构
144:电性连接结构
145:互连结构
146:介电材料
147:互连结构
148:介电材料
149:触点
150:电源轨
152:电源轨
154:电源轨
156:电源轨
158:导电线路
159:触点
160:导电线路
162:导电线路
164:导电线路
200:半导体元件
202:晶体管
203:基材
204:晶体管
205:通道条
206:源极电极
207:漏极电极
210:源极电极
211:自对准互连结构
213:触点
214:导电线路
215:电源轨
216:导电线路
217:电源轨
222:漏极电极
224:触点
226:导电线路
228:栅极电极
230:栅极电极
232:通孔件
234:触点
250:半导体元件
252:晶体管
253:基材
254:晶体管
256:通道条
258:源极电极
260:漏极电极
262:栅极电极
266:源极电极
268:漏极电极
269:跳线互连结构
270:栅极电极
274:导电线路
280:电源轨
281:导电线路
282:导电线路
284:触点
300:半导体元件
301:晶体管
302:基材
303:晶体管
304:通道条
306:源极电极
308:触点
310:电源轨
312:导电线路
314:导电线路
316:通道条
318:源极电极
322:触点
324:电源轨
326:导电线路
328:导电线路
329:自对准互连结构
330:半导体元件
331:晶体管
332:基材
333:晶体管
334:通道条
336:源极电极
338A:触点
338B:触点
340:电源轨
342:导电线路
344:导电线路
348:源极电极
354:电源轨
356:导电线路
358:导电线路
359:自对准互连结构
360:半导体元件
361:晶体管
363:晶体管
364:通道条
366:源极电极
368A:触点
368B:触点
370:电源轨
372:自对准互连结构
374:自对准互连结构
378:源极电极
380A:触点
380B:触点
384:电源轨
388:自对准互连结构
389:自对准互连结构
379A:导电线路区段
379B:导电线路区段
386:导电线路区段
388:导电线路区段
400:半导体元件
402:参考线
408A:基材区段
408B:基材区段
410:晶体管
412:晶体管
414:晶体管
416:晶体管
418A:电极材料
418B:电极材料
420A:源极区
420B:源极区
422A:源极区
422B:源极区
424A:源极区
424B:源极区
426A:源极区
426B:源极区
428A:间隔件区段
428B:间隔件区段
428C:间隔件区段
428D:间隔件区段
429:介电材料
436:互连材料
438A:互连电极
438B:互连电极
438C:互连电极
442:晶体管电极
444:晶体管电极
446:介电材料
448:介电材料
449:触点
450:电源轨
452:电源轨
454:电源轨
456:电源轨
458:导电线路
459:触点
460:导电线路
462:载体
484A:开口
484B:开口
484C:开口
484D:开口
484E:开口
486:载体
488:硬质遮罩
488A:硬质遮罩区段
488B:硬质遮罩区段
494:支撑材料
496:载体
498A:介电材料区段
498B:介电材料区段
500:方法
502:操作
503:操作
504:操作
506:操作
508:操作
510:操作
512:操作
513:操作
600:半导体元件
602:晶体管
603:基材
604:晶体管
606:电源垫
607:底部互连结构
608:源极电极
610:电源轨
612:触点
614:导电线路
616:导电线路
628:导电线路
630:自对准互连结构
632:导电线路区段
634:触点
650:半导体元件
652:电源轨
654:自对准互连结构
656:触点
658:晶体管电极
660:晶体管电极
662:自对准互连结构
664:触点
666:电源轨
700:电子制程控制系统
702:硬件处理器
704:计算机可读取媒体
706:计算机程序软件代码
708:制程控制数据
710:使用者界面
712:I/O接口
714:网络接口
716:网络
718:总线
720:制造工具
800:集成电路制造系统
820:设计公司
822:集成电路设计布局图
830:遮罩制造公司
832:遮罩数据准备操作
844:遮罩生产操作
845:遮蔽罩
850:集成电路厂
853:半导体晶圆
860:集成电路元件
880:生产线后端
902:晶圆传送操作
904:光微影操作
906:蚀刻操作
908:离子植入操作
910:清理/剥离操作
912:化学机械抛光操作
914:磊晶成长操作
916:沉积操作
918:热处理
具体实施方式
后文揭露内容提供用于实行所提供的标的的不同特征的许多不同的实施例或范例。后文描述组件、数值、操作、材料、布置、或类似者的特定范例以简化本揭露内容。当然，此等仅为范例且未意图具限制性。考量到其他组件、数值、操作、材料、布置、或类似者。举例而言，在后文的描述中，在第二特征之上或上之第一特征的形成可包含其中以直接接触方式形成第一特征及第二特征的实施例，且亦可包含其中在第一特征与第二特征间形成额外特征，使得第一特征及第二特征可不直接接触的实施例。此外，在各种范例中，本揭露内容可能重复元件符号及/或字母。此重复是出于简单及清楚的目的，且重复本身并不规范所论述的各种实施例及/或配置间的关系。
进一步地，为便于描述，本文中可使用诸如“在...之下”、“在...下方”、“较低”、“在...上方”、“较高”、及类似者的空间相对术语，以描述图示中所例示的一个元件或特征与另一元件(等)或特征(等)的关系。除图示中所描绘的定向之外，空间相对术语亦意图涵盖元件在使用或操作中的不同定向。设备能以其他方式定向(旋转90度或以其他定向)，且本文中使用的空间相对描述语可同样以相应的方式解释。
随着半导体元件的世代依序地制造，愈来愈多的元件的晶体管密度使用愈来愈复杂的互连结构布局，以便电源及信号在其晶体及其他电路元件间往返布线。通过减少在互连结构中连结晶体管的导电线路的长度，或在一些情况下，通过完整地消除一些导电线路，可减少互连结构的复杂性，且晶体管密度还具有增加的额外机会。晶体管密度的增加有助于进一步缩小裸晶面积并减少制造成本。进一步地，将在基材一个侧的电源轨连结至在基材相对侧的电源轨的功率下拉单元、裸晶面积及制造成本还具有进一步缩小的空间。
在一些半导体元件中，通过或跨接在基材的互连结构包含通孔件，其中基材的前侧及背侧上皆具有晶体管，该通孔件为通过从基材的一个侧蚀刻至电性连接至在相对侧的晶体管或其他电路元件所制造。在一些情况下，基材的前侧称作顶部侧；基材的背侧称作底部侧。因此，由上而下的通孔件(top-to-bottom vias，VTB)及由下而上通孔件(bottom-to-top vias，VBT)位于半导体元件的不同位置，并使用不同的制造流程制造以进行与制造通孔件或触点相关联的光微影、电浆蚀刻、沉积及平坦化(步骤)，一组用于由上而下的通孔件，且第二组用于由下而上的通孔件。制造由上而下的通孔件及由下而上的通孔件的图案化、电浆蚀刻、沉积及平坦化步骤的每个重复都在制造流程中提供制造误差或缺陷的额外机会，而增加元件偏离性能标准及/或无功能性半导体元件的频率和可能性。
自对准互连结构(self-aligned interconnect structure，SIS)及制作自对准互连结构的方法允许使用单一制造流程制造半导体元件，以从基材顶部侧或基材底部侧制造自对准互连结构。进一步地，本文中所描述的自对准互连结构制造流程适用于制造用于在基材的一个侧上具有单一晶体管层或在基材的相对侧上具有多个晶体管层的半导体元件的自对准互连结构。与自对准互连结构制造相关联的减少的制造复杂性增加半导体元件符合性能标准的可能性，并减少无功能性半导体元件的可能性。
为了本揭露内容的目的，术语“顶部”及“底部”被使用于表示半导体元件相对于第一组晶体管下方的参考线(参见参考线102)的定向。在制造期间，“顶部”表面是在制造制程操作期间定位成待修改的表面，而“底部”表面为在制造工具中背向活动制程空间的表面。对于半导体元件，在制造之后，术语“顶部”用于指代具有最大数量层的互连结构的半导体基材(例如，晶圆)的侧面。为清楚起见，附图包含顶部及底部互连结构的第一层，并省略晶圆顶部及底部处的互连结构的其他层。
图1为根据一些实施例，半导体元件100的截面视图。在半导体元件100中，参考线102延伸通过元件的晶体管之间的基材。晶体管110及晶体管112在从参考线102的第一方向104上并位于基材的顶部侧上，且晶体管114及116在从参考线102的第二方向106上并位于基材的底部侧上。半导体元件100的截面视图延伸通过晶体管110、112、114及116的源极或漏极区。晶体管110包含通道条120A及120B。晶体管112包含通道条122A及122B。晶体管114包含通道条124A及124B。晶体管116包含通道条126A及126B。通道条为晶体管的一部分，包含源极区、漏极区及在源极区与漏极区之间的通道区。通道条非常适合用于环绕式栅极(gate all around，GAA)晶体管。在一些实施例中，通道条为半导体材料的单体部分，且栅极介电层围绕通道条的通道区的圆周延伸。在一些实施例中，通道条为纳米片材结构，其中半导体材料的交替层从源极区延伸至漏极区，并且，在通道区中，去除了牺牲半导体材料以增加栅极介电层及栅极电极在通道区附近的表面面积。保留在环绕式栅极晶体管的源极区及漏极区中的牺牲半导体材料的交替层与通道半导体材料的层一同电性连接至部分地或完全地围绕纳米片材结构延伸的源极/漏极触点。与其中源极/漏极触点仅接触纳米片材结构的一个侧的晶体管相比，完全地围绕纳米片材结构延伸，或靠着纳米片材结构的2至4个侧面的源极/漏极触点被了解为具有降低的接触电阻及更快的开关速度。晶体管110及112具有围绕通道条120A及120B及围绕通道条122A及122B延伸的源极/漏极触点材料118A。晶体管114及116具有围绕通道条124A及124B及围绕通道条126A及126B延伸的源极/漏极触点材料118B。在一些实施例中，晶体管具有单一通道条。在一些实施例中，晶体管具有多个通道条。
通过蚀刻制程将晶体管110与晶体管114之间及晶体管112与晶体管116之间的基材修整成基材区段。基材区段108B在晶体管110与114之间。基材区段108A在晶体管112与116之间。
间隔件材料128在晶体管110、112、114及116的侧面处，并靠着基材区段108A及108B的边缘，其中基材区段不朝向晶体管定向。根据一些实施例，通过连接栅极结构及源极/漏极区，晶体管堆叠包含在基材区段的相对侧上的一对晶体管。举例而言，在基材区段108B的相对侧处的晶体管110及晶体管114能形成第一晶体管堆叠；且在基材区段108A的相对侧上的晶体管112及晶体管116能形成第二晶体管堆叠。
可用作源极/漏极触点的电性连接结构138在第一方向104上沿着晶体管110的顶部表面。可用作源极/漏极触点的电性连接结构140在第一方向104上沿着晶体管112的顶部表面。可用作源极/漏极触点的电性连接结构142在第二方向106上沿着晶体管114的底部表面。可用作源极/漏极触点的电性连接结构144在第二方向106上沿着晶体管116的底部表面。
自对准互连结构(SIS)136位于晶体管110与晶体管114之间的间隔件材料128之间，及晶体管112与晶体管116之间。在半导体元件100中，(相对于互连结构层145)沿着自对准互连结构136从互连结构层147至电性连接结构137的整个部分，在相对于晶体管110及114的间隔件材料128与相对于晶体管112及116的间隔件材料128之间，自对准互连结构136具有大约相同的尺寸d2。通过[1]进行选择性蚀刻制程(如，选择性液体蚀刻制程)制造自对准互连结构136，以去除靠着晶体管且在间隔件128的部分之间的介电材料，及通过[2]采用[a]导电材料或[b]掺杂的半导体材料填充间隔件128的部分之间的空间。在一些实施例中，自对准互连结构136包含钨(W)、钛(Ti)、钽(Ta)、钴(Co)、镍(Ni)、铜(Cu)、铂(Pt)、钯(Pd)或其合金中的一种或更多种、或其他适用于前端制程的(front end of line，FEOL)触点结构的导电材料。在一些实施例中，在进行金属填充制程以添加用于自对准互连结构136的导电材料之前，亦在开口中形成衬垫材料。在一些实施例中，衬垫包含，如钴、氮化钛(TiN)、氮化钽(TaN)或与环绕式栅极晶体管相容的一些其他前端制程的衬垫中的一种或更多种。
互连结构层145在晶体管110及112的侧壁处的间隔件材料128的顶部表面之上。互连结构层145包含介电材料146及触点159，触点电性连接至电性连接结构137。互连结构层145亦包含电源轨150、电源轨152、导电线路158及导电线路160。
互连结构层147靠着间隔件材料128及电性连接结构142、电性连接结构144及自对准互连结构136。互连结构层147包含介电材料148及触点149，触点电性连接至在晶体管116底部处的电性连接结构144。互连结构层147亦包含电源轨154、电源轨156及导电线路162及164。
通过连接至[1]远离基材区段108B的晶体管114的一侧、在凹陷间隔件材料128之后所暴露在晶体管114与自对准互连结构136之间并电性连接至毗邻互连结构层147的自对准互连结构136侧壁的一部分的晶体管114的一侧，电性连接结构142提供电流从晶体管114流动至自对准互连结构136的水平路径。晶体管114与自对准互连结构136之间的水平电流路径，及电性连接结构142与触点159之间的垂直电流路径减少用于将电源或信号从基材的顶部侧布线到基材的底部侧的导电线路的整体长度。因此，与不包含自对准互连结构136及电性连接结构142的结构相比较，减少电阻并减少半导体元件100的整体大小。
图2A至图2B为根据一些实施例，半导体元件的立体视图。图2A的半导体元件200包含由上而下的通孔件自对准互连结构及由下而上的通孔件自对准互连结构二者。图2B的半导体元件250包含在半导体元件250的两个导电线路之间的M0跳线互连结构。
在图2A中，半导体元件200包含在基材203的顶部侧上的晶体管202及在基材203的第二侧上的晶体管204。晶体管202包含通道条205，其从源极电极206延伸至漏极电极207。在通道条205中，具有接近源极电极206的源极区(未图示)、接近漏极电极207的漏极区(未图示)、接近栅极电极228，在源极区与漏极区之间的通道区。在一些实施例中，通道条205是由单一材料层制造的单体结构。在一些实施例中，通道条205包含具有主动区域半导体材料及支撑材料的交替层的纳米片材结构。在一些实施例中，主动区域半导体材料包含硅(Si)、硅锗(SiGe)、砷化镓(GaAs)或用于晶体管的一些其他半导体材料。在一些实施例中，支撑材料为硅、硅锗、砷化镓、介电材料或一些其他材料，将该材料配置为经历相对于主动区域的选择性蚀刻，使得蚀刻制程去除支撑材料并留下半导体材料的大多数主动区域。
半导体元件200包含在晶体管202与晶体管204之间的基材203。在基材203的第一侧或顶部处制造晶体管202，而在基材203的第二侧或底部处制造晶体管204。
在晶体管202中，在从电源轨217延伸至导电线路216的方向上，源极电极206比漏极电极207更宽。在晶体管204中，在从电源轨217延伸至导电线路216的方向上，漏极电极222比源极电极210更宽。使用自对准互连结构211将源极电极206电性连接至导电线路214。间隔件材料(未图示)在自对准互连结构211与源极电极210之间。在源极电极206与导电线路214之间的电性连接延伸通过基材203。
在晶体管204中，通过触点224将漏极电极222电性连接至导电线路226。通过自对准互连结构220将漏极电极222电性连接至导电线路216。在晶体管202的主动区域中，自对准互连结构220绕过漏极电极207以将漏极电极222电性连接至导电线路216。通过触点213将源极电极210电性连接至电源轨215。
自对准互连结构211及自对准互连结构220为单一层自对准结构，其是通过从与源极或漏极电极的侧面处的间隔件毗邻的区域去除一部分基材203及介电材料(未图示)而形成，如前文所描述。导电材料填充开口以形成电性连接结构。
通过延伸通过基材203的通孔件232将栅极电极228电性连接至晶体管204的栅极电极230。通过触点234将栅极电极228电性连接至导电线路216。熟悉此项技艺者将认知，除对应的栅极电极228及230之外，用于晶体管202及204中的每个栅极结构也包含栅极介电层。通过通孔件232连接栅极电极228及230，可通过与导电线路216的单一连接控制晶体管202和204二者的导电性。这减少用于形成功能元件的布线量。
在图2B中，半导体元件250包含跳线互连结构269，跳线互连结构269延伸通过基材253并绕过晶体管252及254的主动区域及源极电极258及266。
晶体管252在基材253的第一侧或顶部处，晶体管254在基板253的底部侧处。晶体管252包含通道条256、源极电极258、漏极电极260及栅极电极262。晶体管254包含通道条264、源极电极266及漏极电极268及栅极电极270。通过延伸通过基材253的通孔件272将栅极电极270电性连接至栅极电极262。在从电源轨280朝导电线路281延伸的方向上，漏极电极268比漏极电极260、源极电极258及源极电极266更宽。
跳线互连结构269绕过晶体管252中的源极电极258及晶体管254中的源极电极266二者。跳线互连结构269电性连接导电线路281及导电线路274。跳线互连结构269为自对准互连结构。导电线路274对准导电线路282。通过触点284将导电线路282电性连接至漏极电极268。因此，由于触点284垂直对准漏极电极268的一部分，所以触点284在晶体管254的覆盖范围之内。
在一些实施例中，跳线互连结构269包含二个自对准互连结构。举例而言，在基材253的第一侧上形成第一自对准互连结构，并在基材253的第二侧上形成第二自对准互连结构。第一自对准互连结构或第二自对准互连结构中的一者延伸通过基材253。在一些情况下，可注意到在第一自对准互连结构及第二自对准互连结构的接面处的交界。在一些实施例中，跳线互连结构269包含单一自对准互连结构，单一自对准互连结构从导电线路281连续地延伸至导电线路274，而其中没有任何交界。
熟悉此项技艺者将认知，图2A及图2B的自对准互连结构能在单一半导体元件中结合在一起。
图3A至图3D为根据一些实施例，半导体元件的截面视图。在图3A至图3C中，基材被图示在晶体管之间。为清楚起见，在图3D中省略基材。此外，将半导体元件300、330及360的晶体管电极(例如，源极电极)图示成“半高度”电极，其造成晶体管的通道条的一个侧的电性接触。在一些实施例中，“半高度”电极造成通道条的1个完整侧的电性接触，并在半导体元件的源极区或漏极区中的通道条的侧面部分向下延伸。在一些实施例中，如以上图2A及图2B所示，电极围绕通道条。
在图3A中，半导体元件300包含在基材302的第一侧处的晶体管301及在基材302的第二侧处的晶体管303。晶体管301包含通道条304及源极电极306。触点308将电源轨310电性连接至源极电极306。导电线路312及314平行于源极电极306上方的电源轨310延伸。
在晶体管303中，通道条316接触源极电极318。触点320将源极电极318电性连接至导电线路326。电源轨324及导电线路328平行于源极电极318下方的导电线路326延伸。通过自对准互连结构329、导电线路区段319及触点322将导电线路328电性连接至晶体管301中的源极电极306。在一些实施例中，导电线路区段319与源极电极318同时形成，并包含与源极电极318相同的材料。在用于半导体元件300的制造制程中，在源极电极308及源极电极318的制造步骤之间制造自对准互连结构329。只要尚未制造源极电极306或导电线路区段319中的一者，用以制造自对准互连结构329的制程流程可从基材302的第一侧或从基材302的第二侧进行。
自对准互连结构329包含其中未具有交界的单一连续结构。在一些实施例中，在多个沉积步骤中形成自对准互连结构329，而获得至少一个显著的交界。自对准互连结构329在沿着自对准互连结构329的整个长度上为大致上均匀的宽度。在一些实施例中，自对准互连结构329具有锥形轮廓。锥形轮廓的渐缩方向将取决于为了形成自对准互连结构329而对基材302的哪一侧进行处理。在一些实施例中，在处理基材302的第一侧的情况，与导电线路区段306毗邻的自对准互连结构329的宽度比与源极电极319相邻的自对准互连结构329的宽度更宽。在一些实施例中，在处理基材的第二侧302的情况，与导电线路区段319毗邻的自对准互连结构329的宽度比与源极电极306毗邻的自对准互连结构329的宽度更宽。在平面视图中的晶体管301的区域通过将导电线路328电性连接至源极电极306，与不包含自对准互连结构329的其他途径相比较，减少了半导体元件300的整体大小。
在图3B中，半导体元件330包含基材332。在半导体元件330中，基材332位于晶体管331与晶体管333之间。晶体管331具有通道条334及源极电极336。通过触点338A将源极电极336电性连接至导电线路342。电源轨340平行于导电线路342延伸，而导电线路344平行于源极电极336上方的导电线路342延伸。晶体管331包含导电线路区段349，导电线路区段349将导电线路344及触点338B电性连接至自对准互连结构359。自对准互连结构359延伸通过基材332并电性连接至晶体管333中的源极电极348。在一些实施例中，导电线路区段349与源极电极336同时形成，并包含与源极电极336相同的材料。
晶体管333具有通道条346及源极电极348。通过触点350将源极电极348电性连接至电源轨354。导电线路356及导电线路358平行于晶体管333中源极电极348下方的电源轨354延伸。使用自对准互连结构359，通过将导电线路344电性连接至源极电极348，将来自电源轨354的电源提供至导电线路344，以便布线在基材332的相对侧上的电源。因此，与不包含自对准互连结构359的其他途径相比较，减少了半导体元件330的整体大小。
自对准互连结构359包含其中未具有交界的单一连续结构。在一些实施例中，在多个沉积步骤中形成自对准互连结构359，而获得至少一个显著的交界。自对准互连结构359在沿着自对准互连结构359的整个长度上为大致上均匀的宽度。在一些实施例中，自对准互连结构359具有锥形轮廓。锥形轮廓的渐缩方向将取决于为了形成自对准互连结构359而对基材332的哪一侧进行处理。在一些实施例中，在处理基材332的第一侧的情况，与导电线路区段349毗邻的自对准互连结构359的宽度比与源极电极348毗邻的自对准互连结构359的宽度更宽。在一些实施例中，在处理基材332的第二侧的情况，与导电线路区段348毗邻的自对准互连结构359的宽度比与源极电极349相邻的自对准互连结构359的宽度更宽。
在图3C中，半导体元件360包含在基材332的第一侧处的晶体管361及在基材332的第二侧处的晶体管363。在晶体管361中，将通道条364连接至源极电极366。通过触点368A将源极电极366电性连接至导电线路372。电源轨370及导电线路374平行于晶体管361上方的导电线路372延伸。通过触点368B将导电线路374电性连接至导电线路区段379A。在一些实施例中，导电线路区段379A与源极电极366同时形成，并包含与源极电极366相同的材料。
在晶体管363中，将通道条376连接至源极电极378。通过触点380A将电源轨384电性连接至源极电极378。导电线路386及388平行于源极电极378下方的电源轨384延伸。通过触点380B将导电线路388电性连接至导电线路区段379B。在一些实施例中，导电线路区段379B与源极电极378同时形成，并包含与源极电极378相同的材料。
自对准互连结构389将导电线路区段379A电性连接至导电线路区段379B。自对准互连结构389具有与通道条364的顶部表面大约共平面的一个端部，并具有与通道条376的底部表面大约共平面的第二端部。
自对准互连结构389包含其中未具有交界的单一连续结构。在一些实施例中，在多个沉积步骤中形成自对准互连结构389，而获得至少一个显著的交界。自对准互连结构389在沿着自对准互连结构389的整个长度上为大致上均匀的宽度。在一些实施例中，自对准互连结构389具有锥形轮廓。锥形轮廓的渐缩方向将取决于为了形成自对准互连结构389而对基材362的哪一侧进行处理。在一些实施例中，在处理基材362的第一侧的情况，与导电线路区段379A毗邻的自对准互连结构389的宽度比与导电线路区段379B相邻的自对准互连结构389的宽度更宽。在一些实施例中，在处理基材362的第二侧的情况，与导电线路区段379B毗邻的自对准互连结构389的宽度比与导电线路区段379A相邻的自对准互连结构389的宽度更宽。通过直接地通过基材362将导电线路374电性连接至导电线路388，与不包含自对准互连结构389的其他途径相比较，减少了半导体元件360的整体大小。此外，与其他布线选择相比较，自对准互连结构389的较短长度减少电阻，与不包含自对准互连结构389的其他途径相比较，此举减少半导体元件360的功耗。
图3D为半导体元件360的截面视图。与图3C相比较，图3D包含用于自对准互连结构389的锥形轮廓。为清楚起见，图3D包含未在图3C中标记的各种尺寸。熟悉此项技艺者将了解，参照半导体元件360描述的相对尺寸亦适用于半导体元件300(图3A)及半导体元件330(图3B)。
垂直于基材336的顶部表面的第一方向上的通道条364的第一尺寸D1为最小栅极宽度的自约0.8倍至约15倍之间的范围。若第一尺寸D1太小，则在一些情况下，通道条364之内的电阻会增加并影响元件性能。若第一尺寸D1太大，则在一些情况下，在不显著改善元件性能的情况下增加半导体元件360的大小。在一些情况下，最小栅极宽度亦称作临界尺寸(critical dimension，CD)。最小栅极宽度为在制造制程期间，可确实地产生的最小大小。熟悉此项技艺者将认知，不同的技术节点具有不同的制造制程，并能产生不同的最小栅极宽度。
第一尺寸及电源轨370在平行于源极电极366的顶部表面的第二方向上的第二尺寸D2的比值为在自约1至约5的范围内。若第二尺寸D2太小，则在一些情况下，电源轨370内的电阻增加至负面影响功率消耗及元件之内的均匀功率分布的程度。若第二尺寸D2太大，则在一些情况下，在不显著改善性能的情况下增加半导体元件360的大小。在一些实施例中，电源轨384具有与电源轨370相同的尺寸。
第一尺寸与导电线路374在第二方向上的第三尺寸D3的比值为在自约0.5至约3的范围内。若第三尺寸D3太小，则在一些情况下，导电线路374内的电阻增加至对元件之内的功耗及信号可靠性产生负面影响的程度。若第三尺寸D3太大，则在一些情况下，在不显著改善性能的情况下增加半导体元件360的大小。在一些实施例中，导电线路372、导电线路386或导电线路388中的至少一个具有与导电线路374相同的尺寸。
第一尺寸与触点368B在第一方向上的第四尺寸D4的比值为在自约2至约6的范围内。若第四尺寸D4太小，则在一些情况下，电源轨370与源极电极366之间的间距会增加元件之内发生短路的风险。若第四尺寸D4太大，则在一些情况下，在不显著改善性能的情况下增加半导体元件360的大小。在一些实施例中，触点368A具有与触点368B相同的尺寸。在一些实施例中，触点380B的第六尺寸D6等于第四尺寸D4。在一些实施例中，第六尺寸D6与第四尺寸D4不同。
第一尺寸及从导电线路区段379A最靠近源极电极366的表面至导电线路区段379B最靠近源极电极366的表面在第一方向上的第五尺寸D5的比值为在自约10至约35的范围内。若第五尺寸D5太小，则在一些情况下，会负面地影响制造半导体元件360的可靠性。若第五尺寸D5太大，则在一些情况下，在不显著改善性能的情况下增加半导体元件360的大小。
第一尺寸与导电线路386与导电线路388之间在第二方向上的空间的第七尺寸D7的比值为在自约0.5至约3的范围内。若第七尺寸D7太小，则在一些情况下，存在元件之内的短路或寄生电容产生负面影响的风险，从而影响元件性能。若第七尺寸D7太大，则在一些情况下，在不显著改善性能的情况下增加半导体元件360的大小。在一些实施例中，毗邻导电线路及/或电源轨的其他组合之间的间距具有与第七尺寸D7相同的尺寸。
第一尺寸与导电线路区段379A在第一方向上的第八尺寸D8的比值为在自约2至约8的范围内。若第八尺寸D8太小，则在一些情况下，源极电极366的大小减少，且源极电极366之内的电阻对功耗产生负面影响。若第八尺寸D8太大，则在一些情况下，在不显著改善性能的情况下增加半导体元件360的大小。在一些实施例中，导电线路区段379B的第九尺寸D9等于第八尺寸D8。在一些实施例中，第九尺寸D9与第八尺寸D8不同。
图4A至图4R为根据一些实施例，在制造制程各种阶段期间半导体元件的截面视图。图4A及图4B为在方法500的操作502的进行期间半导体元件400的截面视图(图5)。图4C及图4D为在操作503的进行期间半导体元件400的截面视图。图4E为在方法500的操作504的进行期间半导体元件400的截面视图。图4F至图4J为在方法500的操作506的进行期间半导体元件400的截面视图。图4K为在方法500的操作508的进行期间半导体元件400的截面视图。图4L至图4N在方法500的操作510的进行期间半导体元件400的截面视图。图4O至图4Q为在操作512的进行期间半导体元件400的截面视图。图4R为在操作513的进行期间半导体元件400的截面视图。
在图4A中，半导体元件400包含晶体管410及晶体管412及基材的第一侧。参考线402延伸通过基材。基材的位置由基材区段408A及408B所表示。晶体管410及晶体管412在基材的第一侧上，如从参考线402起的第一方向404所表示。在晶体管410及412之上沉积介电材料层498。将介电材料498的层黏合至载体496。去除晶体管410与晶体管412之间的支撑材料(未图示)，使得介电材料498暴露在晶体管之间。晶体管410包含被源极电极材料418A围绕的源极区420A及420B。晶体管412包含被源极电极材料418A围绕的源极区422A及422B。熟悉此项技艺者将了解，由于横截面视图的位置，图4A包含源极区420A、420B、422A及422B。在一些情况下，沿着垂直于第一方向404的方向在不同位置处截取的半导体元件400的截面视图将包含通道区或漏极区。
在图4B中，进行蚀刻制程以修整电极材料418A以具有对准基材区段408A及408B的边缘的侧壁。此外，介电材料498已被修整成介电材料区段498A及498B，其侧壁对准晶体管410及412的侧壁。因此，晶体管410中的电极材料418A对准介电材料区段498A，而晶体管412中的电极材料418A对准介电材料区段498B。在晶体管410与412之间及周围沉积支撑材料494，且平坦化支撑材料494以暴露基材区段408A及408B。
在图4C中，在基材区段408A及408B的第二侧上从参考线402起沿着第二方向制造晶体管414及416。在晶体管414及晶体管416周围及之间沉积额外的支撑材料494’，且支撑材料494’在基材区段408A与408B之间接触支撑材料494。晶体管414包含被电极材料418B围绕的源极区424A及源极区424B。晶体管416包含被电极材料418B围绕的源极区426A及源极区426B。电极材料418B的边缘并未对准靠着晶体管414的基材区段408B的边缘，且电极材料418B的边缘并未对准相对于靠着晶体管416的基材区段408A。在与接触基材区段408A及408B的一侧相对的一侧处将硬质遮罩488沉积在电极材料418B上。将载体486黏合至硬质遮罩488。
在图4D中，进行蚀刻制程以修整电极材料418B以使其侧壁对准基材区段408A及408B的边缘，从而形成在其中间包含基材区段408A及408B的晶体管堆叠。按以下方式修整硬质遮罩488：硬质遮罩区段488A沿晶体管414的底部侧，而硬质遮罩区段488B沿着晶体管416的底部侧。修整硬质遮罩材料418B而进行的蚀刻制程暴露载体486的顶部表面。去除载体496，且去除晶体管410至416之间及周围的支撑材料494，以便修整电极材料418B及硬质遮罩488。
在图4E中，沉积靠着载体486的顶部表面及靠着硬质遮罩区段488A及488B、晶体管410、412、414及416，基材区段408A及408B及介电材料区段498A及498B的侧壁的间隔件材料。因此，间隔件区段428A及间隔件区段428B靠着硬质遮罩区段488A、晶体管414、基材区段408B、晶体管410及介电材料区段498A。此外，间隔件区段428C及间隔件区段428D靠着硬质遮罩区段488B、晶体管416、基材区段408A、晶体管412及介电材料区段498B。载体486的顶部表面暴露于毗邻硬质遮罩区段488A及488B附近的间隔件材料的端部。
在图4F中，通过以下方式去除介电材料区段498A及498B，如，选择性蚀刻制程以暴露间隔件区段428A至428D的内部侧壁及晶体管410及晶体管412的顶部表面，即，电极材料418A的顶部表面。
在图4G中，靠着间隔件材料沉积介电材料429。介电材料429从载体486延伸至晶体管410及晶体管412的顶部表面上方。平坦化介电材料以暴露间隔件材料远离载体486的端部，并靠着间隔件材料及介电材料429的顶部表面沉积硬质遮罩M1。在介电材料429的沉积期间形成的介电材料区段486A及介电材料486B被间隔件材料围绕并被硬质遮罩M1覆盖。在硬质遮罩M1之上沉积图案化材料层PL1，且图案化材料层PL1以在其中形成开口484A及484B。第一开口484A在晶体管410及介电材料区段486A之上，且第二开口484B在晶体管412、介电材料区段486B及间隔件区段428D之上。
在图4H中，进行蚀刻制程，以便在硬质遮罩M1中形成与图案化材料层PL1中的开口相对应的开口。因此，开口484A延伸通过图案化材料层PL1及硬质遮罩M1，并暴露介电材料区段486A的顶部表面。类似地，开口484B延伸通过图案化材料层PL1及硬质遮罩M1，并暴露介电材料区段486B及间隔件区段428D的顶部表面。
在图4I中，去除图案化材料PL1层，并进行选择性蚀刻制程以使间隔件区段428D凹陷达深度R1，使得间隔件区段428D远离载体486的端部与晶体管412的顶部表面大约共平面。
在图4J中，如，通过灰化去除硬质遮罩M1，并使介电材料429的上部分凹陷至间隔件区段428A、428B及428C的顶部表面下方的深度R1，使得介电材料429远离载体486的端部的顶部表面与晶体管412及晶体管410的顶部表面大约共平面。在图4J中，晶体管电极438A靠着晶体管410的顶部表面，晶体管电极438C靠着晶体管412的顶部表面，且互连电极438B靠着间隔件区段428B与间隔件区段428C之间的介电材料429的顶部表面。
在图4K中，在晶体管电极438A、438C及互连电极438B上方制造第一互连层。第一互连层包含介电材料446，介电材料446中具有触点459，触点459将互连电极438B电性连接至导电线路460。电源轨450及电源轨452平行于介电材料446之内的导电线路460延伸。导电线路458平行于在电源轨452与电源轨450之间的导电线路460延伸。
在图4L中，第一互连层被黏合至载体462，且半导体元件被倒置以有助于制造靠着晶体管414及416的特征。为清楚起见，在图4L中，以与先前附图相同的定向图示半导体400。
靠着晶体管414下方的硬质遮罩区段488A、晶体管416下方的遮罩区段488B及远离介电材料446的间隔件区428A至428D的端部沉积硬质遮罩M2。在硬质遮罩M2附近沉积图案化材料层PL2，并在其中形成开口484C以暴露硬质遮罩M2。
在图4M中，进行蚀刻制程以形成通过硬质遮罩M2的开口484C，而暴露远离介电材料446的介电材料429的端部，以准备用于去除介电材料的蚀刻制程。从半导体元件去除图案化材料层PL2。
在图4N中，从间隔件区段428B与428C之间去除介电材料429，而暴露互连电极438B的底部表面，并靠着互连电极438B及间隔件部分428B及428C的暴露表面沉积互连材料436。蚀刻、平坦化或凹陷互连材料436，使得互连材料436的底部端部与间隔件区段428B及428C的远离介电材料446的端部大约共平面。
在图4O中，如，通过灰化去除硬质遮罩M2，并沿着硬质遮罩区段448A、448B、间隔件区段428A至428D远离介电材料446的端部及互连材料436的远离介电材料446的端部，沉积第三硬质遮罩M3。在其中具有开口484D及484E的第三硬质遮罩M3附近沉积图案化材料层PL3，使得开口484D对准硬质遮罩区段488A及间隔件区段428B，且开口484E对准硬质遮罩区段488B。
在图4P中，进行蚀刻制程以使开口484D及484E延伸通过第三硬质遮罩M3以暴露硬质遮罩区段488A、间隔件区段428B及互连材料436的一部分(通过开口484D)及硬质遮罩区段488B(通过开口484E的)的底部表面。
在图4Q中，去除图案化材料层PL3，并进行蚀刻制程以将间隔件区段428B凹陷至深度R2以暴露电极材料418B的侧壁。在一些实施例中，间隔件区段为凹陷的，但当完成凹陷制程时，并不暴露晶体管电极材料的侧壁。在一些实施例中，间隔件区段428B的远离介电材料446的表面与源极区424B的表面大致上共平面。在一些实施例中，间隔件区段428B的表面与介电材料446的距离相对于源极区424B的表面偏移。
在图4R中，去除第三硬质遮罩M3，并进行选择性蚀刻制程以去除硬质遮罩区段488A及488B，而暴露晶体管414及416的表面。沉积电极材料至通过硬质遮罩区段488A及488B的去除所形成的开口中，以形成靠着晶体管414的电极442及靠着晶体管416的电极444。电极442靠着晶体管414的底部表面及侧壁，并靠着互连材料436的侧壁。电极444靠着晶体管416的底部表面，并通过间隔件区段428C与互连材料436电性隔离。
在晶体管电极442及444的底部侧制造第二互连层。第二互连层包含介电材料448及与晶体管电极444及电源轨456电性接触的触点449。电源轨454及导电线路462及464位于晶体管414及互连材料436下方的介电材料448中、并平行于电源轨456延伸。
图5例示根据一些实施例，制造半导体元件的方法500的流程图。根据一些实施例，方法500用于制造具有两层晶体管或堆叠的晶体管结构的半导体元件。在一些实施例中，方法500用于制造具有单一晶体管层的半导体元件。在一些实施例中，方法500适于从半导体元件的顶部侧制造自对准互连结构。在一些实施例中，方法500适于从半导体元件的底部侧制造自对准互连结构。
方法500包含操作502，在操作502中，在基材之上制造第一晶体管。在后文所描述的图4A及图4B中，半导体元件400经历与操作502一致的制造制程，如本文中所描述。
在操作502中，在基材之上制造第一晶体管。在一些实施例中，基材为硅晶圆，在基材上沉积后续的材料层以便形成第一晶体管或其他电路元件。第一晶体管包含具有源极区、漏极区及在源极区与漏极区之间的通道区的通道条。在基材的顶部侧上制造晶体管包含与在基材之上沉积半导体材料的交替层以形成晶体管的源极区、漏极区及通道区相关联的步骤。在一些实施例中，晶体管包含支撑材料及沉积在交替层中的半导体材料，其中半导体材料及支撑材料表现高差别的蚀刻速率。通过利用高差别的蚀刻速率，从晶体管结构的中间部分去除支撑材料，留下在通道区中的半导体材料。根据一些实施例，支撑材料及半导体材料在晶体管的源极区及漏极区中保持不变。
在操作502中，在制造晶体管堆叠之后，将源极电极材料及漏极电极材料(图4A中未图示)沉积在晶体管的源极区及漏极区附近。根据一些实施例，源极电极材料包含诸如多晶硅的半导体材料，或诸如钨、钛、钴、钽、铂、镍、等等的导电材料。在操作502的实施例中，制造具有用于源极电极材料的半导体材料的晶体管，通过化学气相沉积制程进行半导体材料的沉积。在制造具有用于源极电极材料的导电材料的晶体管的操作500的实施例中，通过溅镀或金属扩散沉积导电材料。
在操作502中，在制造晶体管堆叠及源极电极材料之后，在晶体管之上沉积支撑介电材料(图4A中未图示)，以便在处理期间提供支撑及稳定性。在沉积支撑介电材料之后，在晶体管的顶部端部(例如，在与基材相对的端部)沉积介电材料的覆盖膜，以助于在制造期间的安全处理。根据一些实施例，支撑介电材料及介电材料的覆盖膜为不同的介电材料，以便在与制造制程中去除支撑介电材料相关联的蚀刻制程期间保持高度选择性。将载体黏合至覆盖介电材料上方，以便在修整基材的制程期间处理晶体管以提供用于修整晶体管的遮罩。
在操作502中，在将载体黏合至覆盖介电材料之后，倒置基材并进行图案化及蚀刻制程以形成基材区段(见图4A中的基材区段408A及基材区段408B)。通过图案化及蚀刻基材以形成基材区段，每个基材区段充当非等向性蚀刻制程的硬质遮罩，非等向性蚀刻制程消除延伸超过基材区段的边缘的多余源极电极材料。因此，基材区段的尺寸充当遮罩，用于决定半导体元件中基材区段上方及下方的晶体管的尺寸。
方法500包含操作503，在操作503中，在基材下方制造第二晶体管。前文所描述，在图4C及4D中，半导体元件400经历与操作503一致的制造制程，如本文中所描述。
在操作503中，在基材上形成开口并修整基材以使基材区段直接连接至基材第一侧上的晶体管之后，为了减少晶体管的横向尺寸，进行非等向性蚀刻制程，使得晶体管的宽度对应于基材区段的宽度。进行进一步的蚀刻制程，以蚀刻通过覆盖介电材料并在晶体管与载体之间的晶体管的顶部侧处形成介电材料区段。靠着载体及介电材料区段的侧面、晶体管的侧面及基材区段的侧面沉积支撑材料，以便支撑此等元件并防止在基材区段的底部侧(相对基材区段的顶部侧上的晶体管)上的晶体管的制造期间的污染。
在操作503中，在基材区段的底部侧上制造第二晶体管。以类似于前文所提供的操作502中第一晶体管的描述方式进行第晶体管的制造。在此基材区段的底部侧上的第二晶体管之间及周围沉积支撑材料，及沿着第二晶体管的底部侧并靠着在第二晶体管之间且周围的支撑材料沉积硬质遮罩材料的覆盖层。根据一些实施例，沉积在第二晶体管之间及周围的支撑材料与沉积在基材区段顶部的晶体管之间与周围的支撑材料相同。根据一些实施例，支撑材料为二氧化硅或通过，如，化学气相沉积(chemical vapor deposition，CVD)或电浆气相沉积(plasma vapor deposition，PVD)沉积的另一种介电材料。根据一些实施例，靠着第二晶体管的底部及基材区段的侧面沉积的硬质遮罩材料为通过，如，磊晶成长制程或原子层沉积而沉积的硅、氮化硅或碳化硅层。载体黏合晶体管堆叠的底部侧，且从基材区段的顶部的晶体管的顶部端部处的介电材料区段的顶部去除第一载体。
进行非等向性蚀刻制程，其中在顶部晶体管的顶部侧的介电材料区段充作保护第一晶体管的硬质遮罩，并在晶体管之间的基材区段充作硬质遮罩以界定底部晶体管的横向尺寸，使得顶部及底部晶体管具有相同的横向尺寸，且后续蚀刻制程将覆盖硬质遮罩材料修整成具有与顶部晶体管、基材区段及底部晶体管相同的横向尺寸的硬质遮罩区段。修整覆盖硬质遮罩材料的后续蚀刻制程亦暴露在底部晶体管底部处的载体。
方法500包含操作504，在操作504中，靠着晶体管侧壁沉积间隔件材料。前文所描述，在图4E中，半导体元件400经历与操作504相一致的制造制程，如本文中所描述。
在操作504中，沿着硬质遮罩区段、底部晶体管、基材区段、顶部晶体管及介电材料段的侧面沉积间隔件材料。因此，基材材料从底部载体向上延伸至晶体管堆叠的顶部。根据一些实施例，基材材料包含氮化硅、氮氧化硅或一些其他无机材料，此材料将晶体管与毗邻的电性主动组件电性隔离，且相对于其他介电材料，诸如二氧化硅等材料，具有不同的蚀刻速率(如，根据一些实施例，低选择性或高选择性)。在操作504的一些实施例中，进行非等向性蚀刻制程以便从介电材料区段的顶部表面及半导体元件中的毗邻晶体管之间的底部载体的大多数水平表面去除间隔件材料。根据一些实施例，间隔件材料沿着晶体管主动区域的相对侧形成隔离的间隔件材料区段或间隔件区段。根据一些实施例，间隔件材料沿着晶体管的周边形成连续的材料，并基于此材料为是否位于沿着晶体管的主轴的晶体管的周边的一个侧还是另一侧，将间隔件材料任意地指定成区段。
方法500包含操作506，在操作506中，在第一晶体管的顶部侧处制造电性连接结构。在图4F至图4J中，半导体元件400经历与进行操作506一致的制造制程，如本文中所描述。
在操作506中，靠着第一晶体管的顶部侧制造电性连接结构。作为操作506的一部分，通过，如，选择性湿式蚀刻制程去除在顶部晶体管的顶部侧处的介电材料区段，以便暴露晶体管的顶部表面。在不会损坏晶体管顶部以致于角落变圆或修改间隔件区段沿着晶体管侧壁的横向尺寸的前提下，选择性湿式蚀刻制程或选择性电浆蚀刻制程允许介电材料区段的去除。
作为操作506的一部分，在顶部晶体管的顶部表面之上及在间隔件区的外侧壁之间并沿着间隔件区段的外部侧壁(如，在毗邻晶体管或毗邻晶体管堆叠上的间隔件区段之间)，沉积与支撑材料分离的介电材料。根据一些实施例，在操作506期间沉积的介电材料，是通过化学气相沉积制程所沉积的二氧化硅或氮氧化硅。在一些实施例中，进行化学机械抛光(chemical mechanical polishing，CMP)制程以便暴露间隔件区段的远离底部载体的端部。在基材区段的远离端部及间隔件区段之间的介电材料之上、顶部晶体管层的顶部侧之上的介电材料之上沉积覆盖硬质遮罩层，且在硬质遮罩的顶部表面之上沉积图案化材料层，且将图案转移至硬质遮罩层，并具有在晶体管堆叠或顶部晶体管之上延伸的开口。作为操作506的再一部分，进行蚀刻制程以便将图案化材料层中的图案转移至顶部晶体管及介电材料之上的硬质遮罩。
在操作506中，在去除图案化材料层之后，进行蚀刻制程，其中蚀刻制程凹陷基材区段的远离底部载体的部分及由硬质遮罩材料层中的开口所暴露的部分，至与凹陷区段的顶部与顶部晶体管的顶部表面共平面的深度一致的深度。通过对一些间隔件区段进行选择性蚀刻制程，在特定位置处增加在方法500期间制造的晶体管电极的横向尺寸，以便在开发用于半导体元件的顶部侧互连结构时有更大的弹性。
作为操作506的再一部分，从顶部晶体管上方(如，从间隔件材料的远离底部载体的端部的上方)去除硬质遮罩层，而暴露介电材料及间隔件区段远离底部载体的端部。进行蚀刻制程以去除在顶部晶体管正上方的介电材料，而使间隔件区段在相对于顶部晶体管顶部上方的横向尺寸或垂直尺寸方面保持不变。根据一些实施例，稀释的氢氟酸蚀刻制程能相对于间隔件材料选择性地去除介电材料，并暴露顶部晶体管的顶部表面。作为操作506的再一部分，去除在顶部晶体管正上方的介电材料的制程亦凹陷在毗邻晶体管的侧壁上的间隔件区段之间(如，在制造软线互连结构的区中，见，如，以下的操作510)的介电材料。
作为操作506的一部分，在顶部晶体管的顶部表面、毗邻晶体管之间、或面对的间隔件区段之间的暴露的介电材料的顶部表面(如，图4J中的间隔件区段428B及间隔件区段428C)正上方，并在间隔件区段的顶部表面之上，沉积导电材料。根据一些实施例，进行化学机械抛光制程以便暴露远离底部载体的间隔件区段的端部，并电性隔离通过沉积制程所因此制造的晶体管电极及互连电极。根据一些实施例，晶体管电极及互连电极独立地包含导电材料，诸如钴、钨、钽、钛、铂、钯、铜或一些其他适用于环绕式栅极(GAA)附近晶体管的电性互连结构的导电材料。根据一些实施例，暴露的间隔件区段减少的量对应至跨越多个晶体管的晶体管电极的垂直尺寸，并对应至晶体管之间或面对的间隔件区段之间的互连电极的垂直尺寸，如前文参照图4J所描述。
方法500包含操作508，在操作508中，在第一晶体管的与基材的相对侧处制造第一互连结构。在图4K中，半导体元件400经历与进行操作508一致的制造制程，如本文中所描述。
根据一些实施例，如前文所描述，制造顶部互连结构的第一层，第一层具有到一个或更多个晶体管电极及/或在操作506中制造的互连电极的电性连接结构。顶部互连结构的第一层包含电源轨(例如，在晶体管之间往返的Vss及/或Vdd电源轨)、导电线路以及电源轨及/或导电线路之间的触点及晶体管电极或互连电极。在一些实施例中，通过进行图案化及蚀刻制程并将衬垫材料(例如氮化钛、氮化钽等)及导电材料(钴、钛、钽、铜、等等)的层沉积至开口中而制造触点。
方法500包含操作510，在操作510中，在间隔件材料附近制造自对准互连结构(SIS)。在图4L至图4N中，半导体元件400经历与进行操作510一致的制造制程，如本文中所描述。
根据操作510的一些实施例，首先通过在用于半导体元件的顶部互连结构的一层或更多层的上方黏合顶部载体，并从底部晶体管下方去除底部载体而制造自对准互连结构(SIS)。根据一些实施例，靠着底部晶体管下方的硬质遮罩区段的底部表面沉积第二硬质遮罩材料，并在第二硬质遮罩材料附近沉积第二图案化材料层。根据一些实施例，第二硬质遮罩材料包含与底部晶体管的底部侧的硬质遮罩区段相同的组成。根据一些实施例，第二硬质遮罩材料为与底部晶体管的底部的硬质遮罩区段不同的材料。在一些实施例中，通过用于化学气相沉积制程的磊晶制程沉积硅、氮化硅、氧氮化硅或碳化硅的第二硬质遮罩材料层。
将图案转移至图案化材料的第二层，其中第二层为对应至半导体元件中自对准互连结构的位置的应用。进行蚀刻制程以便将图案化材料的第二层中的开口延伸至底部晶体管下方的第二硬质遮罩材料中，而暴露介电材料的远离顶部互连结构的第一层的端部。
在操作510中，一旦开口已延伸通过第二硬质遮罩材料以暴露自对准互连结构的位置中介电材料的底部端部，去除图案化材料的第二层，并进行蚀刻制程以去除介电材料并暴露在靠近顶部互连结构的第一层的一端处的互连结构的底部表面。根据一些实施例，用于选择性地去除介电材料的蚀刻制程包含具有稀释的氢氟酸的湿式制程，此氢氟酸优先地以二氧化硅为目标而使间隔件材料或间隔件区段大致上保持不变。
在操作510中，一旦已通过选择性蚀刻制程暴露互连电极的底部侧，便将互连材料沉积至间隔件区段之间且毗邻晶体管电极的开口中。根据一些实施例，互连材料为通过磊晶制程或原子层沉积制程沉积的半导体材料。在一些实施例中，互连材料为通过溅镀或金属扩散制程沉积的导电材料，包含，如，钴、钨、钛或钽、等等。根据一些实施例，一旦已沉积互连材料，即进行平坦化制程或蚀刻制程，以便从第二硬质遮罩的表面去除互连材料，并暴露远离顶部互连结构的第一层的基材区段的端部。在一些实施例中，化学机械抛光制程去除互连材料及第二硬质遮罩，以暴露在底部晶体管的底部侧的硬质遮罩区段。
方法500包含操作512，在操作512中，靠着第二晶体管制造电性连接结构。在图4O至图4R中，半导体元件400经历与进行操作512一致的制造制程。
在操作512中，将第三硬质遮罩沉积在其上沉积有图案化材料层中的底部晶体管下方的硬质遮罩区段的底部侧。进行图案化制程以便将图案转移至图案化材料层，且图案中的开口对应至半导体元件中的晶体管电极的位置。进行蚀刻制程以便选择性地蚀刻第三硬质遮罩材料，同时使在底部晶体管底部处的硬质遮罩区段的材料保持不变。在一些实施例中，使用对第三硬质遮罩的材料具有选择性的液体蚀刻进行蚀刻制程，同时使硬质遮罩区段的材料保持不变。根据一些实施例，蚀刻制程为电浆蚀刻，当一旦从蚀刻第三硬质遮罩材料过渡至在底部晶体管底部的硬质遮罩区段的材料，或一旦暴露在半导体元件(见图4O及图4P中的半导体元件400)的晶体管堆叠的底部端部处的任何间隔件材料时，即检测到端点，停止此蚀刻制程。
暴露间隔件区段的底部端部之后，通过，如，蚀刻步骤，从半导体元件去除图案化材料层，且进行蚀刻制程以便选择性地凹陷在晶体管堆叠底部的第三硬质遮罩中的开口之内所暴露的间隔件材料。在一些实施例中，凹陷间隔件材料，使得间隔件区段的端部与底部晶体管的底部表面大约共平面。在一些实施例中，凹陷间隔件材料，使得一旦凹陷间隔件区段，即暴露底部晶体管的侧壁。
在凹陷间隔件区段之后(如，见图4Q中的半导体元件400)，去除第三硬质遮罩材料及底部晶体管在底部端部处的硬质遮罩区段，而留下远离顶部互连结构的第一层的间隔件区段的暴露的末端，及底部晶体管的底部表面。将导电材料沉积且因此形成在底部晶体管的底部端部处的开口中，并进行化学机械抛光制程，以便消除多余的导电材料并暴露间隔件区段的底部端部，而将因此形成的晶体管电极与半导体元件(如，见图4R中的半导体元件400)中的其他电路元件电性隔离。
方法500包含，在操作513中，靠着第二晶体管制造第二互连结构。在图4R中，半导体元件400经历与进行操作513一致的制造制程。在操作513中，如前文所描述，在操作503中制造的底部晶体管的底部侧，在操作512中制造的晶体管电极附近制造第二互连结构(如，底部互连结构)。
图6A为根据一些实施例，半导体元件600的截面视图。
在图6A中，半导体元件600包含电源互连结构630，此电源互连结构将在基材603顶部处用于晶体管602的晶体管电极608电性连接至底部互连结构607及背侧电源垫606。在半导体元件600中，晶体管602在基材603的顶部侧上，而晶体管604在基材603的底部侧上。将背侧电源垫606电性连接至底部互连结构607。在底部互连结构607中，电源轨624为VSS电源轨，VSS电源轨通过触点622、导电线路区段620及触点618电性连接至底部晶体管604。
在半导体元件600中，电源轨610为VDD电源轨，且底部互连结构607中的导电线路628为VDD连接的导电线路。导电线路614及616延伸通过与电源轨610平行的互连结构。电源轨610通过触点612、晶体管电极(源极电极)608、自对准互连结构630、导电线路区段632及触点634电性连接至VDD连接的导电线路628。自对准互连结构630延伸通过晶体管604及晶体管60附近的基材603。在半导体元件600中，与不包含自对准互连结构630的其他途径相比较，自对准互连结构630的使用通过缩短电源垫与电性连接至电压源的电源轨或导电线路之间的路径，减少在电源递送期间受到的寄生电容及电阻的量。延伸通过半导体元件600中的基材603的自对准互连结构630减少专用于电源拾取单元的半导体元件600的面积，并将晶体管中的电源拾取单元的密度减少至大约每20条多节距线。减少的电源拾取单元数量容许减少半导体元件600的整体大小。
图6B为根据一些实施例，半导体元件650的立体视图。
图6B中，半导体元件650包含电性连接至顶部电源轨666的底部电源轨652。底部电源轨652及顶部电源轨666通过第一导电路径第与二导电路径并联连接，第一导电路径通过自对准互连结构654、晶体管电极660及触点664，第二导电路径通过触点656、晶体管电极658及自对准互连结构662。在一些实施例中，电源轨652及电源轨666为VDD电源轨。在一些实施例中，电源轨652及电源轨666为VSS电源轨。在使用高密度自对准互连结构的半导体元件中，可减少或完全消除用于存取电源的单元(tap cell)，以便进一步减少半导体元件的裸晶面积。
图7为根据一些实施例，电子制程控制(electronic process control，EPC)系统700的方块图。根据此系统的一些实施例，举例而言，电子制程控制系统700用于生成对应至与上文详述的环绕式栅极结构的一些实施的单元布局图的方法。在一些实施例中，电子制程控制系统700为包含硬件处理器702及非暂态计算机可读取储存媒体704的一般用途计算装置。除其他事外，计算机可读取存储媒体704亦被编码(即，储存有)计算机程序软件代码(或指令)706，即，可执行指令组。通过硬件处理器702执行的计算机程序软件代码706(至少部分地)代表电子制程控制工具，此电子制程控制工具根据本文中所详述的一个或更多个结构及方法，实行本文中所描述的方法的至少一部分。
经由总线718将硬件处理器702电性耦合至计算机可读取储存媒体704。亦经由总线718将硬件处理器702电性耦合至I/O接口712。亦经由总线718将网络接口714电性连接至硬件处理器702。网络接口714连接至网络716，使得硬件处理器702及计算机可读取储存媒体704二者能经由网络716连接至外部元件。硬件处理器702配置成执行被编码在计算机可读取储存媒体704中的计算机程序软件代码706，以致使电子制程控制系统700可用于进行所提及的制程及/或方法的至少一部分(步骤)。在一个或更多个实施例中，硬件处理器702为中央处理单元(central processing unit，CPU)、多硬件处理器、分布式处理系统、应用程序专用集成电路(application specific integrated circuit，ASIC)及/或合适的处理单元。
在一个或更多个实施例中，非暂态计算机可读取储存媒体704为电子、磁性、光学、电磁性、红外线及/或半导体系统(或设备或装置)。举例而言，计算机可读取存储媒体704包含半导体或固态记忆体、磁性带、可移除计算机盘机、随机存取记忆体(random accessmemory，RAM)、只读记忆体(read-only memory，ROM)、刚性磁性盘片及/或光学盘片。在使用光学盘片的一个或更多个实施例中，计算机可读取储存媒体704包含光盘只读记忆体(compact disk-read only memory，CDROM)、可读写光盘(compact disk-read/write，CDR/W)及/或数字影像盘片(digital video disc，DVD)。
在一个或更多个实施例中，计算机可读取储存媒体704储存计算机程序软件代码706，计算机程序软件代码706配置成致使电子制程控制系统700(其中此执行代表(至少部分)电子制程控制工具)，可用于进行提及的制程及/或方法(步骤)的一部分或全部。在一个或更多个实施例中，计算机可读取储存媒体704亦储存有助于进行提及的制程及/或方法(步骤)的一部分或全部的信息。在一个或更多个实施例中，计算机可读取储存媒体704储存制程控制数据708，包含，在一些实施例中，基于各种制程的控制，用于能够使用统计制程控制(statistical process control，SPC)、及/或模型预测控制(model predictivecontrol，MPC)的的控制演算法、制程变量及常数、目标范围、设置点、程序设计控制数据及软件代码。
电子制程控制系统700包含I/O接口712。将I/O接口712耦合至外部电路系统。在一个或更多个实施例中，I/O接口712包含键盘、小键盘、鼠标、轨迹球、轨迹垫、触控屏幕及/或游标方向键中的一个或组合，用于将信息及指令传达给硬件处理器702。
电子制程控制系统700亦包含被耦合至硬件处理器702的网络接口714。网络接口714允许电子制程控制系统700与网络716通讯，此网络与一个或更多个其他计算机系统连接。网络接口714包含无线网络界面，诸如蓝芽、WIFI、WIMAX、GPRS、或WCDMA；或有线网络接口，诸如乙太网络(ETHERNET)、USB或IEEE-1364。在一个或更多个实施例中，在两个或更多个电子制程控制系统700中实行提及的制程及/或方法(步骤)的一部分或全部。
将电子制程控制系统700配置成向制造工具720发送信息并从制造工具720接收信息，制造工具720包含离子植入工具、蚀刻工具、沉积工具、涂层工具、清洗工具、清洁工具、化学机械平坦化(chemical-mechanical planarizing，CMP)工具、测试工具、检查工具、传送系统工具及热处理工具中的一种或更多种，它们将进行预定的一系列制造操作以产生符合需求的集成电路元件。此信息包含用于控制、监视及/或评估特定制造制程的执行、进展及/或完成的操作数据、参数数据、测试数据及功能数据中的一个或更多个。将制程工具信息储存在计算机可读取储存媒体704中及/或从计算机可读储存媒体中接收制程工具信息。
将电子制程控制系统700配置成通过I/O接口712接收信息。通过I/O接口712接收的信息包含指令、数据、程序设计数据、设计规则中的一种或更多种，此等信息指定，如，层厚度、间距距离、结构与层的电阻率及特征大小、制程性能历史、目标范围、设置点及/或用于硬件处理器702处理的其他参数。将信息经由总线718转移至硬件处理器702。将电子制程控制系统700配置成通过I/O接口712接收与使用者有关的信息。将信息作为使用者界面710储存在计算机可读取媒体704中。
在一些实施例中，以处理器执行的独立软件应用程序的形式实行提及的制程及/或方法(步骤)的一部分或全部。在一些实施例中，以额外软件应用程序的一部分的软件应用程序的形式实行提及的制程及/或方法(步骤)的一部分或全部。在一些实施例中，以软件应用程序的插件的形式实行提及的制程及/或方法(步骤)的一部分或全部。在一些实施例中，至少一个提及的制程及/或方法是以电子制程控制工具一部分的软件应用程序的形式实行。在一些实施例中，以电子制程控制系统700所使用的软件应用程序的形式实行提及的制程及/或方法(步骤)的一部分或全部。
在一些实施例中，制程是以储存在非暂态计算机可读取记录媒体中的程序的函数程序的形式实现。非暂态计算机可读取记录媒体的范例包含，但不限于外部/可移除及/或内部/内建储存器或记忆体单元，如一个或更多个光学盘片，诸如DVD、磁性盘片，诸如硬盘、半导体记忆体，诸如ROM、RAM、记忆卡及类似者。
图8为根据本揭露内容用于制造集成电路元件的一些实施例，集成电路制造系统800及与其相关联的集成电路制造流程的方块图。在一些实施例中，基于布局图，使用集成电路制造系统800生产(A)一个或更多个半导体遮罩中的至少一个半导体遮罩或(B)半导体集成电路层中的至少一个组件。
在图8中，集成电路制造系统800包含实体，诸如设计公司820、遮罩制造公司830及集成电路制造商/生产商(“厂”)850，此等实体在与制造集成电路元件860有关的设计、开发及制造循环及/或服务彼此相互作用。一旦完成制造制程以在晶圆上形成多个集成电路元件，取决于元件、程序设计、电性测试及封装，即视情况地将晶圆发送至生产后端或生产线后端(back end of line，BEOL)880，以便获得最终的集成电路元件产物。制造系统800中的实体通过通讯网络连接。在一些实施例中，通讯网络为单一网络。在一些实施例中，通讯网络为各种类不同的网络，诸如内部网络及网际网络。
通讯网络包含有线及/或无线通讯通道。每个实体与其他实体中的一个或更多个实体相互作用，并提供服务给其他实体中的一个或更多个实体及/或从其他实体的一个或更多个实体接收服务。在一些实施例中，设计公司820、遮罩制造公司830及集成电路厂850中的两个或更多个均由单一较大的公司所拥有。在一些实施例中，设计公司820、遮罩制造公司830、及集成电路厂850的两个或更多个并存于一个共同的设施中并使用共同资源。
设计公司(或设计团队)820生成集成电路设计布局图822。集成电路设计布局图822包含各种被设计用于集成电路元件860的几何图案。几何图案对应至构成待生产的集成电路元件860的各种组件的金属、氧化物或半导体层的图案。结合各种层以形成各种集成电路特征。
举例而言，部分集成电路设计布局图822包含各种集成电路特征，诸如欲被形成在半导体基材(诸如硅晶圆)及被设置于半导体基材上的各种材料层的主动区域、栅极电极、源极及漏极、层间互连结构的金属线路或通孔件及黏合垫的开口。设计公司820实行适当的设计程序形成集成电路设计布局图822。设计程序包含一个或更多个逻辑设计、物理设计或放置及布线。集成电路设计布局图822存在于具有几何图案数据的一个或更多个信息文件中。举例而言，集成电路设计布局图822可以GDSII文件格式或DFII文件格式表示。
鉴于已通过适当的方法调整修改的集成电路设计布局图的图案，以便，举例而言，与未修改的集成电路设计布局图相比较，减少集成电路的寄生电容，修改的集成电路设计布局图反映改变布局图中导电线路的定位的结果，并在一些实施例中，与具有修改的集成电路设计布局图而没有用于形成位于其中的电容性隔离结构的特征的集成电路结构相比较，在集成电路设计布局图中插入与电容性隔离结构相关联的特征，以进一步减少寄生电容。
遮罩制造公司830包含遮罩数据准备操作832及遮罩生产操作844。根据集成电路设计布局图822，遮罩制造公司830使用集成电路设计布局图822来制造欲被用于生产集成电路元件860的各种层的一个或更多个遮罩845。遮罩制造公司830进行遮罩数据准备操作832，其中集成电路设计布局图822被转译成代表性数据文件(“RDF”)。遮罩数据准备操作832将代表性数据文件提供给遮罩生产844。遮罩生产操作844包含遮罩编写器。遮罩编写器将代表性数据文件转换成基材上的图像，诸如遮罩(遮罩模版)845或半导体晶圆853。集成电路设计布局图822通过遮罩数据准备操作832所操纵，以符合遮罩编写器的特定特征及/或集成电路厂850的要求。在图8中，遮罩数据准备操作832及遮罩生产操作844被例示成分离的元素。在一些实施例中，遮罩数据准备操作832及遮罩生产操作844统称作遮罩数据准备操作。
在一些实施例中，遮罩数据准备操作832包含使用微影制程增强技术以补偿图像误差的光学邻近校正(optical proximity correction，OPC)，此等图像误差可能系由诸如绕射、干涉、其他制程作用及类似者所产生。光学邻近校正调整集成电路设计布局图822。在一些实施例中，遮罩数据准备操作832包含进一步解析度增强技术(resolutionenhancement techniques，RET)，诸如，离轴照明、次解析度辅助特征、相移遮罩、其他合适的技术及类似者或其等的组合。在一些实施例中，亦使用逆微影制程技术(inverselithography technology，ILT)，此技术将光学邻近校正视为逆成像问题。
在一些实施例中，遮罩数据准备操作832包含遮罩规则检查器(mask rulechecker，MRC)，用于检查集成电路设计布局图822，此集成电路设计布局图已经过采用遮罩创造规则的光学邻近校正中的制程，此等创造规则含有某些几何及/或连通性限制以确保足够的空间，以解决半导体制造制程的可变性及类似者。在一些实施例中，遮罩规则检查器修改集成电路设计布局图822，以补偿遮罩生产844期间的限制，这可能会还原为了符合遮罩创造规则而通过光学邻近校正进行的部分修改。
在一些实施例中，遮罩数据准备操作832包含模拟将由集成电路厂850实行以产生集成电路元件860的处理的微影制程检查(LPC)。基于集成电路设计布局图822，微影制程检查模拟此处理，以创造模拟的制造元件，诸如集成电路元件860。微影制程检查模拟中的处理参数可包含与集成电路制造循环的各种制程相关的参数、与用于制造集成电路的工具相关联的参数及/或制造制程的其他态样。微影制程检查考虑各种因素，诸如空拍图像对比度、聚焦深度(depth of focus，“DOF”)、遮蔽误差增强因素(mask error enhancementfactor，“MEEF”)、其他合适的因素及类似者或其等的组合。在一些实施例中，在通过微影制程检查创造模拟的制造元件之后，若模拟的元件的形状不够接近以致无法满足设计规则，则将重复光学邻近校正及/或遮罩规则检查器以进一步完善集成电路设计布局图822。
应当了解，为清楚的目的，已简化上方针对遮罩数据准备操作832的描述。在一些实施例中，遮罩数据准备操作832包含诸如逻辑操作(logic operation，LOP)的额外特征，以根据制造规则修改集成电路设计布局图822。此外，能以各种类不同的顺序执行在遮罩数据准备操作832期间应用于集成电路设计布局图822的制程。在遮罩数据准备832操作之后和遮罩生产操作844期间，基于已修改的集成电路设计布局图822，生产遮罩845或一组遮罩845。在一些实施例中，遮罩生产操作844包含基于集成电路设计布局图822进行一个或更多个微影曝光。在一些实施例中，基于已修改的集成电路设计布局图822，使用电子光束(e-beam)或多个电子光束的机制在遮罩(光遮罩或遮罩模版)845上形成图案。遮罩845可以各种技术形成。在一些实施例中，遮罩845使用二元技术形成。在一些实施例中，遮罩图案包含不透明区及透明区。用于暴露已涂覆在晶圆上的图像敏感材料层(例如，光阻剂)的辐射光束(诸如紫外线(UV)光束)被不透明区阻挡并透射通过透明区。在一个范例中，遮罩845的二元遮罩版本包含透明基材(如，熔融石英)及涂覆在该二元遮罩的不透明区域中的不透明材料(例如，铬)。
在另一个范例中，使用相移技术形成遮罩845。在遮罩845的相移遮罩(phaseshift mask，PSM)版本中，在相移遮罩上形成的图案中的各种特征配置成，具有适当的相位差以增强解析度及成像品质。在各种范例中，相移遮罩可为衰减的相移遮罩或交替的相移遮罩。将通过遮罩生产操作844生成的遮罩使用于各种类制程。举例而言，将如此遮罩使用于离子植入制程中以在半导体晶圆853中形成各种掺杂区域、使用于蚀刻制程中以在半导体晶圆853中的形成各种蚀刻区域、及/或其他合适的制程。集成电路厂850包含晶圆生产操作852。集成电路厂850为一种集成电路生产商，其包含有助于生产一个或更多个各种不同集成电路产品的制造设施。在一些实施例中，集成电路厂850为半导体代工厂。举例而言，可能有多个集成电路产物的前端部生产的制造设施(生产线前端，FEOL)，而第二制造设施可为集成电路产品的相互连及封装提供后端部生产(生产线后端，BEOL)，且第三制造工厂可为代工厂业务提供其他服务。
晶圆生产852包含形成由(在半导体基材上形成的)遮罩材料制成的遮罩材料的图案化层，此遮罩材料包含一层或更多层的光阻剂、聚酰亚胺、氧化硅、氮化硅(例如，氮化硅(Si3N4)、氮氧化硅(SiON)、碳化硅(SiC)、碳氧化硅(SiOC))，或其等的组合。在一些实施例中，遮罩845包含单一遮罩材料层。在一些实施例中，遮罩845包含多个遮罩材料层。
在一些实施例中，通过曝光于照明源而图案化遮罩材料。在一些实施例中，照明源为电子光束源。在一些实施例中，照明源为发射光的灯。在一些实施例中，光为紫外线光。在一些实施例中，光为可见光。在一些实施例中，光为红外线光。在一些实施例中，照明源发射不同(紫外、可见、及/或红外)光的组合。
在遮罩图案化操作之后，蚀刻未被遮罩覆盖的区域，如，图案的敞开区域中的鳍状结构，以修改暴露区域内的一个或更多个结构的尺寸。在一些实施例中，根据一些实施例，采用电浆蚀刻或液体化学蚀刻溶液进行蚀刻。液体化学蚀刻溶液的化学成分包含一种或更多种蚀刻剂，诸如柠檬酸(C6H8O7)、过氧化氢(H2O2)、硝酸(HNO3)、硫酸(H2SO4)、盐酸(HCl)、乙酸(CH3CO2H)、氢氟酸(HF)、缓冲氢氟酸(BHF)、磷酸(H3PO4)、氟化铵(NH4F)、氢氧化钾(KOH)、乙二胺邻苯二酚(EDP)、TMAH(四甲基氢氧化铵)、或其等的组合。
在一些实施例中，蚀刻制程为干式蚀刻或电浆蚀刻制程。使用含有卤素的(被电磁场激发而离解成离子的)反应性气体对基材材料进行电浆蚀刻。反应性或蚀刻剂气体包含，举例而言，甲烷(CF4)、六氟化硫(SF6)、三氟化氮(NF3)、氯气(Cl2)、二氟二氯甲烷(CCl2F2)、四氯化硅(SiCl4)、二氯硼(BCl2)、或其等的组合，但其他半导体材料蚀刻剂气体亦在本揭露内容的范围之内。根据本领域习知的电浆蚀刻方法，通过交替的电磁场或通过固定偏压，加速离子以撞击暴露的材料。
在一些实施例中，蚀刻制程包含在含氧氛围中在功能区域(等)提供暴露的结构，以氧化暴露结构的外部分，然后进行化学修整制程，诸如电浆蚀刻或液体化学蚀刻，如前文所描述，去除氧化的材料并留下修改的结构。在一些实施例中，进行氧化，然后进行化学修整，以对暴露的材料提供更大的尺寸选择性，并减少在制造制程期间意外去除材料的可能性。在一些实施例中，暴露的结构包含环绕式栅极(GAA)元件的纳米片材及/或栅极结构，其中栅极结构被嵌入覆盖栅极结构侧面的介电支撑介质中。在一些实施例中，功能区域的栅极结构的暴露部分为位于介电支撑介质顶部表面上方的栅极结构的顶部表面及侧面，其中介电支撑介质的顶部表面凹陷至纳米片材堆叠的顶部表面以下的高度，但仍然覆盖纳米片材堆叠的侧面的下部分。
集成电路厂850使用通过遮罩制造公司830生产的遮罩845以生产集成电路元件860。因此，集成电路厂850至少间接使用集成电路设计布局图822以生产集成电路元件860。在一些实施例中，集成电路厂850使用遮罩845形成集成电路元件860来生产半导体晶圆853。在一些实施例中，集成电路生产包含至少间接地基于集成电路设计布局图822，进行一个或更多个微影曝光。半导体晶圆853包含硅基材或在基材上形成具有材料层的其他适当的基材。半导体晶圆853还包含一个或更多个各种(在后续制造步骤中所形成之)掺杂区、介电特征、多高度(multilevel)互连结构及类似者。
图9为根据图7中所建议的一些实施例，具体地是在制程控制数据708及制造工具720中及在图8中、具体地是在集成电路厂850中所界定，在厂/前端部/代工厂之中所界定，用于制造集成电路元件的各种处理部门的示意简图。生产线前端(FEOL)集成电路元件制造中利用的处理部门通常包含晶圆传送操作902，用于在各种处理部门之间移动晶圆。在一些实施例中，晶圆传送操作将与根据图7的电子制程控制(electronic process control，EPC)系统整合，并被利用于提供制程控制操作，而确保及时处理晶圆，并按制程流程所决定将晶圆依序地递送至适当的处理部门。在一些实施例中，电子制程控制系统亦将为界定的处理设备的适当操作提供控制及/或品质保证及参数数据。通过晶圆传送操作902互连的处理部门为各种处理部门，提供，举例而言，光微影操作904、蚀刻操作906、离子植入操作908、清理/剥离操作910、化学机械抛光(chemical mechanical polishing，CMP)操作912、磊晶成长操作914、沉积操作916及热处理918。
关于集成电路(集成电路)制造系统及其相关联的集成电路制造流程的额外细节，可在如，在2016年2月9日授权的美国专利号9,256,709、2015年10月1日公告的美国早期公开号20150278429、2014年2月6日公告的美国早期公开号20140040838、2007年8月21日授权的美国专利号7,260,442发现，通过引用的方式在此将每个全部内容合并于此。
此描述内容的态样有关于半导体元件。半导体元件包含基材与在基材的第一侧上的第一晶体管。半导体元件还包含接触第一晶体管的第一区的第一电极。半导体元件还包含沿着第一晶体管的侧壁延伸的间隔件。半导体元件还包含通过间隔件与第一电极的至少一部分隔开的自对准互连结构，其中自对准互连结构延伸通过基材。半导体元件还包含第二电极，第二电极接触第一电极的最远离基材的表面，其中第二电极直接接触自对准互连结构。在一些实施例中，自对准互连结构在沿着整个自对准互连结构上具有均匀的厚度。在一些实施例中，自对准互连结构具有锥形轮廓。在一些实施例中，半导体元件还包含在与基材的第一侧相对的基材的第二侧上的第二晶体管，其中间隔件沿着第二晶体管的侧壁延伸。在一些实施例中，间隔件将自对准互连结构与第二晶体管的整个侧壁分离。在一些实施例中，半导体元件还包含在第二晶体管的最远离基材的表面的上方的第三电极。在一些实施例中，间隔件将自对准互连结构与第三电极分离。在一些实施例中，半导体元件还包含延伸通过基材的通孔件，其中通孔件将第一晶体管的栅极电极电性连接至第二晶体管的栅极电极。在一些实施例中，半导体元件还包含在与基材的第一侧相对的基材的第二侧上的互连结构，其中自对准互连结构电性连接至互连结构中的导电元件。
此描述内容的态样关于制造半导体元件的方法。此方法包含在基材的第一侧之上制造第一晶体管。此方法还包含靠着第一晶体管的侧壁沉积间隔件材料。此方法还包含凹陷间隔件材料以暴露第一晶体管的侧壁的第一部分。此方法还包含制造至第一晶体管的一第一电性连接结构，第一电性连接结构的第一部分接触第一晶体管的最远离基材的表面，且第一电性连接结构的第二部分接触第一晶体管的侧壁的第一部分；及此方法还包含制造沿着间隔件材料延伸的自对准互连结构(自对准互连结构)，其中间隔件材料将自对准互连结构的一部分与第一晶体管分离，且第一电性连接结构与自对准互连结构直接接触。在一些实施例中，此方法还包含将自对准互连结构电性连接至电源轨。在一些实施例中，此方法还包含将自对准互连结构电性连接至互连结构的导电线路。在一些实施例中，此方法还包含在与基材的第一侧相对的基材的第二侧上制造互连结构。在一些实施例中，制造自对准互连结构包含在基材中蚀刻开口；及在基材的开口中沉积导电材料。在一些实施例中，制造自对准互连结构包含制造具有均匀宽度的自对准互连结构。在一些实施例中，制造自对准互连结构包含制造具有锥形轮廓的自对准互连结构。
此描述内容的态样关于半导体元件。半导体元件包含基材与在基材的第一侧上的第一晶体管。半导体元件还包含在基材的第一侧上的第一互连结构，其中第一晶体管在第一互连结构与基材之间。半导体元件还包含在与基材的第一侧相对的基材的第二侧上制造互连结构。半导体元件还包含自对准互连结构，延伸通过基材，其中自对准互连结构直接连接至第一互连结构，且该自对准互连结构直接连接至第二互连结构。在一些实施例中，自对准互连结构与第一晶体管分离。在一些实施例中，半导体元件还包含在第二互连结构与基材之间的第二晶体管。在一些实施例中，半导体元件还包含延伸通过基材的通孔件，其中通孔件将第一晶体管的栅极电极电性连接至第二晶体管的栅极电极，且通孔件与自对准互连结构分离。
上述概述数种实施例的特征，以便熟悉此项技艺者可更了解本揭露内容的态样。熟悉此项技艺者应当理解，熟悉此项技艺者可轻易地使用本揭露内容作为设计或修改其他制程及结构的基础，以实现本文中所介绍的实施例的相同目的及/或达成相同优点。熟悉此项技艺者亦应当认知，此均等构造不脱离本揭露内容的精神及范围，且在不脱离本揭露内容的精神及范围的情况下，熟悉此项技艺者可在本文中进行各种改变、替换、及变更。

Claims (10)

1.一种半导体元件，其特征在于，包含：
一基材；
一第一晶体管，在该基材的一第一侧上；
一第一电极，接触该第一晶体管的一第一区；
一间隔件，沿着该第一晶体管的一侧壁延伸；
一自对准互连结构，通过该间隔件与该第一电极的至少一部分分离开，其中该自对准互连结构延伸通过该基材；及
一第二电极，接触该第一电极的最远离该基材的一表面，其中该第二电极直接接触该自对准互连结构。
2.如权利要求1所述的半导体元件，其特征在于，还包含：
一第二晶体管，在与该基材的该第一侧相对的该基材的一第二侧上，其中该间隔件沿着该第二晶体管的一侧壁延伸。
3.如权利要求2所述的半导体元件，其特征在于，还包含在该第二晶体管的最远离该基材的一表面的上方的一第三电极。
4.如权利要求2所述的半导体元件，其特征在于，还包含延伸通过该基材的一通孔件，其中该通孔件将该第一晶体管的一栅极电极电性连接至该第二晶体管的一栅极电极。
5.如权利要求1所述的半导体元件，其特征在于，还包含在与该基材的该第一侧相对的该基材的一第二侧上的一互连结构，其中该自对准互连结构电性连接至该互连结构中的一导电元件。
6.一种制造半导体元件的方法，其特征在于，包含：
制造一第一晶体管在一基材的一第一侧之上；
沉积靠着该第一晶体管的一侧壁的一间隔件材料；
凹陷该间隔件材料以暴露该第一晶体管的该侧壁的一第一部分；
制造至该晶体管的一第一电性连接结构，该第一电性连接结构的一第一部分接触该第一晶体管的最远离该基材的一表面，且该第一电性连接结构的一第二部分接触该第一晶体管的一侧壁的该第一部分；及
制造沿着该间隔件材料延伸的一自对准互连结构，其中该间隔件材料将该自对准互连结构的一部分与该第一晶体管分离，且该第一电性连接结构与该自对准互连结构直接接触。
7.如权利要求6所述的制造半导体元件的方法，其特征在于，还包含：将该自对准互连结构电性连接至一电源轨。
8.如权利要求6所述的制造半导体元件的方法，其特征在于，制造该自对准互连结构包含：制造具有一锥形轮廓的该自对准互连结构。
9.一种半导体元件，其特征在于，包含：
一基材；
一第一晶体管，在该基材的一第一侧上；
一第一互连结构，在该基材的一第一侧上，其中该第一晶体管在该第一互连结构与该基材之间；
一第二互连结构，在与该基材的该第一侧相对的该基材的一第二侧上；及
一自对准互连结构，延伸通过该基材，其中该自对准互连结构直接连接至该第一互连结构，且该自对准互连结构直接连接至该第二互连结构。
10.如权利要求9所述的半导体元件，其特征在于，该自对准互连结构与该第一晶体管分离。
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