TW202243171A - 半導體元件 - Google Patents

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賴知佑
陳志良
盧麒友
邱上軒
莊惠中
蔡慶威
張尚文
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台灣積體電路製造股份有限公司
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Abstract

半導體元件包含基材與在基材的第一側上的第一電晶體。半導體元件更包含接觸第一電晶體的第一區的第一電極。半導體元件更包含沿著第一電晶體的側壁延伸的間隔件。半導體元件更包含藉由間隔件與第一電極的至少一部分隔開的自對準互連結構，其中自對準互連結構延伸通過基材。半導體元件更包含第二電極，第二電極接觸第一電極的最遠離基材的表面，其中第二電極直接接觸自對準互連結構。

Description

具有自對準互連結構的半導體元件與其製造方法
無
半導體元件中的互連結構在電晶體及其他電路元件間往返導引電源及訊號。電晶體面積的減小導致互連結構的擁擠程度增加。半導體元件中的寄生電容在互連結構中與彼此相鄰的導電線路相關聯，並對元件性能產生負面影響。互連結構的電阻隨著導電線路及互連結構的通孔件或觸點之間的每個交界而增加。電阻的增加會增加功耗，並延遲訊號及功率傳輸。互連結構中導電線路的更長運行時間，及互連結構中更多的垂直連接數量，與半導體元件中電晶體的更慢開關速度相關聯。
無
後文揭露內容提供用於實行所提供的標的的不同特徵的許多不同的實施例或範例。後文描述組件、數值、操作、材料、佈置、或類似者之特定範例以簡化本揭露內容。當然，此等僅為範例且未意圖具限制性。考量到其他組件、數值、操作、材料、佈置、或類似者。舉例而言，在後文的描述中，在第二特徵之上或上之第一特徵的形成可包含其中以直接接觸方式形成第一特徵及第二特徵的實施例，且亦可包含其中在第一特徵與第二特徵間形成額外特徵，使得第一特徵及第二特徵可不直接接觸之實施例。此外，在各種範例中，本揭露內容可能重複元件符號及/或字母。此重複係出於簡單及清楚的目的，且重複本身並不規範所論述的各種實施例及/或配置間之關係。
進一步地，為便於描述，本文中可使用諸如「在...之下」、「在...下方」、「較低」、「在...上方」、「較高」、及類似者的空間相對術語，以描述圖示中所例示之一個元件或特徵與另一元件(等)或特徵(等)的關係。除圖示中所描繪之定向之外，空間相對術語亦意圖涵蓋元件在使用或操作中之不同定向。設備能以其他方式定向(旋轉90度或以其他定向)，且本文中使用之空間相對描述語可同樣以相應的方式解釋。
隨著半導體元件的世代依序地製造，愈來愈多的元件的電晶體密度使用愈來愈複雜的互連結構佈局，以便電源及訊號在其晶體及其他電路元件間往返佈線。藉由減少在互連結構中連結電晶體的導電線路的長度，或在一些情況下，藉由完整地消除一些導電線路，可減少互連結構的複雜性，且電晶體密度還具有增加的額外機會。電晶體密度的增加有助於進一步縮小裸晶面積並減少製造成本。進一步地，將在基材一個側的電源軌連結至在基材相對側的電源軌的功率下拉單元、裸晶面積及製造成本還具有進一步縮小的空間。
在一些半導體元件中，通過或跨接在基材的互連結構包含通孔件，其中基材的前側及背側上皆具有電晶體，該通孔件為藉由從基材的一個側蝕刻至電性連接至在相對側的電晶體或其他電路元件所製造。在一些情況下，基材的前側稱作頂部側；基材的背側稱作底部側。因此，由上而下的通孔件(top-to-bottom vias，VTB)及由下而上通孔件(bottom-to-top vias，VBT)位於半導體元件的不同位置，並使用不同的製造流程製造以進行與製造通孔件或觸點相關聯的光微影、電漿蝕刻、沉積及平坦化(步驟)，一組用於由上而下的通孔件，且第二組用於由下而上的通孔件。製造由上而下的通孔件及由下而上的通孔件的圖案化、電漿蝕刻、沉積及平坦化步驟的每個重複都在製造流程中提供製造誤差或缺陷的額外機會，而增加元件偏離性能標準及/或無功能性半導體元件的頻率和可能性。
自對準互連結構(self-aligned interconnect structure，SIS)及製作自對準互連結構的方法允許使用單一製造流程製造半導體元件，以從基材頂部側或基材底部側製造自對準互連結構。進一步地，本文中所描述的自對準互連結構製造流程適用於製造用於在基材的一個側上具有單一電晶體層或在基材的相對側上具有多個電晶體層的半導體元件的自對準互連結構。與自對準互連結構製造相關聯的減少的製造複雜性增加半導體元件符合性能標準的可能性，並減少無功能性半導體元件的可能性。
為了本揭露內容的目的，術語「頂部」及「底部」被使用於表示半導體元件相對於第一組電晶體下方的參考線(參見參考線102)的定向。在製造期間，「頂部」表面是在製造製程操作期間定位成待修改的表面，而「底部」表面為在製造工具中背向活動製程空間的表面。對於半導體元件，在製造之後，術語「頂部」用於指代具有最大數量層的互連結構的半導體基材(例如，晶圓)的側面。為清楚起見，附圖包含頂部及底部互連結構的第一層，並省略晶圓頂部及底部處的互連結構的其他層。
第1圖為根據一些實施例，半導體元件100的截面視圖。在半導體元件100中，參考線102延伸通過元件的電晶體之間的基材。電晶體110及電晶體112在從參考線102的第一方向104上並位於基材的頂部側上，且電晶體114及116在從參考線102的第二方向106上並位於基材的底部側上。半導體元件100的截面視圖延伸通過電晶體110、112、114及116的源極或汲極區。電晶體110包含通道條120A及120B。電晶體112包含通道條122A及122B。電晶體114包含通道條124A及124B。電晶體116包含通道條126A及126B。通道條為電晶體的一部分，包含源極區、汲極區及在源極區與汲極區之間的通道區。通道條非常適合用於環繞式閘極(gate all around，GAA)電晶體。在一些實施例中，通道條為半導體材料的單體部分，且閘極介電層圍繞通道條的通道區的圓周延伸。在一些實施例中，通道條為奈米片材結構，其中半導體材料的交替層從源極區延伸至汲極區，並且，在通道區中，去除了犧牲半導體材料以增加閘極介電層及閘極電極在通道區附近的表面面積。保留在環繞式閘極電晶體的源極區及汲極區中的犧牲半導體材料的交替層與通道半導體材料的層一同電性連接至部分地或完全地圍繞奈米片材結構延伸的源極/汲極觸點。與其中源極/汲極觸點僅接觸奈米片材結構的一個側的電晶體相比，完全地圍繞奈米片材結構延伸，或靠著奈米片材結構的2至4個側面的源極/汲極觸點被瞭解為具有降低的接觸電阻及更快的開關速度。電晶體110及112具有圍繞通道條120A及120B及圍繞通道條122A及122B延伸的源極/汲極觸點材料118A。電晶體114及116具有圍繞通道條124A及124B及圍繞通道條126A及126B延伸的源極/汲極觸點材料118B。在一些實施例中，電晶體具有單一通道條。在一些實施例中，電晶體具有多個通道條。
藉由蝕刻製程將電晶體110與電晶體114之間及電晶體112與電晶體116之間的基材修整成基材區段。基材區段108B在電晶體110與114之間。基材區段108A在電晶體112與116之間。
間隔件材料128在電晶體110、112、114及116的側面處，並靠著基材區段108A及108B的邊緣，其中基材區段不朝向電晶體定向。根據一些實施例，藉由連接閘極結構及源極/汲極區，電晶體堆疊包含在基材區段的相對側上的一對電晶體。舉例而言，在基材區段108B的相對側處的電晶體110及電晶體114能形成第一電晶體堆疊；且在基材區段108A的相對側上的電晶體112及電晶體116能形成第二電晶體堆疊。
可用作源極/汲極觸點的電性連接結構138在第一方向104上沿著電晶體110的頂部表面。可用作源極/汲極觸點的電性連接結構140在第一方向104上沿著電晶體112的頂部表面。可用作源極/汲極觸點的電性連接結構142在第二方向106上沿著電晶體114的底部表面。可用作源極/汲極觸點的電性連接結構144在第二方向106上沿著電晶體116的底部表面。
自對準互連結構(SIS)136位於電晶體110與電晶體114之間的間隔件材料128之間，及電晶體112與電晶體116之間。在半導體元件100中，(相對於互連結構層145)沿著自對準互連結構 136從互連結構層147至電性連接結構137的整個部分，在相對於電晶體110及114的間隔件材料128與相對於電晶體112及116的間隔件材料128之間，自對準互連結構 136具有大約相同的尺寸d2。藉由[1]進行選擇性蝕刻製程(如，選擇性液體蝕刻製程)製造自對準互連結構 136，以去除靠著電晶體且在間隔件128的部分之間的介電材料，及藉由[2]採用[a]導電材料或[b]摻雜的半導體材料填充間隔件128的部分之間的空間。在一些實施例中，自對準互連結構 136包含鎢(W)、鈦(Ti)、鉭(Ta)、鈷(Co)、鎳(Ni)、銅(Cu)、鉑(Pt)、鈀(Pd)或其合金中的一種或更多種、或其他適用於前端製程的(front end of line，FEOL)觸點結構的導電材料。在一些實施例中，在進行金屬填充製程以添加用於自對準互連結構 136的導電材料之前，亦在開口中形成襯墊材料。在一些實施例中，襯墊包含，如鈷、氮化鈦(TiN)、氮化鉭(TaN)或與環繞式閘極電晶體相容的一些其他前端製程的襯墊中的一種或更多種。
互連結構層145在電晶體110及112的側壁處的間隔件材料128的頂部表面之上。互連結構層145包含介電材料 146及觸點159，觸點電性連接至電性連接結構137。互連結構層145亦包含電源軌150、電源軌152、導電線路158及導電線路160。
互連結構層147靠著間隔件材料128及電性連接結構142、電性連接結構144及自對準互連結構 136。互連結構層147包含介電材料 148及觸點149，觸點電性連接至在電晶體116底部處的電性連接結構144。互連結構層147亦包含電源軌154、電源軌156及導電線路162及164。
藉由連接至[1]遠離基材區段108B的電晶體114的一側、在凹陷間隔件材料128之後所暴露在電晶體114與自對準互連結構 136之間並電性連接至毗鄰互連結構層147的自對準互連結構 136側壁的一部分之電晶體114的一側，電性連接結構142提供電流從電晶體114流動至自對準互連結構 136的水平路徑。電晶體114與自對準互連結構 136之間的水平電流路徑，及電性連接結構142與觸點159之間的垂直電流路徑減少用於將電源或訊號從基材的頂部側佈線到基材的底部側的導電線路的整體長度。因此，與不包含自對準互連結構 136及電性連接結構142的結構相比較，減少電阻並減少半導體元件100的整體大小。
第2A圖至第2B圖為根據一些實施例，半導體元件的立體視圖。第2A圖的半導體元件200包含由上而下的通孔件自對準互連結構及由下而上的通孔件自對準互連結構二者。第2B圖的半導體元件250包含在半導體元件250的兩個導電線路之間的M0跳線互連結構。
在第2A圖中，半導體元件200包含在基材203的頂部側上的電晶體202及在基材203的第二側上的電晶體204。電晶體202包含通道條205，其從源極電極206延伸至汲極電極207。在通道條205中，具有接近源極電極206的源極區(未圖示)、接近汲極電極207的汲極區(未圖示)、接近閘極電極228，在源極區與汲極區之間的通道區。在一些實施例中，通道條205係由單一材料層製造的單體結構。在一些實施例中，通道條205包含具有主動區域半導體材料及支撐材料的交替層的奈米片材結構。在一些實施例中，主動區域半導體材料包含矽(Si)、矽鍺(SiGe)、砷化鎵(GaAs)或用於電晶體的一些其他半導體材料。在一些實施例中，支撐材料為矽、矽鍺、砷化鎵、介電材料或一些其他材料，將該材料配置為經歷相對於主動區域的選擇性蝕刻，使得蝕刻製程去除支撐材料並留下半導體材料的大多數主動區域。
半導體元件200包含在電晶體202與電晶體204之間的基材203。在基材203的第一側或頂部處製造電晶體202，而在基材203的第二側或底部處製造電晶體204。
在電晶體202中，在從電源軌217延伸至導電線路216的方向上，源極電極206比汲極電極207更寬。在電晶體204中，在從電源軌217延伸至導電線路216的方向上，汲極電極222比源極電極210更寬。使用自對準互連結構 211將源極電極206電性連接至導電線路214。間隔件材料(未圖示)在自對準互連結構 211與源極電極210之間。在源極電極206與導電線路214之間的電性連接延伸通過基材203。
在電晶體 204中，通過觸點224將汲極電極222電性連接至導電線路226。通過自對準互連結構 220將汲極電極222 電性連接至導電線路216。在電晶體202的主動區域中，自對準互連結構 220繞過汲極電極207以將汲極電極222電性連接至導電線路216。藉由觸點213將源極電極210電性連接至電源軌215。
自對準互連結構 211及自對準互連結構 220為單一層自對準結構，其係藉由從與源極或汲極電極的側面處的間隔件毗鄰的區域去除一部分基材203及介電材料(未圖示)而形成，如前文所描述。導電材料填充開口以形成電性連接結構。
藉由延伸通過基材203的通孔件232將閘極電極228電性連接至電晶體204的閘極電極230。藉由觸點234將閘極電極228電性連接至導電線路216。熟習此項技藝者將認知，除對應的閘極電極228及230之外，用於電晶體202及204中的每個閘極結構也包含閘極介電層。藉由通孔件232連接閘極電極228及230，可藉由與導電線路216的單一連接控制電晶體202和204二者的導電性。這減少用於形成功能元件的佈線量。
在第2B圖中，半導體元件250包含跳線互連結構269，跳線互連結構269延伸通過基材253並繞過電晶體252及254的主動區域及源極電極258及266。
電晶體252在基材253的第一側或頂部處，電晶體254在基板253的底部側處。電晶體252包含通道條256、源極電極258、汲極電極260及閘極電極262。電晶體254包含通道條 264、源極電極266及汲極電極268及閘極電極270。藉由延伸通過基材253的通孔件272將閘極電極270電性連接至閘極電極262。在從電源軌280朝導電線路281延伸的方向上，汲極電極268比汲極電極260、源極電極258及源極電極266更寬。
跳線互連結構269繞過電晶體252中的源極電極258及電晶體254中的源極電極266二者。跳線互連結構269電性連接導電線路281及導電線路274。跳線互連結構269為自對準互連結構。導電線路274對準導電線路282。藉由觸點284將導電線路282 電性連接至汲極電極268。因此，由於觸點284垂直對準汲極電極268的一部分，所以觸點284在電晶體254的覆蓋範圍之內。
在一些實施例中，跳線互連結構269 包含二個自對準互連結構。舉例而言，在基材253的第一側上形成第一自對準互連結構，並在基材253的第二側上形成第二自對準互連結構。第一自對準互連結構或第二自對準互連結構中之一者延伸通過基材253。在一些情況下，可注意到在第一自對準互連結構及第二自對準互連結構的接面處的交界。在一些實施例中，跳線互連結構269包含單一自對準互連結構，單一自對準互連結構從導電線路281連續地延伸至導電線路274，而其中沒有任何交界。
熟習此項技藝者將認知，第2A圖及第2B圖的自對準互連結構能在單一半導體元件中結合在一起。
第3A圖至第3D圖為根據一些實施例，半導體元件的截面視圖。在第3A圖至第3C圖中，基材被圖示在電晶體之間。為清楚起見，在第3D圖中省略基材。此外，將半導體元件300、330及360的電晶體電極(例如，源極電極)圖示成「半高度」電極，其造成電晶體的通道條的一個側的電性接觸。在一些實施例中，「半高度」電極造成通道條的1個完整側的電性接觸，並在半導體元件的源極區或汲極區中的通道條的側面部分向下延伸。在一些實施例中，如以上第2A圖及第2B圖所示，電極圍繞通道條。
在第3A圖中，半導體元件300包含在基材302的第一側處的電晶體301及在基材302的第二側處的電晶體303。電晶體301包含通道條304及源極電極306。觸點308將電源軌310電性連接至源極電極306。導電線路312及314平行於源極電極306上方的電源軌310延伸。
在電晶體303中，通道條316接觸源極電極318。觸點320將源極電極318電性連接至導電線路326。電源軌324及導電線路328平行於源極電極318下方的導電線路326延伸。藉由自對準互連結構 329、導電線路區段319及觸點322將導電線路328電性連接至電晶體 301中的源極電極306。在一些實施例中，導電線路區段319與源極電極318同時形成，並包含與源極電極318相同的材料。在用於半導體元件300的製造製程中，在源極電極308及源極電極318的製造步驟之間製造自對準互連結構 329。只要尚未製造源極電極306或導電線路區段319中的一者，用以製造自對準互連結構 329的製程流程可從基材302的第一側或從基材302的第二側進行。
自對準互連結構 329包含其中未具有交界的單一連續結構。在一些實施例中，在多個沉積步驟中形成自對準互連結構 329，而獲得至少一個顯著的交界。自對準互連結構 329在沿著自對準互連結構 329的整個長度上為大致上均勻的寬度。在一些實施例中，自對準互連結構 329具有錐形輪廓。錐形輪廓的漸縮方向將取決於為了形成自對準互連結構 329而對基材302的哪一側進行處理。在一些實施例中，在處理基材302的第一側的情況，與導電線路區段306毗鄰的自對準互連結構 329的寬度比與源極電極319相鄰的自對準互連結構 329的寬度更寬。在一些實施例中，在處理基材的第二側302的情況，與導電線路區段319毗鄰的自對準互連結構 329的寬度比與源極電極306毗鄰的自對準互連結構 329的寬度更寬。在平面視圖中的電晶體301的區域藉由將導電線路328電性連接至源極電極306，與不包含自對準互連結構 329的其他途徑相比較，減少了半導體元件300的整體大小。
在第3B圖中，半導體元件330 包含基材332。在半導體元件330中，基材332位於電晶體331與電晶體333之間。電晶體331具有通道條334及源極電極336。藉由觸點338A將源極電極336電性連接至導電線路342。電源軌340平行於導電線路342延伸，而導電線路344平行於源極電極336上方的導電線路342延伸。電晶體331包含導電線路區段349，導電線路區段349將導電線路344及觸點338B電性連接至自對準互連結構 359。自對準互連結構 359延伸通過基材332並電性連接至電晶體333中的源極電極348。在一些實施例中，導電線路區段349與源極電極336同時形成，並包含與源極電極336相同的材料。
電晶體333具有通道條346及源極電極348。藉由觸點350將源極電極348電性連接至電源軌354。導電線路356及導電線路358平行於電晶體333中源極電極348下方的電源軌354延伸。使用自對準互連結構 359，藉由將導電線路344電性連接至源極電極348，將來自電源軌354的電源提供至導電線路344，以便佈線在基材332的相對側上的電源。因此，與不包含自對準互連結構 359的其他途徑相比較，減少了半導體元件330的整體大小。
自對準互連結構 359包含其中未具有交界的單一連續結構。在一些實施例中，在多個沉積步驟中形成自對準互連結構 359，而獲得至少一個顯著的交界。自對準互連結構 359 在沿著自對準互連結構 359的整個長度上為大致上均勻的寬度。在一些實施例中，自對準互連結構 359具有錐形輪廓。錐形輪廓的漸縮方向將取決於為了形成自對準互連結構 359而對基材332的哪一側進行處理。在一些實施例中，在處理基材332的第一側的情況，與導電線路區段349毗鄰的自對準互連結構 359的寬度比與源極電極348毗鄰的自對準互連結構 359的寬度更寬。在一些實施例中，在處理基材332的第二側的情況，與導電線路區段348毗鄰的自對準互連結構 359的寬度比與源極電極349相鄰的自對準互連結構 359的寬度更寬。
在第3C圖中，半導體元件360包含在基材332的第一側處的電晶體361及在基材332的第二側處的電晶體363。在電晶體361中，將通道條364連接至源極電極366。藉由觸點368A將源極電極366 電性連接至導電線路372。電源軌370及導電線路374平行於電晶體361上方的導電線路372延伸。藉由觸點368B將導電線路374電性連接至導電線路區段379A。在一些實施例中，導電線路區段379A與源極電極366同時形成，並包含與源極電極366相同的材料。
在電晶體363中，將通道條376連接至源極電極378。藉由觸點380A將電源軌384電性連接至源極電極378。導電線路386及388平行於源極電極378下方的電源軌384延伸。藉由觸點380B將導電線路388電性連接至導電線路區段379B。在一些實施例中，導電線路區段379B與源極電極378同時形成，並包含與源極電極378相同的材料。
自對準互連結構 389將導電線路區段379A電性連接至導電線路區段379B。自對準互連結構 389具有與通道條364的頂部表面大約共平面的一個端部，並具有與通道條376的底部表面大約共平面的第二端部。
自對準互連結構 389包含其中未具有交界的單一連續結構。在一些實施例中，在多個沉積步驟中形成自對準互連結構 389，而獲得至少一個顯著的交界。自對準互連結構 389 在沿著自對準互連結構 389的整個長度上為大致上均勻的寬度。在一些實施例中，自對準互連結構 389具有錐形輪廓。錐形輪廓的漸縮方向將取決於為了形成自對準互連結構 389而對基材362的哪一側進行處理。在一些實施例中，在處理基材362的第一側的情況，與導電線路區段379A毗鄰的自對準互連結構 389的寬度比與導電線路區段379B相鄰的自對準互連結構 389的寬度更寬。在一些實施例中，在處理基材362的第二側的情況，與導電線路區段379B毗鄰的自對準互連結構 389的寬度比與導電線路區段379A相鄰的自對準互連結構 389的寬度更寬。藉由直接地通過基材362將導電線路374電性連接至導電線路388，與不包含自對準互連結構 389的其他途徑相比較，減少了半導體元件360的整體大小。此外，與其他佈線選擇相比較，自對準互連結構 389的較短長度減少電阻，與不包含自對準互連結構 389的其他途徑相比較，此舉減少半導體元件360的功耗。
第3D圖為半導體元件360的截面視圖。與第3C圖相比較，第3D圖包含用於自對準互連結構 389的錐形輪廓。為清楚起見，第3D圖包含未在第3C圖中標記的各種尺寸。熟習此項技藝者將瞭解，參照半導體元件360描述的相對尺寸亦適用於半導體元件300(第3A圖)及半導體元件330(第3B圖)。
垂直於基材336的頂部表面的第一方向上的通道條364的第一尺寸D1為最小閘極寬度的自約0.8倍至約15倍之間的範圍。若第一尺寸D1太小，則在一些情況下，通道條364之內的電阻會增加並影響元件性能。若第一尺寸D1太大，則在一些情況下，在不顯著改善元件性能的情況下增加半導體元件360的大小。在一些情況下，最小閘極寬度亦稱作臨界尺寸(critical dimension，CD)。最小閘極寬度為在製造製程期間，可確實地產生的最小大小。熟習此項技藝者將認知，不同的技術節點具有不同的製造製程，並能產生不同的最小閘極寬度。
第一尺寸及電源軌370在平行於源極電極366的頂部表面的第二方向上的第二尺寸D2的比值為在自約1至約5的範圍內。若第二尺寸D2太小，則在一些情況下，電源軌370內的電阻增加至負面影響功率消耗及元件之內的均勻功率分佈的程度。若第二尺寸D2太大，則在一些情況下，在不顯著改善性能的情況下增加半導體元件360的大小。在一些實施例中，電源軌384具有與電源軌370相同的尺寸。
第一尺寸與導電線路374在第二方向上的第三尺寸D3的比值為在自約0.5至約3的範圍內。若第三尺寸D3太小，則在一些情況下，導電線路374內的電阻增加至對元件之內的功耗及訊號可靠性產生負面影響的程度。若第三尺寸D3太大，則在一些情況下，在不顯著改善性能的情況下增加半導體元件360的大小。在一些實施例中，導電線路372、導電線路386或導電線路388中的至少一個具有與導電線路374相同的尺寸。
第一尺寸與觸點368B在第一方向上的第四尺寸D4的比值為在自約2至約6的範圍內。若第四尺寸D4太小，則在一些情況下，電源軌370與源極電極366之間的間距會增加元件之內發生短路的風險。若第四尺寸D4太大，則在一些情況下，在不顯著改善性能的情況下增加半導體元件360的大小。在一些實施例中，觸點368A具有與觸點368B相同的尺寸。在一些實施例中，觸點380B的第六尺寸D6等於第四尺寸D4。在一些實施例中，第六尺寸D6與第四尺寸D4不同。
第一尺寸及從導電線路區段379A最靠近源極電極366的表面至導電線路區段379B最靠近源極電極366的表面在第一方向上的第五尺寸D5的比值為在自約10至約35的範圍內。若第五尺寸D5太小，則在一些情況下，會負面地影響製造半導體元件360的可靠性。若第五尺寸D5太大，則在一些情況下，在不顯著改善性能的情況下增加半導體元件360的大小。
第一尺寸與導電線路386與導電線路388之間在第二方向上的空間的第七尺寸D7的比值為在自約0.5至約3的範圍內。若第七尺寸D7太小，則在一些情況下，存在元件之內的短路或寄生電容產生負面影響的風險，從而影響元件性能。若第七尺寸D7太大，則在一些情況下，在不顯著改善性能的情況下增加半導體元件360的大小。在一些實施例中，毗鄰導電線路及/或電源軌的其他組合之間的間距具有與第七尺寸D7相同的尺寸。
第一尺寸與導電線路區段379A在第一方向上的第八尺寸D8的比值為在自約2至約8的範圍內。若第八尺寸D8太小，則在一些情況下，源極電極366的大小減少，且源極電極366之內的電阻對功耗產生負面影響。若第八尺寸D8太大，則在一些情況下，在不顯著改善性能的情況下增加半導體元件360的大小。在一些實施例中，導電線路區段379B的第九尺寸D9等於第八尺寸D8。在一些實施例中，第九尺寸D9與第八尺寸D8不同。
第4A圖至第4R圖為根據一些實施例，在製造製程各種階段期間半導體元件的截面視圖。第4A圖及第4B圖為在方法500的操作502的進行期間半導體元件400的截面視圖(第5圖)。第4C圖及第4D圖為在操作503的進行期間半導體元件400的截面視圖。第4E圖為在方法500的操作504的進行期間半導體元件400的截面視圖。第4F圖至第4J圖為在方法500的操作506的進行期間半導體元件400的截面視圖。第4K圖為在方法500的操作508的進行期間半導體元件400的截面視圖。第4L圖至第4N圖在方法500的操作510的進行期間半導體元件400的截面視圖。第4O圖至第4Q圖為在操作512的進行期間半導體元件400的截面視圖。第4R圖為在操作513的進行期間半導體元件400的截面視圖。
在第4A圖中，半導體元件400包含電晶體410及電晶體412及基材的第一側。參考線402延伸通過基材。基材的位置由基材區段408A及408B所表示。電晶體410及電晶體412在基材的第一側上，如從參考線402起的第一方向404所表示。在電晶體410及412之上沉積介電材料層498。將介電材料498的層黏合至載體496。去除電晶體410與電晶體412之間的支撐材料(未圖示)，使得介電材料498暴露在電晶體之間。電晶體410包含被源極電極材料418A圍繞的源極區420A及420B。電晶體412包含被源極電極材料418A圍繞的源極區422A及422B。熟習此項技藝者將瞭解，由於橫截面視圖的位置，第4A圖包含源極區420A、420B、422A及422B。在一些情況下，沿著垂直於第一方向404的方向在不同位置處截取的半導體元件400的截面視圖將包含通道區或汲極區。
在第4B圖中，進行蝕刻製程以修整電極材料418A以具有對準基材區段408A及408B的邊緣的側壁。此外，介電材料498已被修整成介電材料區段498A及498B，其側壁對準電晶體410及412的側壁。因此，電晶體410中的電極材料418A對準介電材料區段498A，而電晶體412中的電極材料418A對準介電材料區段498B。在電晶體410與412之間及周圍沉積支撐材料494，且平坦化支撐材料494以暴露基材區段408A及408B。
在第4C圖中，在基材區段408A及408B的第二側上從參考線402起沿著第二方向製造電晶體414及416。在電晶體414及電晶體416周圍及之間沉積額外的支撐材料494’，且支撐材料494’在基材區段408A與408B之間接觸支撐材料494。電晶體414包含被電極材料418B圍繞的源極區424A及源極區424B。電晶體416包含被電極材料418B圍繞的源極區426A及源極區426B。電極材料418B的邊緣並未對準靠著電晶體414的基材區段408B的邊緣，且電極材料418B的邊緣並未對準相對於靠著電晶體416的基材區段408A。在與接觸基材區段408A及408B的一側相對的一側處將硬質遮罩488沉積在電極材料418B上。將載體486黏合至硬質遮罩488。
在第4D圖中，進行蝕刻製程以修整電極材料418B以使其側壁對準基材區段408A及408B的邊緣，從而形成在其中間包含基材區段408A及408B的電晶體堆疊。按以下方式修整硬質遮罩488：硬質遮罩區段488A沿電晶體414的底部側，而硬質遮罩區段488B沿著電晶體416的底部側。修整硬質遮罩材料418B而進行的蝕刻製程暴露載體486的頂部表面。去除載體496，且去除電晶體410至416之間及周圍的支撐材料494，以便修整電極材料418B及硬質遮罩488。
在第4E圖中，沉積靠著載體486的頂部表面及靠著硬質遮罩區段488A及488B、電晶體410、412、414及416，基材區段408A及408B及介電材料區段498A及498B的側壁的間隔件材料。因此，間隔件區段428A及間隔件區段428B靠著硬質遮罩區段488A、電晶體414、基材區段408B、電晶體410及介電材料區段498A。此外，間隔件區段428C及間隔件區段428D靠著硬質遮罩區段488B、電晶體416、基材區段408A、電晶體412及介電材料區段498B。載體486的頂部表面暴露於毗鄰硬質遮罩區段488A及488B附近的間隔件材料的端部。
在第4F圖中，藉由以下方式去除介電材料區段498A及498B，如，選擇性蝕刻製程以暴露間隔件區段428A至428D的內部側壁及電晶體410及電晶體412的頂部表面，即，電極材料418A的頂部表面。
在第4G圖中，靠著間隔件材料沉積介電材料429。介電材料429從載體486延伸至電晶體410及電晶體412的頂部表面上方。平坦化介電材料以暴露間隔件材料遠離載體486的端部，並靠著間隔件材料及介電材料429的頂部表面沉積硬質遮罩M1。在介電材料429的沉積期間形成的介電材料區段486A及介電材料486B被間隔件材料圍繞並被硬質遮罩M1覆蓋。在硬質遮罩M1之上沉積圖案化材料層PL1，且圖案化圖案化材料層PL1以在其中形成開口484A及484B。第一開口484A在電晶體410及介電材料區段486A之上，且第二開口484B在電晶體412、介電材料區段486B及間隔件區段428D之上。
在第4H圖中，進行蝕刻製程，以便在硬質遮罩M1中形成與圖案化材料層PL1中的開口相對應的開口。因此，開口484A延伸通過圖案化材料層PL1及硬質遮罩M1，並暴露介電材料區段486A的頂部表面。類似地，開口484B延伸通過圖案化材料層PL1及硬質遮罩M1，並暴露介電材料區段486B及間隔件區段428D的頂部表面。
在第4I圖中，去除圖案化材料PL1層，並進行選擇性蝕刻製程以使間隔件區段428D凹陷達深度R1，使得間隔件區段428D遠離載體486的端部與電晶體412的頂部表面大約共平面。
在第4J圖中，如，藉由灰化去除硬質遮罩M1，並使介電材料429的上部分凹陷至間隔件區段428A、428B及428C的頂部表面下方的深度R1，使得介電材料429遠離載體486的端部的頂部表面與電晶體412及電晶體410的頂部表面大約共平面。在第4J圖中，電晶體電極438A靠著電晶體410的頂部表面，電晶體電極438C靠著電晶體412的頂部表面，且互連電極438B靠著間隔件區段428B與間隔件區段428C之間的介電材料429的頂部表面。
在第4K圖中，在電晶體電極438A、438C及互連電極438B上方製造第一互連層。第一互連層包含介電材料446，介電材料446中具有觸點459，觸點459將互連電極438B電性連接至導電線路460。電源軌450及電源軌452平行於介電材料446之內的導電線路460延伸。導電線路458平行於在電源軌452與電源軌450之間的導電線路460延伸。
在第4L圖中，第一互連層被黏合至載體462，且半導體元件被倒置以有助於製造靠著電晶體414及416的特徵。為清楚起見，在第4L圖中，以與先前附圖相同的定向圖示半導體400。
靠著電晶體414下方的硬質遮罩區段488A、電晶體416下方的遮罩區段488B及遠離介電材料446的間隔件區428A至428D的端部沉積硬質遮罩M2。在硬質遮罩M2附近沉積圖案化材料層PL2，並在其中形成開口484C以暴露硬質遮罩M2。
在第4M圖中，進行蝕刻製程以形成通過硬質遮罩M2的開口484C，而暴露遠離介電材料446的介電材料429的端部，以準備用於去除介電材料的蝕刻製程。從半導體元件去除圖案化材料層PL2。
在第4N圖中，從間隔件區段428B與428C之間去除介電材料429，而暴露互連電極438B的底部表面，並靠著互連電極438B及間隔件部分428B及428C的暴露表面沉積互連材料436。蝕刻、平坦化或凹陷互連材料436，使得互連材料436的底部端部與間隔件區段428B及428C的遠離介電材料446的端部大約共平面。
在第4O圖中，如，藉由灰化去除硬質遮罩M2，並沿著硬質遮罩區段448A、448B、間隔件區段428A至428D遠離介電材料446的端部及互連材料436的遠離介電材料446的端部，沉積第三硬質遮罩M3。在其中具有開口484D及484E的第三硬質遮罩M3附近沉積圖案化材料層PL3，使得開口484D對準硬質遮罩區段488A及間隔件區段428B，且開口484E對準硬質遮罩區段488B。
在第4P圖中，進行蝕刻製程以使開口484D及484E延伸通過第三硬質遮罩M3以暴露硬質遮罩區段488A、間隔件區段428B及互連材料436的一部分(通過開口484D)及硬質遮罩區段488B(通過開口484E的)的底部表面。
在第4Q圖中，去除圖案化材料層PL3，並進行蝕刻製程以將間隔件區段428B凹陷至深度R2以暴露電極材料418B的側壁。在一些實施例中，間隔件區段為凹陷的，但當完成凹陷製程時，並不暴露電晶體電極材料的側壁。在一些實施例中，間隔件區段428B的遠離介電材料446的表面與源極區424B的表面大致上共平面。在一些實施例中，間隔件區段428B的表面與介電材料446的距離相對於源極區424B的表面偏移。
在第4R圖中，去除第三硬質遮罩M3，並進行選擇性蝕刻製程以去除硬質遮罩區段488A及488B，而暴露電晶體414及416的表面。沉積電極材料至藉由硬質遮罩區段488A及488B的去除所形成的開口中，以形成靠著電晶體414的電極442及靠著電晶體416的電極444。電極442靠著電晶體414的底部表面及側壁，並靠著互連材料436的側壁。電極444靠著電晶體416的底部表面，並藉由間隔件區段428C與互連材料436電性隔離。
在電晶體電極442及444的底部側製造第二互連層。第二互連層包含介電材料448及與電晶體電極444及電源軌456電性接觸的觸點449。電源軌454及導電線路462及464位於電晶體414及互連材料436下方的介電材料448中、並平行於電源軌456延伸。
第5圖例示根據一些實施例，製造半導體元件的方法500的流程圖。根據一些實施例，方法500用於製造具有兩層電晶體或堆疊的電晶體結構的半導體元件。在一些實施例中，方法500用於製造具有單一電晶體層的半導體元件。在一些實施例中，方法500適於從半導體元件的頂部側製造自對準互連結構。在一些實施例中，方法500適於從半導體元件的底部側製造自對準互連結構。
方法500包含操作502，在操作502中，在基材之上製造第一電晶體。在後文所描述之第4A圖及第4B圖中，半導體元件400經歷與操作502一致的製造製程，如本文中所描述。
在操作502中，在基材之上製造第一電晶體。在一些實施例中，基材為矽晶圓，在基材上沉積後續的材料層以便形成第一電晶體或其他電路元件。第一電晶體包含具有源極區、汲極區及在源極區與汲極區之間的通道區的通道條。在基材的頂部側上製造電晶體包含與在基材之上沉積半導體材料的交替層以形成電晶體的源極區、汲極區及通道區相關聯的步驟。在一些實施例中，電晶體包含支撐材料及沉積在交替層中的半導體材料，其中半導體材料及支撐材料表現高差別的蝕刻速率。藉由利用高差別的蝕刻速率，從電晶體結構的中間部分去除支撐材料，留下在通道區中的半導體材料。根據一些實施例，支撐材料及半導體材料在電晶體的源極區及汲極區中保持不變。
在操作502中，在製造電晶體堆疊之後，將源極電極材料及汲極電極材料(第4A圖中未圖示)沉積在電晶體的源極區及汲極區附近。根據一些實施例，源極電極材料包含諸如多晶矽的半導體材料，或諸如鎢、鈦、鈷、鉭、鉑、鎳、等等的導電材料。在操作502的實施例中，製造具有用於源極電極材料的半導體材料的電晶體，藉由化學氣相沉積製程進行半導體材料的沉積。在製造具有用於源極電極材料的導電材料的電晶體的操作500的實施例中，藉由濺鍍或金屬擴散沉積導電材料。
在操作502中，在製造電晶體堆疊及源極電極材料之後，在電晶體之上沉積支撐介電材料(第4A圖中未圖示)，以便在處理期間提供支撐及穩定性。在沉積支撐介電材料之後，在電晶體的頂部端部(例如，在與基材相對的端部)沉積介電材料的覆蓋膜，以助於在製造期間的安全處理。根據一些實施例，支撐介電材料及介電材料的覆蓋膜為不同的介電材料，以便在與製造製程中去除支撐介電材料相關聯的蝕刻製程期間保持高度選擇性。將載體黏合至覆蓋介電材料上方，以便在修整基材的製程期間處理電晶體以提供用於修整電晶體的遮罩。
在操作502中，在將載體黏合至覆蓋介電材料之後，倒置基材並進行圖案化及蝕刻製程以形成基材區段(見第4A圖中的基材區段408A及基材區段408B)。藉由圖案化及蝕刻基材以形成基材區段，每個基材區段充當非等向性蝕刻製程的硬質遮罩，非等向性蝕刻製程消除延伸超過基材區段的邊緣的多餘源極電極材料。因此，基材區段的尺寸充當遮罩，用於決定半導體元件中基材區段上方及下方的電晶體的尺寸。
方法500包含操作503，在操作503中，在基材下方製造第二電晶體。前文所描述，在圖4C及4D中，半導體元件400經歷與操作503一致的製造製程，如本文中所描述。
在操作503中，在基材上形成開口並修整基材以使基材區段直接連接至基材第一側上的電晶體之後，為了減少電晶體的橫向尺寸，進行非等向性蝕刻製程，使得電晶體的寬度對應於基材區段的寬度。進行進一步的蝕刻製程，以蝕刻通過覆蓋介電材料並在電晶體與載體之間的電晶體的頂部側處形成介電材料區段。靠著載體及介電材料區段的側面、電晶體的側面及基材區段的側面沉積支撐材料，以便支撐此等元件並防止在基材區段的底部側(相對基材區段的頂部側上的電晶體)上的電晶體的製造期間的污染。
在操作503中，在基材區段的底部側上製造第二電晶體。以類似於前文所提供之操作502中第一電晶體的描述方式進行第電晶體的製造。在此基材區段的底部側上的第二電晶體之間及周圍沉積支撐材料，及沿著第二電晶體的底部側並靠著在第二電晶體之間且周圍的支撐材料沉積硬質遮罩材料的覆蓋層。根據一些實施例，沉積在第二電晶體之間及周圍的支撐材料與沉積在基材區段頂部的電晶體之間與周圍的支撐材料相同。根據一些實施例，支撐材料為二氧化矽或藉由，如，化學氣相沉積(chemical vapor deposition，CVD)或電漿氣相沉積(plasma vapor deposition，PVD)沉積的另一種介電材料。根據一些實施例，靠著第二電晶體的底部及基材區段的側面沉積的硬質遮罩材料為藉由，如，磊晶成長製程或原子層沉積而沉積的矽、氮化矽或碳化矽層。載體黏合電晶體堆疊的底部側，且從基材區段的頂部的電晶體的頂部端部處的介電材料區段的頂部去除第一載體。
進行非等向性蝕刻製程，其中在頂部電晶體的頂部側的介電材料區段充作保護第一電晶體的硬質遮罩，並在電晶體之間的基材區段充作硬質遮罩以界定底部電晶體的橫向尺寸，使得頂部及底部電晶體具有相同的橫向尺寸，且後續蝕刻製程將覆蓋硬質遮罩材料修整成具有與頂部電晶體、基材區段及底部電晶體相同的橫向尺寸的硬質遮罩區段。修整覆蓋硬質遮罩材料的後續蝕刻製程亦暴露在底部電晶體底部處的載體。
方法500包含操作504，在操作504中，靠著電晶體側壁沉積間隔件材料。前文所描述，在第4E圖中，半導體元件400經歷與操作504相一致的製造製程，如本文中所描述。
在操作504中，沿著硬質遮罩區段、底部電晶體、基材區段、頂部電晶體及介電材料段的側面沉積間隔件材料。因此，基材材料從底部載體向上延伸至電晶體堆疊的頂部。根據一些實施例，基材材料包含氮化矽、氮氧化矽或一些其他無機材料，此材料將電晶體與毗鄰的電性主動組件電性隔離，且相對於其他介電材料，諸如二氧化矽等材料，具有不同的蝕刻速率(如，根據一些實施例，低選擇性或高選擇性)。在操作504的一些實施例中，進行非等向性蝕刻製程以便從介電材料區段的頂部表面及半導體元件中的毗鄰電晶體之間的底部載體的大多數水平表面去除間隔件材料。根據一些實施例，間隔件材料沿著電晶體主動區域的相對側形成隔離的間隔件材料區段或間隔件區段。根據一些實施例，間隔件材料沿著電晶體的周邊形成連續的材料，並基於此材料為是否位於沿著電晶體的主軸的電晶體的周邊的一個側還是另一側，將間隔件材料任意地指定成區段。
方法500包含操作506，在操作506中，在第一電晶體的頂部側處製造電性連接結構。在第4F圖至第4J圖中，半導體元件400經歷與進行操作506一致的製造製程，如本文中所描述。
在操作506中，靠著第一電晶體的頂部側製造電性連接結構。作為操作506的一部分，藉由，如，選擇性濕式蝕刻製程去除在頂部電晶體的頂部側處的介電材料區段，以便暴露電晶體的頂部表面。在不會損壞電晶體頂部以致於角落變圓或修改間隔件區段沿著電晶體側壁的橫向尺寸的前提下，選擇性濕式蝕刻製程或選擇性電漿蝕刻製程允許介電材料區段的去除。
作為操作506的一部分，在頂部電晶體的頂部表面之上及在間隔件區的外側壁之間並沿著間隔件區段的外部側壁(如，在毗鄰電晶體或毗鄰電晶體堆疊上的間隔件區段之間)，沉積與支撐材料分離的介電材料。根據一些實施例，在操作506期間沉積的介電材料，係藉由化學氣相沉積製程所沉積的二氧化矽或氮氧化矽。在一些實施例中，進行化學機械拋光(chemical mechanical polishing，CMP)製程以便暴露間隔件區段的遠離底部載體的端部。在基材區段的遠離端部及間隔件區段之間的介電材料之上、頂部電晶體層的頂部側之上的介電材料之上沉積覆蓋硬質遮罩層，且在硬質遮罩的頂部表面之上沉積圖案化材料層，且將圖案轉移至硬質遮罩層，並具有在電晶體堆疊或頂部電晶體之上延伸的開口。作為操作506的再一部分，進行蝕刻製程以便將圖案化材料層中的圖案轉移至頂部電晶體及介電材料之上的硬質遮罩。
在操作506中，在去除圖案化材料層之後，進行蝕刻製程，其中蝕刻製程凹陷基材區段的遠離底部載體的部分及由硬質遮罩材料層中的開口所暴露的部分，至與凹陷區段的頂部與頂部電晶體的頂部表面共平面的深度一致的深度。藉由對一些間隔件區段進行選擇性蝕刻製程，在特定位置處增加在方法500期間製造的電晶體電極的橫向尺寸，以便在開發用於半導體元件的頂部側互連結構時有更大的彈性。
作為操作506的再一部分，從頂部電晶體上方(如，從間隔件材料的遠離底部載體的端部的上方)去除硬質遮罩層，而暴露介電材料及間隔件區段遠離底部載體的端部。進行蝕刻製程以去除在頂部電晶體正上方的介電材料，而使間隔件區段在相對於頂部電晶體頂部上方的橫向尺寸或垂直尺寸方面保持不變。根據一些實施例，稀釋的氫氟酸蝕刻製程能相對於間隔件材料選擇性地去除介電材料，並暴露頂部電晶體的頂部表面。作為操作506的再一部分，去除在頂部電晶體正上方的介電材料的製程亦凹陷在毗鄰電晶體的側壁上的間隔件區段之間(如，在製造軟線互連結構的區中，見，如，以下的操作510)的介電材料。
作為操作506的一部分，在頂部電晶體的頂部表面、毗鄰電晶體之間、或面對的間隔件區段之間的暴露的介電材料的頂部表面(如，第4J圖中的間隔件區段428B及間隔件區段428C)正上方，並在間隔件區段的頂部表面之上，沉積導電材料。根據一些實施例，進行化學機械拋光製程以便暴露遠離底部載體的間隔件區段的端部，並電性隔離藉由沉積製程所因此製造的電晶體電極及互連電極。根據一些實施例，電晶體電極及互連電極獨立地包含導電材料，諸如鈷、鎢、鉭、鈦、鉑、鈀、銅或一些其他適用於環繞式閘極(GAA)附近電晶體的電性互連結構的導電材料。根據一些實施例，暴露的間隔件區段減少的量對應至跨越多個電晶體的電晶體電極的垂直尺寸，並對應至電晶體之間或面對的間隔件區段之間的互連電極的垂直尺寸，如前文參照第4J圖所描述。
方法500包含操作508，在操作508中，在第一電晶體的與基材的相對側處製造第一互連結構。在第4K圖中，半導體元件400經歷與進行操作508一致的製造製程，如本文中所描述。
根據一些實施例，如前文所描述，製造頂部互連結構的第一層，第一層具有到一個或更多個電晶體電極及/或在操作506中製造的互連電極的電性連接結構。頂部互連結構的第一層包含電源軌(例如，在電晶體之間往返的Vss及/或Vdd電源軌)、導電線路以及電源軌及/或導電線路之間的觸點及電晶體電極或互連電極。在一些實施例中，藉由進行圖案化及蝕刻製程並將襯墊材料(例如氮化鈦、氮化鉭等)及導電材料(鈷、鈦、鉭、銅、等等)的層沉積至開口中而製造觸點。
方法500包含操作510，在操作510中，在間隔件材料附近製造自對準互連結構(SIS)。在第4L圖至第4N圖中，半導體元件400經歷與進行操作510一致的製造製程，如本文中所描述。
根據操作510的一些實施例，首先藉由在用於半導體元件的頂部互連結構的一層或更多層的上方黏合頂部載體，並從底部電晶體下方去除底部載體而製造自對準互連結構(SIS)。根據一些實施例，靠著底部電晶體下方的硬質遮罩區段的底部表面沉積第二硬質遮罩材料，並在第二硬質遮罩材料附近沉積第二圖案化材料層。根據一些實施例，第二硬質遮罩材料包含與底部電晶體的底部側的硬質遮罩區段相同的組成。根據一些實施例，第二硬質遮罩材料為與底部電晶體的底部的硬質遮罩區段不同的材料。在一些實施例中，藉由用於化學氣相沉積製程的磊晶製程沉積矽、氮化矽、氧氮化矽或碳化矽的第二硬質遮罩材料層。
將圖案轉移至圖案化材料的第二層，其中第二層為對應至半導體元件中自對準互連結構的位置的應用。進行蝕刻製程以便將圖案化材料的第二層中的開口延伸至底部電晶體下方的第二硬質遮罩材料中，而暴露介電材料的遠離頂部互連結構的第一層的端部。
在操作510中，一旦開口已延伸通過第二硬質遮罩材料以暴露自對準互連結構的位置中介電材料的底部端部，去除圖案化材料的第二層，並進行蝕刻製程以去除介電材料並暴露在靠近頂部互連結構的第一層的一端處的互連結構的底部表面。根據一些實施例，用於選擇性地去除介電材料的蝕刻製程包含具有稀釋的氫氟酸的濕式製程，此氫氟酸優先地以二氧化矽為目標而使間隔件材料或間隔件區段大致上保持不變。
在操作510中，一旦已藉由選擇性蝕刻製程暴露互連電極的底部側，便將互連材料沉積至間隔件區段之間且毗鄰電晶體電極的開口中。根據一些實施例，互連材料為藉由磊晶製程或原子層沉積製程沉積的半導體材料。在一些實施例中，互連材料為藉由濺鍍或金屬擴散製程沉積的導電材料，包含，如，鈷、鎢、鈦或鉭、等等。根據一些實施例，一旦已沉積互連材料，即進行平坦化製程或蝕刻製程，以便從第二硬質遮罩的表面去除互連材料，並暴露遠離頂部互連結構的第一層的基材區段的端部。在一些實施例中，化學機械拋光製程去除互連材料及第二硬質遮罩，以暴露在底部電晶體的底部側的硬質遮罩區段。
方法500包含操作512，在操作512中，靠著第二電晶體製造電性連接結構。在第4O圖至第4R圖中，半導體元件400經歷與進行操作512一致的製造製程。
在操作512中，將第三硬質遮罩沉積在其上沉積有圖案化材料層中的底部電晶體下方的硬質遮罩區段的底部側。進行圖案化製程以便將圖案轉移至圖案化材料層，且圖案中的開口對應至半導體元件中的電晶體電極的位置。進行蝕刻製程以便選擇性地蝕刻第三硬質遮罩材料，同時使在底部電晶體底部處的硬質遮罩區段的材料保持不變。在一些實施例中，使用對第三硬質遮罩的材料具有選擇性的液體蝕刻進行蝕刻製程，同時使硬質遮罩區段的材料保持不變。根據一些實施例，蝕刻製程為電漿蝕刻，當一旦從蝕刻第三硬質遮罩材料過渡至在底部電晶體底部的硬質遮罩區段的材料，或一旦暴露在半導體元件(見第4O圖及第4P圖中的半導體元件400)的電晶體堆疊的底部端部處的任何間隔件材料時，即檢測到端點，停止此蝕刻製程。
暴露間隔件區段的底部端部之後，藉由，如，蝕刻步驟，從半導體元件去除圖案化材料層，且進行蝕刻製程以便選擇性地凹陷在電晶體堆疊底部的第三硬質遮罩中的開口之內所暴露的間隔件材料。在一些實施例中，凹陷間隔件材料，使得間隔件區段的端部與底部電晶體的底部表面大約共平面。在一些實施例中，凹陷間隔件材料，使得一旦凹陷間隔件區段，即暴露底部電晶體的側壁。
在凹陷間隔件區段之後(如，見第4Q圖中的半導體元件400)，去除第三硬質遮罩材料及底部電晶體在底部端部處的硬質遮罩區段，而留下遠離頂部互連結構的第一層的間隔件區段的暴露的末端，及底部電晶體的底部表面。將導電材料沉積且因此形成在底部電晶體的底部端部處的開口中，並進行化學機械拋光製程，以便消除多餘的導電材料並暴露間隔件區段的底部端部，而將因此形成的電晶體電極與半導體元件(如，見圖4R中的半導體元件400)中的其他電路元件電性隔離。
方法500包含，在操作513中，靠著第二電晶體製造第二互連結構。在第4R圖中，半導體元件400經歷與進行操作513一致的製造製程。在操作513中，如前文所描述，在操作503中製造的底部電晶體的底部側，在操作512中製造的電晶體電極附近製造第二互連結構(如，底部互連結構)。
第6A圖為根據一些實施例，半導體元件600的截面視圖。
在第6A圖中，半導體元件600包含電源互連結構630，此電源互連結構將在基材603頂部處用於電晶體602的電晶體電極608電性連接至底部互連結構607及背側電源墊606。在半導體元件600中，電晶體602在基材603的頂部側上，而電晶體604在基材603的底部側上。將背側電源墊606電性連接至底部互連結構607。在底部互連結構607中，電源軌624為VSS電源軌，VSS電源軌通過觸點622、導電線路區段620及觸點618電性連接至底部電晶體 604。
在半導體元件600中，電源軌610為VDD電源軌，且底部互連結構607中的導電線路628為VDD連接的導電線路。導電線路614及616延伸通過與電源軌610平行的互連結構。電源軌610通過觸點612、電晶體電極(源極電極)608、自對準互連結構 630、導電線路區段632及觸點634電性連接至VDD連接的導電線路628。自對準互連結構 630延伸通過電晶體604及電晶體60附近的基材603。在半導體元件600中，與不包含自對準互連結構 630的其他途徑相比較，自對準互連結構 630的使用藉由縮短電源墊與電性連接至電壓源的電源軌或導電線路之間的路徑，減少在電源遞送期間受到的寄生電容及電阻的量。延伸通過半導體元件600中的基材603的自對準互連結構 630減少專用於電源拾取單元的半導體元件600的面積，並將電晶體中的電源拾取單元的密度減少至大約每20條多節距線。減少的電源拾取單元數量容許減少半導體元件600的整體大小。
第6B圖為根據一些實施例，半導體元件650的立體視圖。
第6B圖中，半導體元件650包含電性連接至頂部電源軌666的底部電源軌652。底部電源軌652及頂部電源軌666藉由第一導電路徑第與二導電路徑並聯連接，第一導電路徑通過自對準互連結構 654、電晶體電極660及觸點664，第二導電路徑通過觸點656、電晶體電極658及自對準互連結構 662。在一些實施例中，電源軌652及電源軌666為VDD電源軌。在一些實施例中，電源軌652及電源軌666為VSS電源軌。在使用高密度自對準互連結構的半導體元件中，可減少或完全消除用於存取電源的單元(tap cell)，以便進一步減少半導體元件的裸晶面積。
第7圖為根據一些實施例，電子製程控制(electronic process control，EPC)系統700的方塊圖。根據此系統的一些實施例，舉例而言，電子製程控制系統700用於生成對應至與上文詳述的環繞式閘極結構的一些實施的單元佈局圖的方法。在一些實施例中，電子製程控制系統700為包含硬體處理器702及非暫態電腦可讀取儲存媒體704的一般用途計算裝置。除其他事外，電腦可讀取存儲媒體704亦被編碼(即，儲存有)電腦程式軟體代碼(或指令)706，即，可執行指令組。藉由硬體處理器702執行的電腦程式軟體代碼706(至少部分地)代表電子製程控制工具，此電子製程控制工具根據本文中所詳述的一個或更多個結構及方法，實行本文中所描述的方法的至少一部分。
經由匯流排718將硬體處理器702電性耦合至電腦可讀取儲存媒體704。亦經由匯流排718將硬體處理器702電性耦合至I/O介面712。亦經由匯流排718將網路介面714電性連接至硬體處理器702。網路介面714連接至網路716，使得硬體處理器702及電腦可讀取儲存媒體704二者能經由網路716連接至外部元件。硬體處理器702配置成執行被編碼在電腦可讀取儲存媒體704中的電腦程式軟體代碼706，以致使電子製程控制系統700可用於進行所提及的製程及/或方法的至少一部分(步驟)。在一個或更多個實施例中，硬體處理器702為中央處理單元(central processing unit，CPU)、多硬體處理器、分佈式處理系統、應用程序專用積體電路(application specific integrated circuit，ASIC)及/或合適的處理單元。
在一個或更多個實施例中，非暫態電腦可讀取儲存媒體704為電子、磁性、光學、電磁性、紅外線及/或半導體系統(或設備或裝置)。舉例而言，電腦可讀取存儲媒體704包含半導體或固態記憶體、磁性帶、可移除電腦碟機、隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read-only memory，ROM)、剛性磁性碟片及/或光學碟片。在使用光學碟片的一個或更多個實施例中，電腦可讀取儲存媒體704包含光碟唯讀記憶體(compact disk-read only memory，CDROM)、可讀寫光碟(compact disk-read/write，CDR/W)及/或數位影像碟片(digital video disc，DVD)。
在一個或更多個實施例中，電腦可讀取儲存媒體704儲存電腦程式軟體代碼706，電腦程式軟體代碼706配置成致使電子製程控制系統700(其中此執行代表(至少部分)電子製程控制工具)，可用於進行提及的製程及/或方法(步驟)的一部分或全部。在一個或更多個實施例中，電腦可讀取儲存媒體704亦儲存有助於進行提及的製程及/或方法(步驟)的一部分或全部的資訊。在一個或更多個實施例中，電腦可讀取儲存媒體704儲存製程控制數據708，包含，在一些實施例中，基於各種製程的控制，用於能夠使用統計製程控制(statistical process control，SPC)、及/或模型預測控制(model predictive control，MPC)的的控制演算法、製程變量及常數、目標範圍、設置點、程式設計控制數據及軟體代碼。
電子製程控制系統700包含I/O介面712。將I/O介面712耦合至外部電路系統。在一個或更多個實施例中，I/O介面712包含鍵盤、小鍵盤、滑鼠、軌跡球、軌跡墊、觸控螢幕及/或游標方向鍵中的一個或組合，用於將資訊及指令傳達給硬體處理器702。
電子製程控制系統700亦包含被耦合至硬體處理器702之網路介面714。網路介面714允許電子製程控制系統700與網路716通訊，此網路與一個或更多個其他電腦系統連接。網路介面714包含無線網路界面，諸如藍芽、WIFI、WIMAX、GPRS、或WCDMA；或有線網路介面，諸如乙太網路(ETHERNET)、USB或IEEE-1364。在一個或更多個實施例中，在兩個或更多個電子製程控制系統700中實行提及的製程及/或方法(步驟)的一部分或全部。
將電子製程控制系統700配置成向製造工具720發送資訊並從製造工具720接收資訊，製造工具720包含離子植入工具、蝕刻工具、沉積工具、塗層工具、清洗工具、清潔工具、化學機械平坦化(chemical-mechanical planarizing，CMP)工具、測試工具、檢查工具、傳送系統工具及熱處理工具中的一種或更多種，它們將進行預定的一系列製造操作以產生符合需求的積體電路元件。此資訊包含用於控制、監視及/或評估特定製造製程的執行、進展及/或完成的操作數據、參數數據、測試數據及功能數據中的一個或更多個。將製程工具資訊儲存在電腦可讀取儲存媒體704中及/或從電腦可讀儲存媒體中接收製程工具資訊。
將電子製程控制系統700配置成通過I/O介面712接收資訊。通過I / O介面712接收的資訊包含指令、數據、程式設計數據、設計規則中的一種或更多種，此等資訊指定，如，層厚度、間距距離、結構與層的電阻率及特徵大小、製程性能歷史、目標範圍、設置點及/或用於硬體處理器702處理的其他參數。將資訊經由匯流排718轉移至硬體處理器702。將電子製程控制系統700配置成通過I/O介面712接收與使用者有關之資訊。將資訊作為使用者介面710儲存在電腦可讀取媒體704中。
在一些實施例中，以處理器執行之獨立軟體應用程式的形式實行提及的製程及/或方法(步驟)的一部分或全部。在一些實施例中，以額外軟體應用程式的一部分之軟體應用程式的形式實行提及的製程及/或方法(步驟)的一部分或全部。在一些實施例中，以軟體應用程式的插件的形式實行提及的製程及/或方法(步驟)的一部分或全部。在一些實施例中，至少一個提及的製程及/或方法是以電子製程控制工具一部分之軟體應用程式的形式實行。在一些實施例中，以電子製程控制系統700所使用的軟體應用程式的形式實行提及的製程及/或方法(步驟)的一部分或全部。
在一些實施例中，製程是以儲存在非暫態電腦可讀取記錄媒體中的程式的函數程序的形式實現。非暫態電腦可讀取記錄媒體的範例包含，但不限於外部/可移除及/或內部/內建儲存器或記憶體單元，如一個或更多個光學碟片，諸如DVD、磁性碟片，諸如硬碟、半導體記憶體，諸如ROM、RAM、記憶卡及類似者。
第8圖為根據本揭露內容用於製造積體電路元件的一些實施例，積體電路製造系統800及與其相關聯的積體電路製造流程的方塊圖。在一些實施例中，基於佈局圖，使用積體電路製造系統800生產(A)一個或更多個半導體遮罩中的至少一個半導體遮罩或(B)半導體積體電路層中的至少一個組件。
在第8圖中，積體電路製造系統800包含實體，諸如設計公司820、遮罩製造公司830及積體電路製造商/生產商(「廠」)850，此等實體在與製造積體電路元件860有關的設計、開發及製造循環及/或服務彼此相互作用。一旦完成製造製程以在晶圓上形成複數個積體電路元件，取決於元件、程式設計、電性測試及封裝，即視情況地將晶圓發送至生產後端或生產線後端(back end of line，BEOL)880，以便獲得最終的積體電路元件產物。製造系統800中的實體藉由通訊網路連接。在一些實施例中，通訊網路為單一網路。在一些實施例中，通訊網路為各種類不同的網路，諸如內部網路及網際網路。
通訊網路包含有線及/或無線通訊通道。每個實體與其他實體中的一個或更多個實體相互作用，並提供服務給其他實體中的一個或更多個實體及/或從其他實體的一個或更多個實體接收服務。在一些實施例中，設計公司820、遮罩製造公司830及積體電路廠850中的兩個或更多個均由單一較大的公司所擁有。在一些實施例中，設計公司820、遮罩製造公司830、及積體電路廠850的兩個或更多個並存於一個共同的設施中並使用共同資源。
設計公司(或設計團隊)820生成積體電路設計佈局圖822。積體電路設計佈局圖822包含各種被設計用於積體電路元件860之幾何圖案。幾何圖案對應至構成待生產的積體電路元件860的各種組件的金屬、氧化物或半導體層的圖案。結合各種層以形成各種積體電路特徵。
舉例而言，部分積體電路設計佈局圖822包含各種積體電路特徵，諸如欲被形成在半導體基材(諸如矽晶圓)及被設置於半導體基材上之各種材料層的主動區域、閘極電極、源極及汲極、層間互連結構的金屬線路或通孔件及黏合墊的開口。設計公司820實行適當的設計程序形成積體電路設計佈局圖822。設計程序包含一個或更多個邏輯設計、物理設計或放置及佈線。積體電路設計佈局圖822存在於具有幾何圖案數據的一個或更多個資訊檔案中。舉例而言，積體電路設計佈局圖822可以GDSII檔案格式或DFII檔案格式表示。
鑑於已藉由適當的方法調整修改的積體電路設計佈局圖的圖案，以便，舉例而言，與未修改的積體電路設計佈局圖相比較，減少積體電路的寄生電容，修改的積體電路設計佈局圖反映改變佈局圖中導電線路的定位的結果，並在一些實施例中，與具有修改的積體電路設計佈局圖而沒有用於形成位於其中的電容性隔離結構的特徵的積體電路結構相比較，在積體電路設計佈局圖中插入與電容性隔離結構相關聯的特徵，以進一步減少寄生電容。
遮罩製造公司830包含遮罩數據準備操作832及遮罩生產操作844。根據積體電路設計佈局圖822，遮罩製造公司830使用積體電路設計佈局圖822來製造欲被用於生產積體電路元件860的各種層之一個或更多個遮罩845。遮罩製造公司830進行遮罩數據準備操作832，其中積體電路設計佈局圖822被轉譯成代表性數據檔案(「RDF」)。遮罩數據準備操作832將代表性數據檔案提供給遮罩生產844。遮罩生產操作844包含遮罩編寫器。遮罩編寫器將代表性數據檔案轉換成基材上的圖像，諸如遮罩(遮罩模版)845或半導體晶圓853。積體電路設計佈局圖822藉由遮罩數據準備操作832所操縱，以符合遮罩編寫器的特定特徵及/或積體電路廠850的要求。在第8圖中，遮罩數據準備操作832及遮罩生產操作844被例示成分離的元素。在一些實施例中，遮罩數據準備操作832及遮罩生產操作844統稱作遮罩數據準備操作。
在一些實施例中，遮罩數據準備操作832包含使用微影製程增強技術以補償圖像誤差的光學鄰近校正(optical proximity correction，OPC)，此等圖像誤差可能係由諸如繞射、干涉、其他製程作用及類似者所產生。光學鄰近校正調整積體電路設計佈局圖822。在一些實施例中，遮罩數據準備操作832包含進一步解析度增強技術(resolution enhancement techniques，RET)，諸如，離軸照明、次解析度輔助特徵、相移遮罩、其他合適的技術及類似者或其等的組合。在一些實施例中，亦使用逆微影製程技術(inverse lithography technology，ILT)，此技術將光學鄰近校正視為逆成像問題。
在一些實施例中，遮罩數據準備操作832包含遮罩規則檢查器(mask rule checker，MRC)，用於檢查積體電路設計佈局圖822，此積體電路設計佈局圖已經過採用遮罩創造規則的光學鄰近校正中的製程，此等創造規則含有某些幾何及/或連通性限制以確保足夠的空間，以解決半導體製造製程的可變性及類似者。在一些實施例中，遮罩規則檢查器修改積體電路設計佈局圖822，以補償遮罩生產844期間的限制，這可能會還原為了符合遮罩創造規則而藉由光學鄰近校正進行的部分修改。
在一些實施例中，遮罩數據準備操作832包含模擬將由積體電路廠850實行以產生積體電路元件860之處理的微影製程檢查(LPC)。基於積體電路設計佈局圖822，微影製程檢查模擬此處理，以創造模擬的製造元件，諸如積體電路元件860。微影製程檢查模擬中之處理參數可包含與積體電路製造循環的各種製程相關的參數、與用於製造積體電路的工具相關聯的參數及/或製造製程的其他態樣。微影製程檢查考慮各種因素，諸如空拍圖像對比度、聚焦深度(depth of focus，「DOF」)、遮蔽誤差增強因素(mask error enhancement factor，「MEEF」)、其他合適的因素及類似者或其等的組合。在一些實施例中，在藉由微影製程檢查創造模擬的製造元件之後，若模擬的元件的形狀不夠接近以致無法滿足設計規則，則將重複光學鄰近校正及/或遮罩規則檢查器以進一步完善積體電路設計佈局圖822。
應當瞭解，為清楚的目的，已簡化上方針對遮罩數據準備操作832的描述。在一些實施例中，遮罩數據準備操作832包含諸如邏輯操作(logic operation，LOP)的額外特徵，以根據製造規則修改積體電路設計佈局圖822。此外，能以各種類不同的順序執行在遮罩數據準備操作832期間應用於積體電路設計佈局圖822之製程。在遮罩數據準備832操作之後和遮罩生產操作844期間，基於已修改的積體電路設計佈局圖822，生產遮罩845或一組遮罩845。在一些實施例中，遮罩生產操作844包含基於積體電路設計佈局圖822進行一個或更多個微影曝光。在一些實施例中，基於已修改的積體電路設計佈局圖822，使用電子光束(e-beam)或多個電子光束的機制在遮罩(光遮罩或遮罩模版)845上形成圖案。遮罩845可以各種技術形成。在一些實施例中，遮罩845使用二元技術形成。在一些實施例中，遮罩圖案包含不透明區及透明區。用於暴露已塗覆在晶圓上的圖像敏感材料層(例如，光阻劑)之輻射光束(諸如紫外線(UV)光束)被不透明區阻擋並透射通過透明區。在一個範例中，遮罩845的二元遮罩版本包含透明基材(如，熔融石英)及塗覆在該二元遮罩的不透明區域中的不透明材料(例如，鉻)。
在另一個範例中，使用相移技術形成遮罩845。在遮罩845的相移遮罩(phase shift mask，PSM)版本中，在相移遮罩上形成的圖案中的各種特徵配置成，具有適當的相位差以增強解析度及成像品質。在各種範例中，相移遮罩可為衰減的相移遮罩或交替的相移遮罩。將藉由遮罩生產操作844生成的遮罩使用於各種類製程。舉例而言，將如此遮罩使用於離子植入製程中以在半導體晶圓853中形成各種摻雜區域、使用於蝕刻製程中以在半導體晶圓853中的形成各種蝕刻區域、及/或其他合適的製程。積體電路廠850包含晶圓生產操作852。積體電路廠850為一種積體電路生產商，其包含有助於生產一個或更多個各種不同積體電路產品的製造設施。在一些實施例中，積體電路廠850為半導體代工廠。舉例而言，可能有複數個積體電路產物的前端部生產的製造設施(生產線前端，FEOL)，而第二製造設施可為積體電路產品的相互連及封裝提供後端部生產(生產線後端，BEOL)，且第三製造工廠可為代工廠業務提供其他服務。
晶圓生產852包含形成由(在半導體基材上形成的)遮罩材料製成的遮罩材料的圖案化層，此遮罩材料包含一層或更多層的光阻劑、聚醯亞胺、氧化矽、氮化矽(例如，氮化矽(Si 3N 4)、氮氧化矽(SiON)、碳化矽(SiC)、碳氧化矽(SiOC))，或其等的組合。在一些實施例中，遮罩845包含單一遮罩材料層。在一些實施例中，遮罩845包含多個遮罩材料層。
在一些實施例中，藉由曝光於照明源而圖案化遮罩材料。在一些實施例中，照明源為電子光束源。在一些實施例中，照明源為發射光的燈。在一些實施例中，光為紫外線光。在一些實施例中，光為可見光。在一些實施例中，光為紅外線光。在一些實施例中，照明源發射不同(紫外、可見、及/或紅外)光的組合。
在遮罩圖案化操作之後，蝕刻未被遮罩覆蓋的區域，如，圖案的敞開區域中的鰭狀結構，以修改暴露區域內的一個或更多個結構的尺寸。在一些實施例中，根據一些實施例，採用電漿蝕刻或液體化學蝕刻溶液進行蝕刻。液體化學蝕刻溶液的化學成分包含一種或更多種蝕刻劑，諸如檸檬酸(C 6H 8O 7)、過氧化氫(H 2O 2)、硝酸(HNO 3)、硫酸(H 2SO 4)、鹽酸(HCl)、乙酸(CH 3CO 2H)、氫氟酸(HF)、緩衝氫氟酸(BHF)、磷酸(H 3PO 4)、氟化銨(NH 4F)、氫氧化鉀(KOH)、乙二胺鄰苯二酚(EDP)、TMAH(四甲基氫氧化銨)、或其等的組合。
在一些實施例中，蝕刻製程為乾式蝕刻或電漿蝕刻製程。使用含有鹵素的(被電磁場激發而離解成離子的)反應性氣體對基材材料進行電漿蝕刻。反應性或蝕刻劑氣體包含，舉例而言，甲烷(CF 4)、六氟化硫(SF 6)、三氟化氮(NF 3)、氯氣(Cl 2)、二氟二氯甲烷(CCl 2F 2)、四氯化矽(SiCl 4)、二氯硼(BCl 2)、或其等的組合，但其他半導體材料蝕刻劑氣體亦在本揭露內容的範圍之內。根據本領域習知的電漿蝕刻方法，藉由交替的電磁場或藉由固定偏壓，加速離子以撞擊暴露的材料。
在一些實施例中，蝕刻製程包含在含氧氛圍中在功能區域(等)提供暴露的結構，以氧化暴露結構的外部分，然後進行化學修整製程，諸如電漿蝕刻或液體化學蝕刻，如前文所描述，去除氧化的材料並留下修改的結構。在一些實施例中，進行氧化，然後進行化學修整，以對暴露的材料提供更大的尺寸選擇性，並減少在製造製程期間意外去除材料的可能性。在一些實施例中，暴露的結構包含環繞式閘極(GAA)元件的奈米片材及/或閘極結構，其中閘極結構被嵌入覆蓋閘極結構側面的介電支撐介質中。在一些實施例中，功能區域的閘極結構的暴露部分為位於介電支撐介質頂部表面上方的閘極結構的頂部表面及側面，其中介電支撐介質的頂部表面凹陷至奈米片材堆疊的頂部表面以下的高度，但仍然覆蓋奈米片材堆疊的側面的下部分。
積體電路廠850使用藉由遮罩製造公司830生產的遮罩845以生產積體電路元件860。因此，積體電路廠850至少間接使用積體電路設計佈局圖822以生產積體電路元件860。在一些實施例中，積體電路廠850使用遮罩845形成積體電路元件860來生產半導體晶圓853。在一些實施例中，積體電路生產包含至少間接地基於積體電路設計佈局圖822，進行一個或更多個微影曝光。半導體晶圓853包含矽基材或在基材上形成具有材料層之其他適當的基材。半導體晶圓853更包含一個或更多個各種(在後續製造步驟中所形成之)摻雜區、介電特徵、多高度(multilevel)互連結構及類似者。
第9圖為根據第7圖中所建議的一些實施例，具體地是在製程控制數據708及製造工具720中及在第8圖中、具體地是在積體電路廠850中所界定，在廠/前端部/代工廠之中所界定，用於製造積體電路元件的各種處理部門的示意簡圖。生產線前端(FEOL)積體電路元件製造中利用的處理部門通常包含晶圓傳送操作902，用於在各種處理部門之間移動晶圓。在一些實施例中，晶圓傳送操作將與根據第7圖的電子製程控制(electronic process control，EPC)系統整合，並被利用於提供製程控制操作，而確保及時處理晶圓，並按製程流程所決定將晶圓依序地遞送至適當的處理部門。在一些實施例中，電子製程控制系統亦將為界定的處理設備的適當操作提供控制及/或品質保證及參數數據。藉由晶圓傳送操作902互連的處理部門為各種處理部門，提供，舉例而言，光微影操作904、蝕刻操作906、離子植入操作908、清理/剝離操作910、化學機械拋光(chemical mechanical polishing，CMP)操作912、磊晶成長操作914、沉積操作916及熱處理918。
關於積體電路(積體電路)製造系統及其相關聯的積體電路製造流程的額外細節，可在如，在2016年2月9日授權的美國專利號9,256,709、2015年10月1日公告的美國早期公開號20150278429、 2014年2月6日公告的美國早期公開號20140040838、2007年8月21日授權的美國專利號7,260,442發現，藉由引用的方式在此將每個全部內容合併於此。
此描述內容的態樣有關於半導體元件。半導體元件包含基材與在基材的第一側上的第一電晶體。半導體元件更包含接觸第一電晶體的第一區的第一電極。半導體元件更包含沿著第一電晶體的側壁延伸的間隔件。半導體元件更包含藉由間隔件與第一電極的至少一部分隔開的自對準互連結構，其中自對準互連結構延伸通過基材。半導體元件更包含第二電極，第二電極接觸第一電極的最遠離基材的表面，其中第二電極直接接觸自對準互連結構。在一些實施例中，自對準互連結構在沿著整個自對準互連結構上具有均勻的厚度。在一些實施例中，自對準互連結構具有錐形輪廓。在一些實施例中，半導體元件更包含在與基材的第一側相對的基材的第二側上的第二電晶體，其中間隔件沿著第二電晶體的側壁延伸。在一些實施例中，間隔件將自對準互連結構與第二電晶體的整個側壁分離。在一些實施例中，半導體元件更包含在第二電晶體的最遠離基材的表面之上方的第三電極。在一些實施例中，間隔件將自對準互連結構與第三電極分離。在一些實施例中，半導體元件更包含延伸通過基材的通孔件，其中通孔件將第一電晶體的閘極電極電性連接至第二電晶體的閘極電極。在一些實施例中，半導體元件更包含在與基材的第一側相對的基材的第二側上的互連結構，其中自對準互連結構電性連接至互連結構中的導電元件。
此描述內容的態樣關於製造半導體元件的方法。此方法包含在基材的第一側之上製造第一電晶體。此方法更包含靠著第一電晶體的側壁沉積間隔件材料。此方法更包含凹陷間隔件材料以暴露第一電晶體的側壁的第一部分。此方法更包含製造至第一電晶體的一第一電性連接結構，第一電性連接結構的第一部分接觸第一電晶體的最遠離基材的表面，且第一電性連接結構的第二部分接觸第一電晶體的側壁的第一部分，及此方法更包含製造沿著間隔件材料延伸的自對準互連結構(自對準互連結構)，其中間隔件材料將自對準互連結構的一部分與第一電晶體分離，且第一電性連接結構與自對準互連結構直接接觸。在一些實施例中，此方法更包含將自對準互連結構電性連接至電源軌。在一些實施例中，此方法更包含將自對準互連結構電性連接至互連結構的導電線路。在一些實施例中，此方法更包含在與基材的第一側相對的基材的第二側上製造互連結構。在一些實施例中，製造自對準互連結構包含在基材中蝕刻開口；及在基材的開口中沉積導電材料 。在一些實施例中，製造自對準互連結構包含製造具有均勻寬度的自對準互連結構。在一些實施例中，製造自對準互連結構包含製造具有錐形輪廓的自對準互連結構。
此描述內容的態樣關於半導體元件。半導體元件包含基材與在基材的第一側上的第一電晶體。半導體元件更包含在基材的第一側上的第一互連結構，其中第一電晶體在第一互連結構與基材之間。半導體元件更包含在與基材的第一側相對的基材的第二側上製造互連結構。半導體元件更包含自對準互連結構，延伸通過基材，其中自對準互連結構直接連接至第一互連結構，且自對準互連結構直接連接至第二互連結構。在一些實施例中，自對準互連結構與第一電晶體分離。在一些實施例中，半導體元件更包含在第二互連結構與基材之間的第二電晶體。在一些實施例中，半導體元件更包含延伸通過基材的通孔件，其中通孔件將第一電晶體的閘極電極電性連接至第二電晶體的閘極電極，且通孔件與自對準互連結構分離。
上述概述數種實施例的特徵，以便熟習此項技藝者可更瞭解本揭露內容的態樣。熟習此項技藝者應當理解，熟習此項技藝者可輕易地使用本揭露內容作為設計或修改其他製程及結構之基礎，以實現本文中所介紹之實施例的相同目的及/或達成相同優點。熟習此項技藝者亦應當認知，此均等構造不脫離本揭露內容的精神及範圍，且在不脫離本揭露內容之精神及範圍之情況下，熟習此項技藝者可在本文中進行各種改變、替換、及變更。
D1:尺寸 d1:尺寸 D2:尺寸 d2:尺寸 D3:尺寸 D4:尺寸 D5:尺寸 D6:尺寸 D7:尺寸 D8:尺寸 D9:尺寸 M1:硬質遮罩 M2:硬質遮罩 M3:硬質遮罩 PL1:圖案化材料層 PL2:圖案化材料層 PL3:圖案化材料層 R1:深度 R2:深度 100:半導體元件 102:參考線 104:第一方向 106:第二方向 108A:基材區段 108B:基材區段 110:電晶體 112:電晶體 114:電晶體 116:電晶體 118A:源極/汲極觸點材料 118B:源極/汲極觸點材料 120A:通道條 120B:通道條 122A:通道條 122B:通道條 124A:通道條 124B:通道條 126A:通道條 126B:通道條 128:間隔件材料 136:自對準互連結構 137:電性連接結構 138:電性連接結構 140:電性連接結構 142:電性連接結構 144:電性連接結構 145:互連結構 146:介電材料 147:互連結構 148:介電材料 149:觸點 150:電源軌 152:電源軌 154:電源軌 156:電源軌 158:導電線路 159:觸點 160:導電線路 162:導電線路 164:導電線路 200:半導體元件 202:電晶體 203:基材 204:電晶體 205:通道條 206:源極電極 207:汲極電極 210:源極電極 211:自對準互連結構 213:觸點 214:導電線路 215:電源軌 216:導電線路 217:電源軌 222:汲極電極 224:觸點 226:導電線路 228:閘極電極 230:閘極電極 232:通孔件 234:觸點 250:半導體元件 252:電晶體 253:基材 254:電晶體 256:通道條 258:源極電極 260:汲極電極 262:閘極電極 266:源極電極 268:汲極電極 269:跳線互連結構 270:閘極電極 274:導電線路 280:電源軌 281:導電線路 282:導電線路 284:觸點 300:半導體元件 301:電晶體 302:基材 303:電晶體 304:通道條 306:源極電極 308:觸點 310:電源軌 312:導電線路 314:導電線路 316:通道條 318:源極電極 322:觸點 324:電源軌 326:導電線路 328:導電線路 329:自對準互連結構 330:半導體元件 331:電晶體 332:基材 333:電晶體 334:通道條 336:源極電極 338A:觸點 338B:觸點 340:電源軌 342:導電線路 344:導電線路 348:源極電極 354:電源軌 356:導電線路 358:導電線路 359:自對準互連結構 360:半導體元件 361:電晶體 363:電晶體 364:通道條 366:源極電極 368A:觸點 368B:觸點 370:電源軌 372:自對準互連結構 374:自對準互連結構 378:源極電極 380A:觸點 380B:觸點 384:電源軌 388:自對準互連結構 389:自對準互連結構 379A:導電線路區段 379B:導電線路區段 386:導電線路區段 388:導電線路區段 400:半導體元件 402:參考線 408A:基材區段 408B:基材區段 410:電晶體 412:電晶體 414:電晶體 416:電晶體 418A:電極材料 418B:電極材料 420A:源極區 420B:源極區 422A:源極區 422B:源極區 424A:源極區 424B:源極區 426A:源極區 426B:源極區 428A:間隔件區段 428B:間隔件區段 428C:間隔件區段 428D:間隔件區段 429:介電材料 436:互連材料 438A:互連電極 438B:互連電極 438C:互連電極 442:電晶體電極 444:電晶體電極 446:介電材料 448:介電材料 449:觸點 450:電源軌 452:電源軌 454:電源軌 456:電源軌 458:導電線路 459:觸點 460:導電線路 462:載體 484A:開口 484B:開口 484C:開口 484D:開口 484E:開口 486:載體 488:硬質遮罩 488A:硬質遮罩區段 488B:硬質遮罩區段 494:支撐材料 496:載體 498A:介電材料區段 498B:介電材料區段 500:方法 502:操作 503:操作 504:操作 506:操作 508:操作 510:操作 512:操作 513:操作 600:半導體元件 602:電晶體 603:基材 604:電晶體 606:電源墊 607:底部互連結構 608:源極電極 610:電源軌 612:觸點 614:導電線路 616:導電線路 628:導電線路 630:自對準互連結構 632:導電線路區段 634:觸點 650:半導體元件 652:電源軌 654:自對準互連結構 656:觸點 658:電晶體電極 660:電晶體電極 662:自對準互連結構 664:觸點 666:電源軌 700:電子製程控制系統 702:硬體處理器 704:電腦可讀取媒體 706:電腦程式軟體代碼 708:製程控制數據 710:使用者界面 712:I/O介面 714:網路介面 716:網路 718:匯流排 720:製造工具 800:積體電路製造系統 820:設計公司 822:積體電路設計佈局圖 830:遮罩製造公司 832:遮罩數據準備操作 844:遮罩生產操作 845:遮蔽罩 850:積體電路廠 853:半導體晶圓 860:積體電路元件 880:生產線後端 902:晶圓傳送操作 904:光微影操作 906:蝕刻操作 908:離子植入操作 910:清理/剝離操作 912:化學機械拋光操作 914:磊晶成長操作 916:沉積操作 918:熱處理
當與隨附圖示一起閱讀時，可由後文實施方式最佳地理解本揭露內容的態樣。注意到根據此產業中之標準實務，各種特徵並未按比例繪製。實際上，為論述的清楚性，可任意增加或減少各種特徵的尺寸。 第1圖為根據一些實施例之半導體元件的截面視圖。 第2A圖至第2B圖為根據一些實施例，半導體元件的立體視圖。 第3A圖至第3D圖為根據一些實施例，半導體元件的截面視圖。 第4A圖至第4R圖為根據一些實施例，在製造製程各種階段期間的半導體元件的截面視圖。 第5圖例示根據一些實施例，製作半導體元件的方法的流程圖。 第6A圖為根據一些實施例，半導體元件的截面視圖。 第6B圖為根據一些實施例，半導體元件的立體視圖。 第7圖為根據一些實施例，電子製程控制(electronic process control，EPC)系統的方塊圖。 第8圖為根據一些實施例，與積體電路(integrated circuit，IC)製造系統及與其相關聯的積體電路製造流程的方塊圖。 第9圖為根據一些實施例，在廠/前端部/代工廠內界定用於製造積體電路元件的各種處理部門的示意簡圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
d1:尺寸
d2:尺寸
100:半導體元件
102:參考線
104:第一方向
106:第二方向
108A:基材區段
108B:基材區段
110:電晶體
112:電晶體
114:電晶體
116:電晶體
118A:源極/汲極觸點材料
118B:源極/汲極觸點材料
120A:通道條
120B:通道條
122A:通道條
122B:通道條
124A:通道條
124B:通道條
126A:通道條
126B:通道條
128:間隔件材料
136:自對準互連結構
137:電性連接結構
138:電性連接結構
140:電性連接結構
142:電性連接結構
144:電性連接結構
145:互連結構
146:介電材料
147:互連結構
148:介電材料
149:觸點
150:電源軌
152:電源軌
154:電源軌
156:電源軌
158:導電線路
159:觸點
160:導電線路
162:導電線路
164:導電線路

Claims (20)

  1. 一種半導體元件，包含： 一基材； 一第一電晶體，在該基材的一第一側上； 一第一電極，接觸該第一電晶體的一第一區； 一間隔件，沿著該第一電晶體的一側壁延伸； 一自對準互連結構，藉由該間隔件與該第一電極的至少一部分分離開，其中該自對準互連結構延伸通過該基材；及 一第二電極，接觸該第一電極的最遠離該基材的一表面，其中該第二電極直接接觸該自對準互連結構。
  2. 如請求項1所述之半導體元件，其中該自對準互連結構在沿著一整個自對準互連結構上具有均勻的一厚度。
  3. 如請求項1所述之半導體元件，其中該自對準互連結構具有一錐形輪廓。
  4. 如請求項1所述之半導體元件，更包含： 一第二電晶體，在與該基材的該第一側相對的該基材的一第二側上，其中該間隔件沿著該第二電晶體的一側壁延伸。
  5. 如請求項4所述之半導體元件，其中該間隔件將該自對準互連結構與該第二電晶體的一整個側壁分離。
  6. 如請求項4所述之半導體元件，更包含在該第二電晶體的最遠離該基材的一表面之上方的一第三電極。
  7. 如請求項6所述之半導體元件，其中該間隔件將該自對準互連結構與該第三電極分離。
  8. 如請求項4所述之半導體元件，更包含延伸通過該基材的一通孔件，其中該通孔件將該第一電晶體的一閘極電極電性連接至該第二電晶體的一閘極電極。
  9. 如請求項1所述之半導體元件，更包含在與該基材的該第一側相對的該基材的一第二側上的一互連結構，其中該自對準互連結構電性連接至該互連結構中的一導電元件。
  10. 一種形成半導體元件的方法，包含： 製造一第一電晶體在一基材的一第一側之上； 沉積靠著該第一電晶體的一側壁的一間隔件材料； 凹陷該間隔件材料以暴露該第一電晶體的該側壁的一第一部分； 製造至該電晶體的一第一電性連接結構，該第一電性連接結構的一第一部分接觸該第一電晶體的最遠離該基材的一表面，且該第一電性連接結構的一第二部分接觸該第一電晶體的一側壁的該第一部分；及 製造沿著該間隔件材料延伸的一自對準互連結構，其中該間隔件材料將該自對準互連結構的一部分與該第一電晶體分離，且該第一電性連接結構與該自對準互連結構直接接觸。
  11. 如請求項10所述之方法，更包含：將該自對準互連結構電性連接至一電源軌。
  12. 如請求項10所述之方法，更包含：將該自對準互連結構電性連接至一互連結構的一導電線路。
  13. 如請求項12所述之方法，更包含：在與該基材的該第一側相對的該基材的一第二側上製造該互連結構。
  14. 如請求項10所述之方法，其中製造該自對準互連結構包含： 蝕刻一開口於該基材中；及 沉積一導電材料於該基材的該開口中。
  15. 如請求項10所述之方法，其中製造該自對準互連結構包含：製造具有一均勻寬度的該自對準互連結構。
  16. 如請求項10所述之方法，其中製造該自對準互連結構包含：製造具有一錐形輪廓的該自對準互連結構。
  17. 一種半導體元件，包含： 一基材； 一第一電晶體，在該基材的一第一側上； 一第一互連結構，在該基材的一第一側上，其中該第一電晶體在該第一互連結構與該基材之間； 一第二互連結構，在與該基材的該第一側相對的該基材的一第二側上；及 一自對準互連結構，延伸通過該基材，其中該自對準互連結構直接連接至該第一互連結構，且該自對準互連結構直接連接至該第二互連結構。
  18. 如請求項17所述之半導體元件，其中該自對準互連結構與該第一電晶體分離。
  19. 如請求項17所述之半導體元件，更包含在一第二互連結構與該基材之間的一第二電晶體。
  20. 如請求項19所述之半導體元件，更包含延伸通過該基材的一通孔件，其中該通孔件將該第一電晶體的一閘極電極電性連接至該第二電晶體的一閘極電極，且該通孔件與該自對準互連結構分離。
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