TWI831395B - 積體電路裝置及其製造方法 - Google Patents

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TWI831395B
TWI831395B TW111137025A TW111137025A TWI831395B TW I831395 B TWI831395 B TW I831395B TW 111137025 A TW111137025 A TW 111137025A TW 111137025 A TW111137025 A TW 111137025A TW I831395 B TWI831395 B TW I831395B
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王哲夫
陳自強
張孟凡
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Abstract

一種積體電路裝置包括第一位元線結構，第一位元線結構具有水平部分及垂直部分，其中垂直部分的上表面暴露出來以與接觸件進行電性接觸，接觸件繼而與金屬圖案電性接觸，能夠經由金屬圖案向第一位元線結構施加操作電壓。

Description

積體電路裝置及其製造方法
本揭露實施例是有關於一種積體電路裝置及其製造方法。
半導體裝置用於各種電子應用中，例如個人電腦、行動電話、數位相機及其他電子裝備。半導體裝置是藉由以下方式製作：在基底之上依序沈積絕緣材料層或介電材料層、導電材料層及半導體材料層，且使用微影將各種材料層圖案化以在所述各種材料層上形成電路組件及元件。隨著半導體行業已進一步至奈米技術製程節點以追求更高的裝置密度、更高的效能及更低的成本，製作及設計問題所帶來的挑戰已促成了三維設計的開發。
半導體積體電路(integrated circuit，IC)行業已經歷了迅速成長。IC材料及設計的技術進步已產生了一代又一代的IC，其中每一代具有較前一代更小且更複雜的電路。然而，半導體行業向奈米技術製程節點的進步已促成了三維設計的開發，所述三維設計包括例如金屬氧化物矽場效電晶體(Metal-Oxide-Silicon Field Effect Transistor，MOS-FET)、場效電晶體(FET)、鰭型場效電晶體(Fin Field Effect Transistor，FinFET)、閘極全環繞(Gate-All Around，GAA)裝置及嵌入式記憶體結構。隨著裝置尺寸減小，製造流程變得更困難。因此，簡化處理及/或去除一些製程的IC裝置製造方法往往藉由縮短處理時間及/或提高裝置良率來改良製造流程。
本揭露的一態樣提供一種積體電路裝置，包括：第一位元線結構，包括第一位元線水平部分及第一位元線垂直部分；第一接觸件，電性連接至所述第一位元線垂直部分的上表面；以及第一金屬圖案，形成於所述第一接觸件上方且與所述第一接觸件電性接觸。
本揭露的另一態樣提供一種製造積體電路的方法，包括：沈積具有第一厚度的第一介電層；對所述第一介電層進行圖案化及蝕刻以形成第一凹部，所述第一凹部具有側壁深度、凹部寬度及凹部長度；在所述第一凹部中沈積具有第二厚度的第一導電層，所述第一凹部的殘餘部分形成第二凹部；在所述第二凹部中沈積第二介電層；以及將所述積體電路平坦化以形成平坦表面，其中所述第一導電層的殘餘部分在所述第一凹部內形成第一導電結構，其中所述第一導電結構包括水平部分及垂直部分，且此外其中所述垂直部分的第一接觸表面暴露於所述平坦表面上。
本揭露的又一態樣提供一種積體電路裝置，包括：第一位元線結構，包括第一位元線水平部分及第一位元線垂直部分；第一接觸件，電性連接至所述第一位元線水平部分的下表面；以及第一金屬圖案，形成於所述第一接觸件下方且與所述第一接觸件電性接觸。
100A、100B、100C、100D:方法
102、104、105A、105B、106、108、110、111A、111B、111C、111D、111E、111F、111G、111H、112、114、116、118、119A、119B、119C、119D、119E、119F、119G、119H、119I:操作
202:基底
204:第一層間介電層
206:蝕刻停止層
208:第二層間介電層
210A、210B:凹部
211a:第一偏移凹部區
211b:第二偏移凹部區
212:第一位元線層
213:第一位元線
213v:第一位元線垂直部分
213b:下部第一位元線接觸件區
213c:第一位元線接觸件表面
213h:第一位元線水平部分
214、218:介電層
216:第二位元線層
217:第二位元線
217c:第二位元線接觸件表面
217h:第二位元線水平部分
217v:第二位元線垂直部分
220:氮化物層
222:氧化物層
224:硬罩幕層
224p:硬罩幕圖案
226:圖案層
228:字元線開口
230:階梯層
232:選擇器層
234:記憶體層
235:字元線結構
240:第二蝕刻停止層
242:第三層間介電層
244:第一位元線接觸件
244b:背側位元線接觸件
246:第一金屬圖案
246b:背側第一金屬圖案
248:第二位元線接觸件
250:第二金屬圖案
252:第四層間介電層
254:金屬間接觸件
256:第三金屬圖案
300、400:IC裝置結構
A-A′:軸
500:電子製程控制系統
502:硬體處理器
504:電腦可讀取儲存媒體
506:電腦程式碼(或指令)
508:製程控制資料
510:使用者介面(UI)
512:輸入/輸出(I/O)介面
514:網路介面
516:網路
518:匯流排
520:製作工具
600:製造系統
620:設計公司
622:IC設計佈局圖
630:罩幕公司
632:罩幕資料準備
644:罩幕製作
645:罩幕
650:製作商
652、657:晶圓製作
653、659:半導體晶圓
655:IC製作商
660:IC裝置
680:後段製程(BEOL)
702:晶圓輸送操作
704:微影操作
706:蝕刻操作
708:離子植入操作
710:清除/剝離操作
712:化學機械拋光(CMP)操作
714:磊晶生長操作
716:沈積操作
718:熱處置
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各種態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1A至圖1D是根據一些實施例的用於生產積體電路(IC)裝置的製造製程及操作的流程圖。
圖2A至圖2G是根據一些實施例的處於各種製造階段的(IC)裝置結構的剖視圖。
圖3是根據一些實施例的處於中間製造階段的IC裝置結構的剖視圖。
圖4是根據一些實施例的處於中間製造階段的IC裝置結構的平面圖。
圖5是根據一些實施例的用於製造IC裝置的系統的示意圖。
圖6是根據一些實施例的IC裝置的IC裝置設計、製造及程式化的流程圖。
圖7是根據一些實施例的用於製造IC裝置的處理系統的示意圖。
對示例性實施例的此說明旨在結合附圖進行閱讀，附圖被視為整個書面說明的一部分。以下揭露內容提供諸多不同的實施例或實例以實施所提供標的物的不同特徵。圖式並非按比例，且已為清晰起見而非尺寸準確性修改了結構的相對尺寸及放置。下文闡述組件、值、操作、材料、排列等的具體實例以簡化本揭露。
當然，該些僅是實例並不旨在進行限制。涵蓋其他組件、值、操作、材料，排列等。舉例而言，在以下說明中，在第二特徵之上或在第二特徵上形成第一特徵可包括其中將第一特徵與第二特徵形成為直接接觸的實施例，且亦可包括其中附加特徵可形成於第一特徵與第二特徵之間以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複使用參考編號及/或字母。此重複是出於簡化及清晰的目的且本身並不規定所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可使用例如「位於...之下」、「位於...下方」、「下部的」、「位於...上方」、「上部的」、「垂直的」、「水平的」等空間相對性用語來闡述圖中所說明的一個元件或特徵與另一(其他)元件或特徵的關係。除圖中所繪示的定向之外， 所述空間相對性用語亦旨在囊括裝置在使用或操作中的不同定向。設備及結構可具有其他定向(旋轉例如90°、108°或關於水平軸或垂直軸成鏡像)，且本文中所使用的空間相對性描述語可同樣相應地加以解釋。
下文詳述的結構及方法大體而言是有關於包括自對齊位元線結構的積體電路(IC)裝置的結構、設計及製造方法以及製造所述結構的方法。藉由例如減少或消除單獨的位元線接觸件形成順序以及在單獨的位元線接觸件的形成順序期間實行的沈積、圖案化及蝕刻操作的使用而在位元線結構上設置整合的接觸表面，自對齊位元線結構提高IC裝置的效能及可靠性。使用自對齊位元線結構亦有助於提高生產良率且降低製造成本。儘管結構及方法將參照場效電晶體(FET)裝置加以論述，但結構及方法並不僅限於此且適合於包括於其他類別及配置的IC裝置的製造製程中，所述其他類別及配置的IC裝置利用具有隨後與其電性接觸的凹陷導電元件。
圖1A是與在用於製造積體電路的方法100A的一些實施例中利用的一系列操作對應的流程圖。方法100A可用於製造包括具有自對齊接觸件的位元線的IC裝置結構。包括自對齊接觸件有助於在裝置尺寸減小時提高生產良率。在一些實施例中，方法100A可用於形成IC裝置結構300(圖3)。在一些實施例中，方法100A可用於形成與IC裝置結構300不同的結構。
操作102包括在基底上形成一或多個絕緣材料層，且然後將絕緣材料的預定區圖案化並移除以在絕緣材料層中形成凹部。在一些實施例中，在絕緣層之下使用蝕刻停止層以允許對所述絕緣層進行一定程度的過蝕刻以確保移除暴露的材料且藉此提高後續層的品質。
所提及絕緣層的形成可使用將選定材料生長、塗佈或轉移至晶圓的暴露表面上以在正在製造的裝置上形成新層的若干個製程來達成。可用技術包括物理氣相沈積(physical vapor deposition，PVD)、化學氣相沈積(chemical vapor deposition，CVD)、電漿增強化學氣相沈積(plasma enhanced chemical vapor deposition，PECVD)、電化學沈積(electrochemical deposition，ECD)、分子束磊晶(molecular beam epitaxy，MBE)及原子層沈積(atomic layer deposition，ALD)等等。為特定沈積選擇的技術取決於諸多因素，包括製程節點、正在製造的IC的類型、所期望的組成物、正在沈積的層及材料的均勻性及共形性。
在一些實施例中，絕緣材料是介電常數小於3.9的低介電常數介電材料。在一些實施例中，絕緣材料是多孔低介電常數材料。在一些實施例中，低介電常數介電材料是沒有空隙的固體介電層。
操作104包括共形地形成導電材料的第一位元線層(或不同層的複合結構)。在一些實施例中，位元線層的形成是使用將選定材料生長、塗佈或轉移至晶圓的暴露表面上以在正在製造的 裝置上形成新層的若干個製程中的至少一者來達成。可用技術包括物理氣相沈積(PVD)、化學氣相沈積(CVD)、電漿增強化學氣相沈積(PECVD)、電化學沈積(ECD)、分子束磊晶(MBE)及原子層沈積(ALD)等等。為特定沈積選擇的技術取決於諸多因素，包括製程節點、正在製造的IC的類型、所期望的組成物、正在沈積的層及材料的均勻性及共形性。
在一些實施例中，用於形成第一位元線的導電材料自電阻率及磁導率低於第一導電材料的電阻率及磁導率的材料中選擇，包括例如銅(Cu)、鋁(Al)、鈷(Co)及/或鎢(W)及其合金及矽化物或其他適合的材料。一些實施例使用其他金屬及/或金屬合金來形成位元線層。一些實施例在位元線層下方使用襯墊層來提高黏合性及/或層的品質/均勻性。在一些實施例中，襯墊層包括非晶質氮碳化鈦或另一適合的化合物的薄膜以提高隨後形成的導電位元線層的品質及/或抑制金屬擴散。在一些實施例中，在包含硼化合物氣體的氣氛下形成鎢位元線層以控制所述位元線層內的鎢的結構，以促成例如所得的鎢位元線層內的更大晶體尺寸。
在一些實施例中，襯墊層包含金屬氮化物。根據一些實施例，襯墊層包括氮化鉭(TaN)、氮化鈦(TiN)、氮化鈮(NbN)或放慢或阻擋金屬向介電層中的擴散的另一金屬氮化物。放慢或阻擋自導電層至鄰接介電層的金屬擴散的其他襯墊材料亦在本揭露的範疇內。
在一些實施例中，襯墊材料包括氮化鉭(TaN)、氮化鈦(TiN)、氮化鈮(NbN)或者放慢或阻擋原生導電金屬(例如鎢、銅、鋁等)向半導體裝置的介電層中的擴散的另一金屬氮化物。
在一些實施例中，襯墊層是純金屬。在一些實施例中，襯墊層是金屬合金。根據一些實施例，襯墊層包含與導電材料層隨後在形成於介電層中的凹部中的沈積的相容的鈷、鉭、鈦、鎳、鈮、銅、另一金屬或金屬組合。在一些實施例中，襯墊層具有不均勻厚度，其中側壁上的厚度較小，且設置於介電層中的凹部的底部上的厚度較大。根據一些實施例，襯墊層的目標厚度範圍將具有下限，所述下限不小於確保厚度足以達成對暴露表面的完全覆蓋且提供所期望的襯墊層功能的目標厚度。類似地，襯墊層的目標厚度範圍的上限將不大於在高於某一厚度時並未觀測到所期望功能的顯著提高的厚度，藉此避免不必要地延長製造循環時間及提高製造成本。
根據製程流程，在一些實施例中，所述方法亦包括圖1B中所說明的附加操作105A至105B。操作105A包括在第一位元線材料層上形成層間介電(interlayer dielectric，ILD)層。可用於形成ILD層的技術包括物理氣相沈積(PVD)、化學氣相沈積(CVD)、電漿增強化學氣相沈積(PECVD)、電化學沈積(ECD)、分子束磊晶(MBE)及原子層沈積(ALD)等等。為特定沈積選擇的技術取決於諸多因素，包括製程節點、正在製造的IC的類型、所期望的組成物、正在沈積的層及材料的均勻性、厚度及共形性。
操作105B包括在層間介電質上形成第二位元線材料層。在一些實施例中，第二位元線材料層藉由介於中間的ILD與第一位元線材料層電性隔離。可用於形成第二位元線材料層的技術包括物理氣相沈積(PVD)、化學氣相沈積(CVD)、電漿增強化學氣相沈積(PECVD)、電化學沈積(ECD)、分子束磊晶(MBE)及原子層沈積(ALD)等等。為特定沈積選擇的技術取決於諸多因素，包括製程節點、正在製造的IC的類型、所期望的組成物、正在沈積的層及材料的均勻性、厚度及共形性。一旦已形成第二位元線材料層，則方法在操作106處重新回到圖1A中所示的流程。在一些實施例中，重複進行附加操作105A及105B以在多層「千層蛋糕(layer-cake)」結構中形成一或多個附加位元線材料層。一旦已形成附加位元線材料層，則方法在操作106處重新回到圖1A中所示的流程。
操作106包括沈積介電填充層，所述介電填充層填充位元線材料層上方的凹部的至少一部分。可用技術包括物理氣相沈積(PVD)、化學氣相沈積(CVD)、電漿增強化學氣相沈積(PECVD)、電化學沈積(ECD)、分子束磊晶(MBE)及原子層沈積(ALD)等等。為特定沈積選擇的技術取決於諸多因素，包括製程節點、正在製造的IC的類型、所期望的組成物、正在沈積的層及材料的均勻性及共形性。
操作108包括選擇性地沈積硬罩幕層，所述硬罩幕層既填充介電填充層上方的凹部的任何剩餘部分亦提供抗蝕材料，所 述抗蝕材料將被圖案化且蝕刻以形成硬罩幕。可用於形成任選硬罩幕的技術包括物理氣相沈積(PVD)、化學氣相沈積(CVD)、電漿增強化學氣相沈積(PECVD)、電化學沈積(ECD)、分子束磊晶(MBE)及原子層沈積(ALD)等等。為特定沈積選擇的技術取決於諸多因素，包括製程節點、正在製造的IC的類型、所期望的組成物、正在沈積的層及材料的均勻性及共形性。
在其中將不在位於位元線材料層上方的介電填充層中進行附加的圖案化及蝕刻的一些實施例中及/或在其中軟(光阻)罩幕層在後續的蝕刻操作期間將足以保護下伏結構的實例中，不需要硬罩幕層。在其中將在位於位元線材料層上方的介電填充層中進行附加的圖案化及蝕刻(例如，以形成字元線結構)的一些實施例中及/或在其中軟(光阻)罩幕層在蝕刻操作期間將不足以保護下伏結構的實例中，將在介電填充層之上形成硬罩幕層。
根據製程流程而定，在形成選擇性的硬罩幕層的一些實施例中，方法包括圖1C中所說明的附加操作111A至111G。操作111A包括在硬罩幕層上形成感光性層(例如，光阻層)；對所述感光性層進行曝光；及對所述感光性層進行顯影以在硬罩幕層的上表面上形成圖案。在操作111B中，然後將此感光性圖案與第一蝕刻組合使用以移除硬罩幕層的一些部分且在位於位元線層上方的填充材料層上產生硬罩幕。在一些實施例中，然後在操作111C中，自所述硬罩幕移除感光性圖案。在一些實施例中，感光性圖案的殘餘部分在硬罩幕上保留在原位且不實行選擇性操作111C。
在一些實施例中，蝕刻操作的狀況使得感光性圖案在蝕刻操作期間將不生成不期望的釋氣及/或微粒污染，從而允許蝕刻操作在無需移除感光性圖案的情況下進行，此將消除與移除感光性圖案的清除操作相關聯的附加處置及循環時間。在該些實施例中，跳過選擇性操作111C將不會使IC裝置的品質或良率降級。在一些實施例中，蝕刻操作的狀況使得感光性圖案將生成將干擾蝕刻氣體的不期望的釋氣及/或生成可覆蓋蝕刻表面的一些部分的微粒污染，在蝕刻操作之前移除感光性圖案將提高IC裝置的品質及良率。在該些實施例中，製程流程中將包括選擇性操作111C以維持IC裝置的品質及良率。
在一些實施例中，然後在第二蝕刻期間使用硬罩幕來保護被覆蓋區域。第二蝕刻在下伏的層中形成開口，所述開口對應於硬罩幕的敞開區域以形成例如接觸件開口、敞開的通孔或凹陷區，所述接觸件開口、敞開的通孔或凹陷區用於在位元線結構上方形成附加功能元件(例如字元線結構)。根據一些實施例，隨後可在操作111D期間使用電漿蝕刻、反應性離子蝕刻(reactive ion etching，RIE)或液體化學蝕刻溶液移除硬罩幕層及下伏的介電填充層兩者的一些部分。在一些實施例中，根據此項技術中已知的電漿蝕刻方法，所述蝕刻製程是使用含有鹵素的反應性氣體來實行，所述含有鹵素的反應性氣體由電磁場激發以解離成離子，然後藉由交替電磁場或藉由固定偏壓場將離子加速至正在移除的材料中。反應性氣體或蝕刻氣體包括例如CF4、SF6、NF3、Cl2、CCl2F2、 SiCl4、BCl2或其組合，但其他半導體材料蝕刻氣體亦涵蓋於本揭露的範疇內。為特定蝕刻選擇的技術取決於諸多因素，包括製程節點、正在製造的IC的類型、組成物、正在蝕刻的層及材料的均勻性、厚度及共形性以及目標臨界尺寸。
在其中在操作111D期間形成的開口將用於形成字元線結構的一些實施例中，在操作111E中沈積階梯層，在操作111F期間沈積選擇器層，且在操作111G中沈積記憶體層。在蝕刻填充/襯層之後或在沈積選擇性的階梯層、選擇器層及記憶體層之後，所述方法可在操作110處重新回到圖1A中所示的流程。
操作110包括平坦化操作，所述平坦化操作包括化學機械拋光(chemical mechanical polishing，CMP)或回蝕操作，所述化學機械拋光或回蝕操作移除位元線材料的該些部分、介電填充層的該些部分且在一些實施例中移除硬罩幕層的該些部分以既形成用於後續處理的相對平坦表面亦限定先前沈積的層的填充凹部的殘餘部分。在平坦化操作結束時，暴露出位元線結構的與凹部的側壁相鄰的垂直部分的表面部分以用於形成位元線接觸件。
操作112包括沈積覆蓋平坦化表面的層間介電材料層。可用於形成層間介電材料的技術包括物理氣相沈積(PVD)、化學氣相沈積(CVD)、電漿增強化學氣相沈積(PECVD)、電化學沈積(ECD)、分子束磊晶(MBE)及原子層沈積(ALD)等等。為特定沈積選擇的技術取決於諸多因素，包括製程節點、正在製造 的IC的類型、所期望的組成物、正在沈積的層及材料的均勻性及共形性。
操作114包括對層間介電材料層進行圖案化及蝕刻以形成接觸件開口，所述接觸件開口延伸穿過所述層間介電材料層且暴露出位元線結構的垂直部分的表面或接觸部分。在一些實施例中，蝕刻所述層間介電材料層的由接觸件圖案暴露出的部分涉及應用電漿蝕刻、反應性離子蝕刻(RIE)或液體化學蝕刻溶液。在一些實施例中，根據此項技術中已知的電漿蝕刻方法，所述蝕刻製程是使用含有鹵素的反應性氣體實行，所述含有鹵素的反應性氣體由電磁場激發以解離成離子，然後藉由交替電磁場或藉由固定偏差場將所述離子加速至正在移除的材料中。
操作116包括沈積或形成填充接觸件開口的導電材料層。在沈積之後，藉由例如CMP移除導電材料層的上部部分，從而在所述接觸件開口中留下位元線接觸件。可用於沈積導電材料層的技術包括物理氣相沈積(PVD)、化學氣相沈積(CVD)、電漿增強化學氣相沈積(PECVD)、電化學沈積(ECD)、分子束磊晶(MBE)及最近的原子層沈積(ALD)等等。
操作118包括形成、圖案化且蝕刻金屬層以獲得第一金屬圖案，所述第一金屬圖案與先前形成的位元線接觸件電性接觸。在一些實施例中，第一金屬圖案將包括提供在裝置操作期間對積體電路裝置施加訊號及操作電壓的路徑的有效金屬圖案。
在一些實施例中，根據圖1D中所說明的操作，在操作118之後進行附加金屬圖案處理。在操作119A中，在位元線接觸件結構之上形成第一絕緣層。在操作119B中，對第一絕緣層進行圖案化及蝕刻以形成通孔開口圖案。在移除通孔圖案之後，在操作119C中，在IC裝置上沈積第一金屬層以填充通孔開口圖案。在操作119D中，移除第一金屬層的上部部分以形成平坦表面，所述平坦表面包括通孔的上表面及第一絕緣層的暴露表面。
在一些實施例中，如在圖1D中所說明的操作中，在通孔圖案之上形成第二金屬內連件。在操作119E中，在第一金屬內連件之上形成第二絕緣層。在操作119F中，使用第二金屬圖案將第二絕緣層圖案化並蝕刻第二絕緣層以形成穿過所述第二絕緣層的第二金屬開口且暴露出通孔結構的上表面的一些部分。在移除第二金屬圖案之後，在操作119G中，在IC裝置上沈積第二金屬層以填充第二金屬開口，此後在操作119H中移除第二金屬層的上部部分以形成平坦表面，所述平坦表面包括第二金屬圖案的上表面及第二絕緣層的暴露表面。然後，製程進行至操作119I，即將用於完成IC裝置的製造的後段製程(BEOL)處理的其餘部分。
圖2A是根據一些實施例的處於中間處理操作的IC裝置結構的剖視圖，所述IC裝置結構包括基底202、第一層間介電層204(ILD1)、蝕刻停止層206、第二層間介電層208(ILD2)及形成於第二層間介電層中的凹部210A。在一些實施例中，基底202包含已經由前段製程(front-end-of-line，FEOL)處理順序完成處 理的半導體材料(例如，矽或鍺系材料)，在所述前段製程處理順序期間已製造出各種功能結構，例如電晶體、電阻器、電容器及隔離結構，上述功能結構由經由隨後形成的接觸件、通孔及金屬圖案施加的訊號及電壓來啟動。在一些實施例中，圖2A中的IC裝置結構是藉由方法100A(圖1A)中的操作102形成。在一些實施例中，圖2A中的IC裝置結構是藉由除方法100A(圖1A)之外的一或多種方法形成。
圖2B是根據一些實施例的處於圖2A中所說明的操作之後的中間處理操作的IC裝置結構的剖視圖。除存在於圖2A中的特徵之外，圖2A中的IC裝置結構更包括：第一位元線層212(bit line layer 1，BLL1)，例如鎢、釕、鈷、鈦、氮化鈦、鉭、氮化鉭、其合金或其他適合的導電材料；介電層214，例如氮化矽、氧化矽、碳化矽、氮氧化矽、碳氧化矽及/或氧化鋁中的一或多者；第二位元線層216(bit line layer 2,BLL2)，例如鎢、釕、鈷、鈦、氮化鈦、鉭、氮化鉭、其合金或其他適合的導電材料；介電層218，例如氮化矽、氧化矽、碳化矽、氮氧化矽、碳氧化矽、氧化鈦、氧化鉭、氧化鋯及/或氧化鋁中的一或多者；以及複合襯層，例如依序形成於IC裝置結構的表面上的氮化矽層220及氧化矽層222。在凹部210A中沈積附加層使得凹部210B的尺寸減小。在一些實施例中，第一位元線層212的厚度或第二位元線層216的厚度獨立地處於約5奈米至約30奈米的範圍內。在一些實例中，若第一位元線層212的厚度或第二位元線層216的厚度太小，則第一位 元線層212或第二位元線層216中的電阻妨礙效能。在一些實例中，若第一位元線層212的厚度或第二位元線層216的厚度太大，則裝置的總體尺寸增大但效能沒有顯著提高。在一些實施例中，介電層214的厚度或介電層218的厚度獨立地處於約5奈米至約30奈米的範圍內。在一些實例中，若介電層214的厚度或介電層218的厚度太小，則由介電層214或介電層218提供的絕緣不充分。在一些實例中，若介電層214的厚度或介電層218的厚度太大，則裝置的總體尺寸增大但效能沒有顯著提高。在一些實施例中，圖2B中的IC裝置結構是藉由執行方法100A及100B(圖1A至圖1B)中的操作102至105形成。在一些實施例中，圖2A中的IC裝置結構是藉由除方法100A至100B(圖1A至圖1B)之外的一或多種方法形成。
圖2C是根據一些實施例的處於圖2B中所說明的操作之後的中間處理操作的IC裝置結構的剖視圖。除圖2A及圖2B中所述的特徵之外，圖2C中的IC裝置結構更包括形成於複合襯層(氮化矽層220及氧化矽層222)上的硬罩幕層224。在形成硬罩幕層224之後，將IC裝置結構平坦化以移除第一位元線層212(BLL1)的上部部分、介電層214的上部部分、第二位元線層216(BLL2)的上部部分、介電層218的上部部分、包括氮化物層220及氧化物層222的複合襯層的上部部分以及硬罩幕層224的上部部分。第一位元線層212(BLL1)的殘餘部分、介電層214的殘餘部分、第二位元線層216(BLL2)的殘餘部分、介電層218的殘餘部分、 複合襯層(氮化矽層220及氧化矽層222)的殘餘部分及硬罩幕層224的殘餘部分填充凹部210A。第一位元線層212(BLL1)的殘餘部分形成第一位元線213(BL1)且第二位元線層216(BLL2)的殘餘部分形成第二位元線217，介電層218、複合襯層(氮化矽層220及氧化矽層222)及硬罩幕層224填充凹部210A。然後，在IC裝置結構的平坦化表面上形成圖案層226。在一些實施例中，第一位元線水平部分具有厚度TH1且第一位元線垂直部分具有高度HV1，高度HV1較水平部分的厚度大數倍以在第一位元線的水平部分上方突出。在一些實施例中，高度HV1將是厚度TH1的至少兩倍且在其他實施例中高度HV1將是厚度TH1的至少五倍且將滿足表達式HV1
Figure 111137025-A0305-02-0019-2
5TH1。在一些實施例中，第二位元線水平部分具有厚度TH2且第二位元線垂直部分具有高度HV2，高度HV2較水平部分的厚度大數倍以在第二位元線的水平部分上方突出。在一些實施例中，高度HV2將是厚度TH2的至少兩倍且在其他實施例中高度HV2將是厚度TH2的至少三倍且將滿足表達式HV2
Figure 111137025-A0305-02-0019-3
3TH2。在一些實施例中，第一位元線及第二位元線以及層間介電質的「嵌套(nested)」或「千層蛋糕(layer cake)」配置將確定高度HV1及HV2的相對值，但對於大多數實施例而言高度HV1大於高度HV2。在一些實施例中，圖2C中的IC裝置結構是藉由執行方法100A至100B(圖1A至圖1B)中的操作102至108及110來形成。在一些實施例中，圖2C中的IC裝置結構是藉由除方法100A至100C(圖1A至圖1C)之外的一或多種方法來形成。
圖2D是根據一些實施例的處於圖2C中所說明的操作之後的中間處理操作的IC裝置結構的剖視圖。除圖2A至圖2C中所述的特徵中的某些特徵之外，圖2D中的IC裝置結構更包括字元線開口228，所述字元線開口228延伸穿過硬罩幕層224及複合襯層的氧化物層222。根據一些實施例，字元線開口228是藉由對圖案層226進行曝光及顯影以形成暴露出硬罩幕層224的頂表面的一些區的軟蝕刻圖案(未示出)來形成。在一些實施例中，然後使用軟蝕刻圖案蝕刻硬罩幕層224的暴露部分，以形成暴露出複合襯層(氮化矽層220及氧化矽層222)的表面部分的硬罩幕圖案224p。在一些實施例中，在後續蝕刻製程之前移除軟蝕刻圖案，所述後續蝕刻製程利用硬罩幕圖案224p來移除氧化物層222的在氧化物層222的暴露表面部分下方的一些部分。在一些實施例中，軟蝕刻圖案(未示出)仍然留在原位以用於利用軟蝕刻圖案與硬罩幕圖案224p的組合來移除氧化物層222的在暴露表面部分下方的部分的後續蝕刻製程。在一些實施例中，圖2D中的IC裝置結構是藉由執行方法100A至100C(圖1A至圖1C)中的操作102至110及111A至111D來形成。在一些實施例中，圖2D中的IC裝置結構是藉由除方法100A至100C(圖1A至圖1C)之外的一或多種方法來形成。
圖2E是根據一些實施例的處於圖2D中所說明的操作之後的中間處理操作的IC裝置結構的剖視圖。除圖2A至圖2D中所述的特徵中的某些特徵之外，圖2E中的IC裝置結構更包括字 元線結構235，所述字元線結構235是藉由依序形成組合地填充字元線開口228的階梯層230、選擇器層232及記憶體層234，後續接著進行平坦化製程以移除階梯層的上部部分、選擇器層的上部部分及記憶體層的上部部分來形成。在一些實施例中，選擇器層232包含雙向定向開關材料(ovonic threshold switch material)。在一些實施例中，雙向定向開關材料包括包含氮摻雜劑或氧摻雜劑的二元材料。在一些實施例中，所述二元材料包括SiTe、SiGe、CTe、BTe、ZnTe、AlTe、GeSe、GeSb、SeSb、SiAs、GeAs、AsTe、BC或另一適合的二元材料中的至少一者。在一些實施例中，雙向定向開關材料包括包含氮摻雜劑、氧摻雜劑或碳摻雜劑的三元材料。在一些實施例中，所述三元材料包括GeSeAs、GeSeSb、GeSbTe、GeSiAs、GeAsSb、SeSbTe、SiTeSe或另一適合的三元材料中的至少一者。在一些實施例中，雙向定向開關材料包括包含氮摻雜劑、氧摻雜劑或碳摻雜劑的四元材料。在一些實施例中，四元材料包括GeSeAsTe、GeSeTeSi、GeSeTeAs、GeTeSiAs、GeSeAsSb、GeSeSbSi或另一適合的四元材料中的至少一者。在一些實施例中，選擇器層232包含電壓導電橋式材料。在一些實施例中，電壓導電橋式材料包括Ag/HfO2、Cu/HfO2、Al/HfO2、As/HfO2、AgTe/HfO2或另一適合的電壓導電橋式材料。在一些實施例中，記憶體層234包括HfO2、TiO2、Al2O3、TaO2、ZrO2或另一適合的材料。階梯層230的殘餘部分、選擇器層232的殘餘部分及記憶體層234的殘餘部分構成字元線結構235。在一些實施例 中，用於形成字元線結構235的同一平坦化製程亦暴露出第一位元線接觸件表面213c，所述第一位元線接觸件表面213c位於存在於第一位元線水平部分213h的末端處的第一位元線垂直部分213v的上端處。此第一位元線接觸件表面213c用作自對齊接觸件且消除或減少了對單獨的位元線接觸件的需要。在一些實施例中，用於形成字元線結構235的同一平坦化製程亦暴露出第二位元線接觸件表面217c，所述第二位元線接觸件表面217c位於存在於第二位元線水平部分217h的末端處的第二位元線垂直部分217v的上端處。此第二位元線接觸件表面217c用作自對齊接觸件且消除或減少了對單獨的位元線接觸件的需要。在一些實施例中，圖2E中的IC裝置結構是藉由執行方法100A至100C(圖1A至圖1C)中的操作102至110及111A至111H來形成。在一些實施例中，圖2E中的IC裝置結構是藉由除方法100A至100C(圖1A至圖1C)之外的一或多種方法來形成。
圖2F是根據一些實施例的處於圖2E中所說明的操作之後的中間處理操作的IC裝置結構的剖視圖。除圖2A至圖2E中所述的特徵中的某些特徵之外，圖2F中的IC裝置結構更包括第二蝕刻停止層240、第三層間介電層242。移除第三層間介電層242的一部分以形成接觸件開口(未示出)且暴露出第一位元線接觸件表面213c及第二位元線接觸件表面217c。然後在接觸件開口中沈積一或多種導電材料且在平坦化製程期間移除導電材料的上部部分，以形成第一位元線接觸件244及第二位元線接觸件248。在 一些實施例中，使用第一位元線接觸件244及第一金屬圖案246以及第二位元線接觸件248及第二金屬圖案250來建立第一位元線及第二位元線與在IC裝置的操作期間使用的其他功能元件之間的電性連接。在一些實施例中，第三層間介電層242包括多個介電層或子層，因而第一位元線接觸件244及第二位元線接觸件248形成於下部介電層或子層中，而第一金屬圖案246及第二金屬圖案250形成於上部介電層或子層中。在一些實施例中，圖2F中的IC裝置結構是藉由執行方法100A至100C(圖1A至圖1C)中的操作102至110、111A至111H及112至118來形成。在一些實施例中，圖2F中的IC裝置結構是藉由除方法100A至100C(圖1A至圖1C)之外的一或多種方法形成。
圖2G是根據一些實施例的處於圖2F中所說明的操作之後的中間處理操作的IC裝置結構的剖視圖。除圖2A至圖2F中所述的特徵中的某些之外，圖2G中的IC裝置結構更包括其中第四層間介電層252形成於第一金屬圖案246及第二金屬圖案250之上的IC裝置的實施例的簡化表示。在一些實施例中，然後在第四層間介電層252中形成接觸件開口(未示出)以暴露出第二金屬圖案250的上表面。然後使用接觸件材料來填充接觸件開口。然後在平坦化製程期間移除接觸件材料的上部部分以形成金屬間接觸件254。在一些實施例中，然後形成第三金屬圖案256以建立第一位元線(未示出)及第二位元線與在IC裝置的操作期間使用的其他功能元件之間的電性連接。在一些實施例中，第四層間介電 層252包括多個介電層或子層，因而金屬間接觸件254形成於下部介電層或子層中，而第三金屬圖案256形成於上部介電層或子層中。在一些實施例中，圖2G中的IC裝置結構是藉由執行方法100A至100D(圖1A至圖1D)中的操作102至110、111A至111H、112至118及119A至119H形成。在一些實施例中，圖2F中的IC裝置結構是藉由除方法100A至100D(圖1A至圖1D)之外的一或多種方法形成。
圖3是根據一些實施例的處於圖2E中所說明的操作之後的中間處理操作的IC裝置結構300的剖視圖。除圖2A至圖2F中所述的特徵中的某些特徵之外，圖3中的IC裝置結構更包括背側位元線接觸件244b，背側位元線接觸件244b與在第一位元線水平部分213h的下表面上暴露出的下部第一位元線接觸件區213b接觸。在一些實施例中，背側位元線接觸件244b與背側第一金屬圖案246b接觸，且第二位元線接觸件248及第二金屬圖案250用於建立第二位元線217與在IC裝置的操作期間使用的其他功能元件之間的電性連接。在一些實施例中，使用背側位元線來允許IC裝置更容易用於晶片堆疊配置中，以增大IC裝置對於封裝的適合性及/或藉由將至少一個金屬圖案移動至IC裝置的背側來減小前側金屬圖案的複雜性。在一些實施例中，圖3中的IC裝置結構是藉由執行方法100A至100C(圖1A至圖1C)中的操作102至110、111A至111H及112至118形成，但為了形成背側位元線接觸件，將IC裝置薄化且倒置藉此亦對IC裝置的背側實行操作116及 118。在一些實施例中，圖2F中的IC裝置結構是藉由除方法100A至100C(圖1A至圖1C)之外的一或多種方法形成。圖4是根據一些實施例的IC裝置結構400的平面圖，IC裝置結構400大體上對應於圖2A(沿著例如IC裝置結構400的軸A-A′截取的剖視圖)中表示的其中第二層間介電層208的一部分已被移除以暴露出下伏的蝕刻停止層206的IC裝置結構的實施例。在一些實施例中(未示出)，其中形成有第一位元線層212及第二位元線層216的凹部210A的各個分段將在水平方向上對齊，而在其他實施例中，凹部210A的相鄰分段可在水平方向上偏移成具有第一偏移凹部區211a及第二偏移凹部區211b。在一些實施例中，藉由使相鄰位元線結構的終端部分交錯而提供的附加間隔為將形成於位元線結構的終端部分上的接觸件/通孔結構的不對齊提供附加容差，及/或允許使用更大的接觸件/通孔結構。在一些實施例中，增大的接觸件/通孔尺寸增大接觸件/通孔結構的導電性。在一些實施例中，對接觸件/通孔結構的間隔及/或尺寸的修改將往往會減小導電元件內的電阻加熱，藉此減小電遷移失效及/或IC裝置效能熱劣化的可能性。在一些實施例中，關於通孔/接觸件圖案化的附加容差能減小出現光微影缺陷(例如，相鄰接觸件/通孔結構之間的短路)的可能性。在一些實施例中，圖4中的IC裝置結構是藉由方法100A(圖1A)中的操作102形成。在一些實施例中，圖3中的IC裝置結構是藉由除方法100A(圖1A)之外的一或多種方法形成。
圖5是根據一些實施例的電子製程控制(electronic process control)系統500((EPC系統)的方塊圖。根據EPC系統的一些實施例，可例如使用EPC系統500來實施用於生成與上文詳述的FET裝置結構的一些實施例對應的胞元佈局圖的方法(特別是關於添加及放置電性接觸件、熱接觸件、有效金屬圖案、虛設金屬圖案及其他散熱結構)。
在一些實施例中，EPC系統500是包括硬體處理器502及非暫時性電腦可讀取儲存媒體504的一般用途計算裝置。電腦可讀取儲存媒體504及其他裝置被編碼有(即儲存)電腦程式碼506(或指令)，即一組可執行指令。硬體處理器502對電腦程式碼506的執行表示(至少部分地)EPC工具，所述EPC工具根據一或多個後文中所提及製程及/或方法來實施例如本文中所述的方法的一部分或全部。
硬體處理器502經由匯流排518電性耦合至電腦可讀取儲存媒體504。硬體處理器502亦藉由匯流排518電性耦合至輸入/輸出(input/output，I/O)介面512。網路介面514亦經由匯流排518電性連接至硬體處理器502。網路介面514連接至網路516，以使得硬體處理器502及電腦可讀取儲存媒體504能夠經由網路516連接至外部元件。硬體處理器502被配置成執行編碼於電腦可讀取儲存媒體504中的電腦程式碼506以使得EPC系統500可用於實行所提及製程及/或方法的一部分或全部。在一或多個實施例中，硬體處理器502是中央處理單元(central processing unit， CPU)、多處理器、分佈式處理系統、專用積體電路(application specific integrated circuit，ASIC)及/或適合的處理單元。
在一或多個實施例中，電腦可讀取儲存媒體504是電子系統、磁性系統、光學系統、電磁系統、紅外線系統及/或半導體系統(或者設備或裝置)。舉例而言，電腦可讀取儲存媒體504包括半導體或固態記憶體、磁帶、可移除電腦碟片、隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read-only memory，ROM)、剛性磁碟及/或光碟。在使用光碟的一或多個實施例中，電腦可讀取儲存媒體504包括唯讀光碟記憶體(compact disk-read only memory，CD-ROM)、讀取/寫入式光碟(compact disk-read/write，CD-R/W)及/或數位視訊碟(DVD)。
在一或多個實施例中，電腦可讀取儲存媒體504儲存電腦程式碼506，電腦程式碼506被配置成使得EPC系統500(其中所述執行表示(至少部分地)EPC工具)可用於實行所提及製程及/或方法的一部分或全部。在一或多個實施例中，電腦可讀取儲存媒體504亦儲存促進實行所提及製程及/或方法的一部分或全部的資訊。在一或多個實施例中，電腦可讀取儲存媒體504儲存製程控制資料508，在一些實施例中，所述製程控制資料508包括控制演算法、製程變數及常數、目標範圍、設定點、程式化控制資料及用於達成對各種製程的統計製程控制(statistical process control，SPC)及/或模型預測控制(model predictive control，MPC)型控制的編碼。
EPC系統500包括I/O介面512。I/O介面512耦合至外部電路系統。在一或多個實施例中，I/O介面512包括將資訊及命令傳達至硬體處理器502的鍵盤、小鍵盤、滑鼠、軌跡球、軌跡墊、觸控螢幕及/或游標方向鍵。
EPC系統500亦包括耦合至硬體處理器502的網路介面514。網路介面514允許EPC系統500與網路516進行通訊，一或多個其他電腦系統連接至網路516。網路介面514包括無線網路介面，例如藍芽(BLUETOOTH)、無線保真(WIFI)、全球互通微波存取(WIMAX)、通用封包無線電服務(GPRS)或寬頻分碼多重接取(WCDMA)；或有線網路介面，例如乙太網(ETHERNET)、通用串列匯流排(USB)或電氣及電子工程師學會1364(IEEE-1364)。在一或多個實施例中，在兩個或更多個EPC系統500中實施所提及製程及/或方法的一部分或全部。
EPC系統500被配置成將資訊發送至製作工具520及自製作工具520接收資訊，製作工具520包括將實行預定的一系列製造操作來生產所期望的積體電路裝置的離子植入工具、蝕刻工具、沈積工具、塗佈工具、沖洗工具、清潔工具、化學機械平坦化(chemical-mechanical planarizing，CMP)工具、測試工具、檢驗工具、輸送系統工具及熱處理工具中的一或多者。所述資訊包括用於控制、監測及/或評估具體製造製程的執行、進展及/或完成的操作資料、參數資料、測試資料及功能資料中的一或多者。製 程工具資訊儲存於電腦可讀取儲存媒體504中及/或自電腦可讀取儲存媒體504擷取。
EPC系統500被配置成經由I/O介面512接收資訊。經由I/O介面512接收到的資訊包括指令、資料、程式化資料、設計規則中的一或多者，所述設計規則規定例如層厚度、間隔距離、結構及層電阻率及特徵尺寸、製程實行歷史、目標範圍、設定點及/或由硬體處理器502處理的其他參數。經由匯流排518將資訊傳送至硬體處理器502。EPC系統500被配置成經由I/O介面512接收與使用者介面(UI)相關的資訊。所述資訊是以使用者介面(UI)510的形式儲存於電腦可讀取儲存媒體504中。
在一些實施例中，所提及製程及/或方法的一部分或全部被實施為由處理器執行的獨立軟體應用。在一些實施例中，所提及製程及/或方法的一部分或全部被實施為作為附加軟體應用的一部分的軟體應用。在一些實施例中，所提及製程及/或方法的一部分或全部被實施為軟體應用的外掛程式。在一些實施例中，所提及製程及/或方法中的至少一者被實施為作為EPC工具的一部分的軟體應用。在一些實施例中，所提及製程及/或方法的一部分或全部被實施為由EPC系統500使用的軟體應用。
在一些實施例中，根據儲存於非暫時性電腦可讀取記錄媒體中的程式來實現所述製程。非暫時性電腦可讀取記錄媒體的實例包括但不限於外部/可移除及/或內部/內置儲存器或記憶體單 元，例如光碟(例如DVD)、磁碟(例如硬碟)、半導體記憶體(例如ROM、RAM、記憶卡)等中的一或多者。
圖6是根據一些實施例的用於製造IC裝置的積體電路(IC)製造系統600及與所述IC製造系統600相關聯的IC製造流程的方塊圖，所述IC製造系統600及所述IC製造流程將提高的控制併入於SSD及EPI設定檔上。在一些實施例中，基於佈局圖，使用製造系統600來製作(A)一或多個半導體罩幕或(B)半導體積體電路層中的至少一個組件中的至少一者。
在圖6中，IC製造系統600包括在與製造IC裝置660相關的設計、研發及製造循環及/或服務中彼此互動的實體，例如設計公司620、罩幕公司630及IC製造商/製作商(「fab」)650。一旦已完成製造製程以在晶圓上形成多個IC裝置，則可選地將晶圓發送至後段或後段製程(back end of line，BEOL)680以根據所述裝置來進行程式化、電性測試及封裝以獲得最終IC裝置產品。製造系統600中的實體藉由通訊網路連接。在一些實施例中，所述通訊網路是單個網路。在一些實施例中，所述通訊網路是各種不同的網路，例如內聯網及網際網路。
通訊網路包括有線及/或無線通訊通道。每一實體與其他實體中的一或多者互動且將服務提供給其他實體中的一或多者及/或自其他實體中的一或多者接收服務。在一些實施例中，設計公司620、罩幕公司630及IC製作商650中的兩者或更多者由單個更大的公司擁有。在一些實施例中，設計公司620、罩幕公司630 及IC製作商650中的兩者或更多者共存於共同的設施中且使用共同的資源。
設計公司(或設計團隊)620生成IC設計佈局圖622。IC設計佈局圖622包括為IC裝置660設計的各種幾何圖案。幾何圖案對應於構成將被製作的IC裝置660的各種組件的金屬層、氧化物層或半導體層的圖案。各種層組合以形成各種IC特徵。
舉例而言，IC設計佈局圖622的一部分包括將形成於半導體基底(例如，矽晶圓)中的各種IC特徵(例如有效區、閘極電極、源極及汲極、層間內連件的金屬線或通孔以及用於接合接墊的開口)以及設置於半導體基底上的各種材料層。設計公司620實施恰當的設計程序來形成IC設計佈局圖622。設計程序包括邏輯設計、實體設計或佈局佈線(place and route)中的一或多者。IC設計佈局圖622存在於具有幾何圖案的資訊的一或多個資料檔案中。舉例而言，IC設計佈局圖622可以GDSII檔案格式或DFII檔案格式來表達。
鑒於藉由適當的方法調整經修改IC設計佈局圖的圖案以與未修改的IC設計佈局圖相比例如減小積體電路的寄生電容，經修改IC設計佈局圖反映出以下結果：改變佈局圖中的導電線的位置且在一些實施例中將與電容性隔離結構相關聯的特徵插入至IC設計佈局圖以與具有經修改IC設計佈局圖但沒有用於形成位於IC結構中的電容性隔離結構的特徵的IC結構相比，進一步減小寄生電容。
罩幕公司630包括罩幕資料準備632及罩幕製作644。罩幕公司630使用IC設計佈局圖622來製造一或多個罩幕645以用於根據IC設計佈局圖622製作IC裝置660的各種層。罩幕公司630實行罩幕資料準備632，其中IC設計佈局圖622被轉換成代表性資料檔案(「representative data file，RDF」)。罩幕資料準備632將RDF提供到罩幕製作644。罩幕製作644包括罩幕刻寫機。罩幕刻寫機將RDF轉換成基底(例如罩幕(遮罩)645或半導體晶圓653)上的影像。罩幕資料準備632操控IC設計佈局圖622以符合罩幕刻寫機的特定特性及/或IC製作商650的要求。在圖6中，說明罩幕資料準備632及罩幕製作644是單獨的要素。在一些實施例中，罩幕資料準備632及罩幕製作644可被統稱為罩幕資料準備。
在一些實施例中，罩幕資料準備632包括光學近接校正(optical proximity correction，OPC)，所述光學近接校正使用微影增強技術來補償影像誤差，例如可能由繞射、干擾、其他製程效應等導致的影像誤差。OPC調整IC設計佈局圖622。在一些實施例中，罩幕資料準備632更包括解析度增強技術(resolution enhancement technique，RET)，例如離軸照射、次級解析輔助特徵、相移罩幕、其他適合的技術等或其組合。在一些實施例中，亦使用將OPC視作反向成像問題的反向微影技術(inverse lithography technology，ILT)。
在一些實施例中，罩幕資料準備632包括罩幕規則檢查器(mask rule checker，MRC)，所述罩幕規則檢查器利用含有某些幾何及/或連接性約束的一組罩幕創建規則來檢查已經受OPC過程的IC設計佈局圖622以確保足夠的餘裕從而將半導體製造製程的變化性等考量在內。在一些實施例中，MRC修改IC設計佈局圖622以補償在罩幕製作644期間的限制，此舉可取消為了滿足罩幕創建規則而藉由OPC實行的修改的一部分。
在一些實施例中，罩幕資料準備632包括微影製程檢查(lithography process checking，LPC)，所述微影製程檢查模擬將由IC製作商650實施以製作IC裝置660的處理。LPC基於IC設計佈局圖622來模擬此處理以創建模擬的成品裝置，例如IC裝置660。LPC模擬中的處理參數可包括與IC製造循環的各種製程相關聯的參數、與用於製造IC的工具相關聯的參數及/或製造製程的其他態樣。LPC考慮到各種因素，例如空中影像對比(aerial image contrast)、景深(「depth of focus，DOF」)、罩幕誤差增強因子(「mask error enhancement factor，MEEF」)、其他適合的因素等或其組合。在一些實施例中，在LPC已創建模擬的成品裝置之後，若模擬的裝置的形狀不夠接近地滿足設計規則，則重複OPC及/或MRC以進一步改進IC設計佈局圖622。
應理解，出於清晰目的，罩幕資料準備632的以上說明已被簡化。在一些實施例中，罩幕資料準備632包括附加特徵，例如根據製造規則修改IC設計佈局圖622的邏輯運算(logic operation，LOP)。另外，可按照各種不同的次序執行在罩幕資料準備632期間應用於IC設計佈局圖622的過程。
在罩幕資料準備632之後且在罩幕製作644期間，基於經修改IC設計佈局圖622製作一個罩幕645或一批罩幕645。在一些實施例中，罩幕製作644包括基於IC設計佈局圖622實行一或多次微影曝光。在一些實施例中，使用電子束或多個電子束的機構基於經修改IC設計佈局圖622來在罩幕(光罩或遮罩)645上形成圖案。罩幕645可以各種技術形成。在一些實施例中，使用二元技術形成罩幕645。在一些實施例中，罩幕圖案包括不透明區及透明區。用於使已塗佈於晶圓上的影像敏感材料層(例如，光阻)曝光的輻射束(例如紫外線(ultraviolet，UV)束)被不透明區阻擋且透射穿過透明區。在一個實例中，罩幕645的二元罩幕版本包含透明基底(例如，熔凝石英)及塗佈於二元罩幕的不透明區中的不透明材料(例如，鉻)。
在另一實例中，使用相移技術形成罩幕645。在罩幕645的相移罩幕(phase shift mask，PSM)版本中，形成於相移罩幕上的圖案中的各種特徵被配置成具有恰當的相位差以增強解析度及成像品質。在各種實例中，相移罩幕可以是衰減的PSM或交替的PSM。由罩幕製作644生成的罩幕用於各種製程中。舉例而言，所述罩幕用於離子植入製程中以在半導體晶圓653中形成各種摻雜區，用於蝕刻製程中以在半導體晶圓653中形成各種蝕刻區，及/或用於其他適合的製程中。
IC製作商650包括晶圓製作652。IC製作商650是包括用於製作各種不同IC產品的一或多個製造設施的IC製作企業。在一些實施例中，IC製作商650是半導體工廠。舉例而言，可存在用於多個IC產品的前段製作(前段製程(front-end-of-line，FEOL)製作)的製造設施，而第二製造設施可提供針對IC產品的內連及封裝的後段製作(後段製程(BEOL)製作)，且第三製造設施可為工廠企業提供其他服務。
晶圓製作652包括形成形成於半導體基底上的罩幕材料的圖案化層，所述半導體基底由包括光阻、聚醯亞胺、氧化矽、氮化矽(例如Si3N4、SiON、SiC、SiOC)或其組合的一或多個層的罩幕材料製成。在一些實施例中，罩幕645包括單個罩幕材料層。在一些實施例中，罩幕645包括多個罩幕材料層。
在一些實施例中，藉由暴露於照射源來將罩幕材料圖案化。在一些實施例中，所述照射源是電子束源。在一些實施例中，所述照射源是發射光的燈。在一些實施例中，所述光是紫外線光。在一些實施例中，所述光是可見光。在一些實施例中，所述光是紅外線光。在一些實施例中，照射源發射不同光(UV光、可見光及/或紅外線光)的組合。
在罩幕圖案化操作之後，蝕刻未被罩幕覆蓋的區域(例如，圖案的敞開區域中的鰭)以修改暴露區域內的一或多個結構的尺寸。在一些實施例中，根據一些實施例，利用電漿蝕刻或利用液體化學蝕刻溶液來實行蝕刻。液體化學蝕刻溶液的化學物包 含以下蝕刻劑中的一或多種，例如檸檬酸(C6H8O7)、過氧化氫(H2O2)、硝酸(HNO3)、硫酸(H2SO4)、氫氯酸(HCl)、醋酸(CH3CO2H)、氫氟酸(HF)、緩衝氫氟酸(buffered hydrofluoric acid，BHF)、磷酸(H3PO4)、氟化銨(NH4F)、氫氧化鉀(KOH)、乙二胺鄰苯二酚(ethylenediamine pyrocatechol，EDP)、氫氧化四甲銨(tetramethylammonium hydroxide，TMAH)或其組合。
在一些實施例中，蝕刻製程是乾式蝕刻或電漿蝕刻製程。對基底材料的電漿蝕刻是使用含有鹵素的反應性氣體來實行，所述含有鹵素的反應性氣體由電磁場激發以解離成離子。反應性氣體或蝕刻氣體包括例如CF4、SF6、NF3、Cl2、CCl2F2、SiCl4、BCl2或其組合，但其他半導體材料蝕刻氣體亦涵蓋於本揭露的範疇內。根據此項技術中已知的電漿蝕刻方法，藉由交替電磁場或藉由固定偏壓將離子加速以轟擊暴露的材料。
在一些實施例中，蝕刻製程包括將功能區域中的暴露結構呈現於含有氧氣的氣氛中以將暴露結構的外部氧化，後續接著進行上文所述的化學修整製程(例如，電漿蝕刻或液體化學蝕刻)以移除氧化的材料且留下經修改的結構。在一些實施例中，在化學修整之後實行氧化以為暴露材料提供更大的尺寸選擇性且減小在製造製程期間意外地移除材料的可能性。在一些實施例中，暴露結構可包括鰭型場效電晶體(FinFET)的鰭型結構，其中鰭嵌於覆蓋鰭的側面的介電支撐介質中。在一些實施例中，功能區域的鰭的暴露部分是鰭的位於介電支撐介質的頂表面上方的頂表面 及側面，其中介電支撐介質的頂表面已凹陷至低於鰭的頂表面的水平高度，但仍覆蓋鰭的側面的下部部分。
IC製作商650使用由罩幕公司630製作的罩幕645來製作IC裝置660。因此，IC製作商650至少間接地使用IC設計佈局圖622來製作IC裝置660。在一些實施例中，IC製作商650使用罩幕645來製作半導體晶圓653以形成IC裝置660。在一些實施例中，IC製作包括至少間接地基於IC設計佈局圖622來實行一或多次微影曝光。半導體晶圓653包括上面形成有材料層的矽基底或其他恰當基底。半導體晶圓653更包括各種摻雜區、介電特徵、多層級內連線等(在後續的製造步驟處形成)中的一或多者。
IC製作商655包括晶圓製作657。IC製作商650是包括不斷製作各種不同IC產品的一或多個製造設施的IC製作企業。在一些實施例中，IC製作商655是提供後段製程(BEOL)製作製程的半導體工廠，所述後段製程(BEOL)製作製程用於形成包括圖2A及圖2B中所說明的IC裝置的實施例的背側結構、IC產品的內連及封裝，而一或多個其他製造設施可為工廠企業提供其他服務。
晶圓製作657包括形成形成於半導體基底上的罩幕材料的圖案化層，所述半導體基底是由包括光阻、聚醯亞胺、氧化矽、氮化矽(例如Si3N4、SiON、SiC、SiOC)或其組合的一或多個層 的罩幕材料製成。在一些實施例中，罩幕645包括單個罩幕材料層。在一些實施例中，罩幕645包括多個罩幕材料層。
在一些實施例中，藉由暴露於照射源來將罩幕材料圖案化。在一些實施例中，所述照射源是電子束源。在一些實施例中，所述照射源是發射光的燈。在一些實施例中，所述光是紫外線光。在一些實施例中，所述光是可見光。在一些實施例中，所述光是紅外線光。在一些實施例中，照射源發射不同光(UV光、可見光及/或紅外線光)的組合。
在罩幕圖案化操作之後，蝕刻未被罩幕覆蓋的區域以修改暴露區域內的一或多個結構的尺寸。在一些實施例中，根據一些實施例，使用電漿蝕刻、反應性離子蝕刻(RIE)或液體化學蝕刻溶液實行蝕刻。液體化學蝕刻溶液的化學物包括以下蝕刻劑中的一或多種，例如檸檬酸(C6H8O7)、過氧化氫(H2O2)、硝酸(HNO3)、硫酸(H2SO4)、氫氯酸(HCl)、醋酸(CH3CO2H)、氫氟酸(HF)、緩衝氫氟酸(BHF)、磷酸(H3PO4)、氟化銨(NH4F)、氫氧化鉀(KOH)、乙二胺鄰苯二酚(EDP)、TMAH(氫氧化四甲銨)或其組合。
在一些實施例中，蝕刻製程是乾式蝕刻或電漿蝕刻製程。使用含有鹵素的反應性氣體實行對基底材料的電漿蝕刻，所述含有鹵素的反應性氣體由電磁場激發以解離成離子。反應性氣體或蝕刻氣體包括例如CF4、SF6、NF3、Cl2、CCl2F2、SiCl4、BCl2或其組合，但其他半導體材料蝕刻氣體亦涵蓋於本揭露的範疇 內。根據此項技術中已知的電漿蝕刻方法，藉由交替電磁場或藉由固定偏壓將離子加速以轟擊暴露材料。
在一些實施例中，蝕刻製程包括將功能區域中的暴露結構呈現於含有氧氣的氣氛中以將暴露結構的外部氧化，後續接著進行上文所述的化學修整製程(例如，電漿蝕刻或液體化學蝕刻)以移除氧化材料且留下經修改的結構。在一些實施例中，在化學修整之後實行氧化以為暴露材料提供更大的尺寸選擇性且減小在製造製程期間意外地移除材料的可能性。在一些實施例中，暴露結構可包括具有源極區及汲極區的鐵電場效電晶體(FeFET)的結構，所述源極區及汲極區嵌於介電支撐介質中且被金屬氧化物通道區、鐵電層、一或多個反鐵電層及背閘極結構覆蓋。
IC製作商655使用由罩幕公司630製作的罩幕645來製作IC裝置660。因此，IC製作商655至少間接地使用IC設計佈局圖622來製作IC裝置660。在一些實施例中，IC製作商655使用罩幕645製作半導體晶圓659以形成IC裝置660。在一些實施例中，IC製作包括至少間接地基於IC設計佈局圖622來實行一或多次微影曝光。半導體晶圓653包括上面形成有材料層的矽基底或其他恰當的基底。半導體晶圓659更包括各種摻雜區、介電特徵、多層級內連線等(在後續的製造步驟期間形成)中的一或多者。
圖7是根據一些實施例的在製造IC裝置的製作商/前段/工廠內限定的各種處理部門的示意圖。用於前段製程(FEOL)IC 裝置製造及後段製程(BEOL)IC裝置製造兩者中的處理部門通常包括用於在各種處理部門之間移動晶圓的晶圓輸送操作702。在一些實施例中，晶圓輸送操作將與根據圖5的電子製程控制(EPC)系統整合在一起且用於提供製程控制操作，從而確保正在被處理的晶圓及時地且依序運送至製程流程所確定的適當處理部門。在一些實施例中，EPC系統亦將為所限定的處理裝備的恰當操作提供控制及/或品質保證及參數資料。晶圓輸送操作702將使提供例如微影操作704、蝕刻操作706、離子植入操作708、清除/剝離操作710、化學機械拋光(CMP)操作712、磊晶生長操作714、沈積操作716及熱處置718的各個處理部門相互聯繫起來。
例如在2016年2月9日授權的美國專利第9,256,709號、2015年10月1日公佈的美國授權前公佈案第20150278429號、2014年2月6日公佈的美國授權前公佈案第20140040838號及2007年8月21日授權的美國專利第7,260,442號中找到關於積體電路(IC)製造系統及與所述積體電路製造系統相關聯的IC製造流程的附加細節，上述文獻中的每一者特此全部併入本案供參考。
積體電路裝置的一些實施例包括：第一位元線結構，具有第一位元線水平部分及第一位元線垂直部分；第一接觸件，電性連接至所述第一位元線垂直部分的上表面；以及第一金屬圖案，位於所述第一接觸件上方且與所述第一接觸件電性接觸。
積體電路裝置的其他實施例包括一或多個附加特徵，所述一或多個附加特徵包括例如：第一介電層，位於所述第一位元線結構上方；第二位元線結構，位於所述第一介電層上方，其中所述第二位元線結構包括第二位元線水平部分及第二位元線垂直部分；第二接觸件，電性連接至所述第二位元線垂直部分的上表面；第二金屬圖案，位於所述第二接觸件上方且與所述第二接觸件電性接觸；及/或第二介電層，位於所述第二位元線結構上方。
積體電路裝置的其他實施例包括一或多個附加特徵，所述一或多個附加特徵包括例如：字元線結構，位於所述第二介電層中及所述第二位元線結構的一些部分上方，字元線結構包括位於所述第二介電層中的凹部中的階梯層、位於所述階梯層上方的選擇器層以及位於所述選擇器層上方的記憶體層；第一位元線結構包括第一位元線水平線段及第二位元線水平線段，其中所述第一位元線水平線段與所述第二位元線水平線段相鄰且在水平方向上偏移開一定偏移距離；第一位元線結構包括至少兩個第一位元線垂直部分，第一位元線垂直部分自所述第一位元線水平部分的第一終端部分及第二終端部分向上延伸。
積體電路裝置的其他實施例包括一或多個附加特徵，所述一或多個附加特徵包括例如：具有厚度TH1的第一位元線水平部分、具有高度HV1的第一位元線垂直部分，且其中此兩個參數之間的關係滿足表達式HV1
Figure 111137025-A0305-02-0041-4
5TH1；及/或具有厚度TH2的第二位元 線水平部分、具有高度HV2的第二位元線垂直部分，且其中此兩個參數之間的關係滿足表達式HV2
Figure 111137025-A0305-02-0042-1
3TH2。
製造積體電路的方法的一些實施例包括以下操作：沈積具有厚度TD1的第一介電層；對所述第一介電層進行圖案化及蝕刻以形成第一凹部，所述第一凹部具有側壁深度DR1、凹部寬度WR1及凹部長度LR1；在所述第一凹部中沈積具有厚度TC1的第一導電層，其中所述第一凹部的殘餘部分形成第二凹部；在所述次生凹部中沈積第二介電層；及將所述積體電路平坦化以形成平坦表面，其中所述第一導電層的殘餘部分在所述原生凹部內形成第一導電結構，所述第一導電結構包括水平部分及垂直部分，其中所述垂直部分的第一接觸表面暴露於所述平坦表面上。
製造積體電路裝置的方法的其他實施例包括一或多個附加特徵，所述一或多個附加特徵包括例如：沈積第三層間介電層；對所述第三介電層進行圖案化及蝕刻以形成接觸件開口，所述接觸件開口暴露出所述第一接觸表面；及在所述接觸件開口中形成接觸件，所述接觸件與所述第一接觸表面電性接觸；在所述第二介電層之上沈積具有厚度TC2的第二導電層；在所述第二導電層之上沈積第三介電層；及將所述積體電路平坦化以形成平坦表面，其中所述第二導電層的殘餘部分形成第二導電結構，所述第二導電結構包括水平部分及垂直部分，其中所述垂直部分的第二接觸表面暴露於所述平坦表面上；沈積第三層間介電層；對所述第三介電層進行圖案化及蝕刻以形成接觸件開口，所述接觸件開 口暴露出所述第二接觸表面；在所述接觸件開口中形成接觸件，其中所述接觸件與所述第二接觸表面電性接觸。
製造積體電路裝置的方法的其他實施例包括一或多個附加特徵，所述一或多個附加特徵包括例如：對所述第三介電層進行圖案化及蝕刻以形成接觸件開口，所述接觸件開口暴露出所述第一接觸表面；在所述接觸件開口中形成接觸件，所述接觸件與所述第一接觸表面電性接觸；對所述第三介電層進行圖案化及蝕刻以在所述第二導電材料層[第二導電層]之上形成多個開口；在所述開口中沈積多種材料；及將所述積體電路平坦化以在所述多個開口中形成多個第三導電結構，及/或沿著在水平方向上延伸的第一縱向軸定向所述第一導電結構，沿著在水平方向上延伸的第二縱向軸定向所述第二導電結構，且沿著在水平方向上延伸的一系列第三縱向軸定向所述第三導電結構中的每一者，其中所述第一縱向軸及所述第二縱向軸垂直於所述第三縱向軸。
積體電路裝置的一些實施例包括：第一位元線結構，具有第一位元線水平部分及第一位元線垂直部分；第一接觸件，電性連接至所述第一位元線水平部分的下表面；及第一金屬圖案，形成於所述第一接觸件下方且與所述第一接觸件電性接觸。
製造積體電路裝置的方法的其他實施例包括一或多個附加特徵，所述一或多個附加特徵包括例如：在所述第一位元線結構上形成介電層；及在所述介電層上形成第二位元線結構且所述第二位元線結構具有第二位元線水平部分及第二位元線垂直部 分；及/或將第二接觸件電性連接至所述第二位元線垂直部分的上表面；以及在所述第二接觸件上方形成第二金屬圖案且所述第二金屬圖案與所述第二接觸件電性接觸。
前述內容概述了數個實施例的特徵，以使得熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應瞭解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範疇，而且他們可在不背離本揭露的精神及範疇的條件下在本文中作出各種改變、取代及變更。
202:基底 204:第一層間介電層 206:蝕刻停止層 208:第二層間介電層 213v:第一位元線垂直部分 213c:第一位元線接觸件表面 213h:第一位元線水平部分 217c:第二位元線接觸件表面 217h:第二位元線水平部分 217v:第二位元線垂直部分 242:第三層間介電層 244:第一位元線接觸件 246:第一金屬圖案 248:第二位元線接觸件 250:第二金屬圖案 252:第四層間介電層 254:金屬間接觸件 256:第三金屬圖案

Claims (10)

  1. 一種積體電路裝置，包括：第一位元線結構，包括第一位元線水平部分及第一位元線垂直部分；第一接觸件，電性連接至所述第一位元線垂直部分的上表面；以及第一金屬圖案，形成於所述第一接觸件上方且與所述第一接觸件電性接觸。
  2. 如請求項1所述的積體電路裝置，更包括：第一介電層，位於所述第一位元線結構上方；以及第二位元線結構，位於所述第一介電層上方，其中所述第二位元線結構包括第二位元線水平部分及第二位元線垂直部分。
  3. 如請求項2所述的積體電路裝置，更包括：第二接觸件，電性連接至所述第二位元線垂直部分的上表面；以及第二金屬圖案，位於所述第二接觸件上方且與所述第二接觸件電性接觸。
  4. 如請求項2所述的積體電路裝置，更包括：第二介電層，位於所述第二位元線結構上方；以及字元線結構，位於所述第二介電層中及所述第二位元線結構的一部分上方。
  5. 如請求項4所述的積體電路裝置，其中： 所述字元線結構包括位於所述第二介電層中的凹部中的階梯層、位於所述階梯層上方的選擇器層及位於所述選擇器層上方的記憶體層。
  6. 如請求項1所述的積體電路裝置，其中：所述第一位元線結構包括相鄰且在水平方向上偏移開的多個所述第一位元線水平部分。
  7. 如請求項1所述的積體電路裝置，其中：所述第一位元線結構包括多個所述第一位元線垂直部分。
  8. 如請求項7所述的積體電路裝置，其中：所述多個第一位元線垂直部分自所述第一位元線水平部分的第一終端部分及第二終端部分向上延伸。
  9. 一種製造積體電路的方法，包括：沈積具有第一厚度的第一介電層；對所述第一介電層進行圖案化及蝕刻以形成第一凹部，所述第一凹部具有側壁深度、凹部寬度及凹部長度；在所述第一凹部中沈積具有第二厚度的第一導電層，所述第一凹部的殘餘部分形成第二凹部；在所述第二凹部中沈積第二介電層；以及將所述積體電路平坦化以形成平坦表面，其中所述第一導電層的殘餘部分在所述第一凹部內形成第一導電結構，其中所述第一導電結構包括水平部分及垂直部分，且此外其中所述垂直部分的第一接觸表面暴露於所述平坦表面 上。
  10. 一種積體電路裝置，包括：第一位元線結構，包括第一位元線水平部分及第一位元線垂直部分；第一接觸件，電性連接至所述第一位元線水平部分的下表面；以及第一金屬圖案，形成於所述第一接觸件下方且與所述第一接觸件電性接觸。
TW111137025A 2021-12-16 2022-09-29 積體電路裝置及其製造方法 TWI831395B (zh)

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