TW202336841A - 積體電路裝置及其製造方法以及製造半導體裝置的方法 - Google Patents

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Abstract

本揭露之實施例提供一種用於製造積體電路裝置的方法，包括以下操作:在半導體基板上形成第一金屬圖案(Mx)；使用區域選擇性沉積在第一金屬圖案上形成第一通孔圖案(Vx)，包括與第一金屬圖案的相對邊緣或端子部分相鄰地形成的第一通孔及第二通孔；及在第一通孔圖案上形成基本上沒有圖案重疊的第二金屬圖案(Mx+1)以形成零圍繞，且其中一對相鄰通孔由對應於積體電路裝置設計期間應用的一組設計規則下允許的最小端對端金屬圖案間距的距離分離開。

Description

用於零通孔圍繞及極小金屬線端空間的區域選擇性沉積
無。
半導體裝置用於多種電子應用，諸如個人電腦、手機、數位相機及其他電子設備。半導體裝置係藉由在基板上方順序沉積材料的絕緣或介電層、導電層及半導體層，並使用微影術圖案化各種材料層以在其上形成電路組件及元件來製造的。隨著半導體行業向奈米技術製程節點發展以追求更高的裝置密度、更高的性能、及更低的成本，來自製造及設計問題的挑戰會導致許多三維設計的發展，包括舉例而言，金屬氧化物矽場效電晶體(Metal-Oxide-Silicon Field Effect Transistor，MOS-FET)、場效電晶體(Field Effect Transistor，FET)、鰭式場效電晶體(Fin Field Effect Transistor，FinFET)及閘極全環繞(Gate-All-Around，GAA)裝置。
積體電路(integrated circuit，IC)製造通常分成前段製程(front-end-of-line，FEOL)處理及後段製程(back-end-of-line，BEOL)處理。FEOL製程一般涵蓋與在半導體基板中或其上製造諸如電晶體及電阻器的功能元件相關的那些製程。舉例而言，FEOL製程通常包括形成隔離特徵、閘極結構以及源極及汲極特徵（亦稱為源極/汲極或S/D特徵）。BEOL製程一般涵蓋與製造多層互連(multilayer interconnect，MLI)特徵相關的那些製程，MLI互連特徵將FEOL處理期間製造的功能IC元件及結構進行互連，以提供對所得IC裝置的連接並致能所得IC裝置的操作。
無。
本例示性實施例的描述旨在結合隨附圖式閱讀，隨附圖式將視為整個書面描述的部分。以下揭示內容提供用於實施所提供標的物的不同特徵的許多不同實施例、或實例。圖式未按比例繪製，且結構的相對尺寸及置放已經修改，以保持清晰而非尺寸準確度。下文描述組件、值、操作、材料、配置、或類似者的具體實例，以簡化本揭露之實施例。
當然，這些僅為實例且非意欲為限制性的。考慮其他組件、值、操作、材料、配置、或類似者。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一特徵與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身且不指明所論述之各種實施例及/或組態之間的關係。
此外，為了便於描述，在本文中可使用空間相對術語，諸如「在……下方」、「在……之下」、「下部」、「在……之上」、「上部」、「垂直」、「平行」、及類似者，來描述諸圖中圖示之一個元件或特徵與另一（多個）元件或特徵之關係。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。器件及結構可另外定向（例如旋轉90º、180º,或繞水平軸或垂直軸鏡像），且本文中所使用之空間相對描述符可類似地加以相應解釋。
下文詳述的結構及方法一般係關於IC裝置的結構、設計、及製造方法，包括多級互連(multilevel interconnect，MLI)結構，MLI結構允許減少導電元件之間的間距，導電元件例如包括觸點、複數個導電金屬圖案、及在相鄰導電金屬圖案之間提供導電連接的通孔。雖然將根據場效電晶體(Field Effect Transistor，FET)裝置論述結構及方法，但結構及方法並不限於此，且適於包括於其他類別及組態的IC裝置的製造製程中，包括但不限於體半導體裝置及絕緣體上矽(silicon-on-insulator，SOI)裝置、金屬氧化物矽場效電晶體(Metal-Oxide-Silicon Field Effect Transistor，MOS-FET)裝置、鰭式場效電晶體(Fin Field Effect Transistor，FinFET)裝置及閘極全環繞(Gate-All-Around，GAA)裝置。
隨著IC技術向更小的技術節點發展，BEOL製程正面臨重大挑戰。舉例而言，先進IC技術節點包含更緊湊的MLI特徵，這進而會減少MLI特徵之互連的臨界尺寸（例如，互連圖案層的通孔及/或導電線的寬度、間距、及/或高度）。減小的臨界尺寸趨向於增加互連電阻，這將趨向於降低IC裝置性能（例如，藉由增加電阻-電容(resistance-capacitance，RC)延遲），增加電遷移風險，並增加相鄰導電元件之間短路的風險。因此，用於形成具有減小線寬及減小線間間距及/或端對端間距的MLI導電圖案的各種製造製程變得更具挑戰性。
隨著特徵面積的不斷縮小，連續層與元件的實體對準以及保持分離元件的電隔離係一重大挑戰。區域選擇性沉積(area selective deposition，ASD)操作（或製程）提供一種生產IC裝置的方法，該IC裝置在後段製程(back-end-of-line，BEOL)處理期間達成增加的金屬及通孔結構密度，同時消除一或多個光學微影術操作及/或蝕刻製程，從而減少製造時間、製造成本、及製造誤差。在一些實施例中，ASD操作提供一或多個導電材料（多個）在經曝光導電材料表面上的選擇性沉積，例如，相鄰導電線、觸點、通孔、或其他導電元件或材料的端子部分，同時抑制或消除導電材料（多個）在將相鄰導電結構或元件分離及電隔離的介電材料（多個）的經曝光表面上的沉積。在一些實施例中，ASD操作提供一或多個絕緣材料（多個）在經曝光絕緣表面上的選擇性沉積，例如，位於相鄰導電線的部分之間的介電材料（包括層間介電(interlayer dielectric，ILD)層及金屬間介電(intermetal dielectric，IMD)層）的經曝光部分，同時抑制或消除絕緣材料（多個）在導電材料（多個）的經曝光表面上的沉積。在一些實施例中，ASD操作用於不同的操作，以提供一或多個導電材料（多個）在經曝光金屬表面上的選擇性沉積，並提供一或多個絕緣材料（多個）在經曝光介電表面上的選擇性沉積。ASD操作藉由將金屬生長局限於某些目標區域來提供優於非區域選擇性金屬沉積製程（例如，毯覆金屬沉積）的優勢，從而避免移除非所需金屬的需要及金屬蝕刻圖案中的未對準的風險及/或與基於非選擇性金屬沉積的金屬製程相關聯的蝕刻損壞或顆粒污染。
ASD操作允許通孔結構定位於導電線的端子部分，即，相對於導電線的末端以零偏移定位，從而提供通孔間距的增加的靈活性，對應於應用於相鄰及同軸及/或平行導電線的同一端對端(end-to-end，E2E)間距規則。E2E間距規則係一種設計規範，用於說明半導體裝置製造期間的固有誤差，以便可靠地生產功能性半導體裝置。通孔結構的零偏移定位亦允許減小相鄰平行導電線的邊緣之間的間距，以達成同一E2E間距。製造及保持減小的通孔結構間距的能力亦提供增加的通孔/金屬密度，因為連續的金屬圖案不需要對應於反映自早期製造製程中利用的E2E間距的非零製程容許度偏移（即，下伏金屬圖案的一部分不再設計成延伸超出通孔的末端）的通孔圖案。
隨著特徵面積縮小至小於100 nm，多個特徵與線邊緣的實體對準及重疊變得更具挑戰性。ASD操作的使用為奈米尺度圖案化提供改善的對準及重疊，從而在MLI結構中提供改善的通孔及金屬圖案密度，以及減少的邊緣置放誤差(edge placement error，EPE)。在一些實施例中，與其他方法相比，這一改善之通孔及金屬圖案密度導致IC裝置具有類似的功能性、減小的晶片面積、及改善的性能。在一些實施例中，模擬指示，以這一方式製造的IC裝置在塊體層級中表現出至少4%的面積增益，這意謂相同的IC裝置能夠比其他方法製造的小4%。
在一些實施例中，ASD操作亦消除與通孔圖案化操作、通孔蝕刻操作及通孔金屬沉積操作相關聯的處理操作，從而降低引入與此類操作相關聯的缺陷的風險，並將趨向於提高IC裝置的製造良率及壽命性能。在一些實施例中，包括通孔圖案操作，但ASD操作允許增加圖案內的尺寸容許度，例如，相鄰導電及同軸線的端子部分曝光於單個開口中，從而藉由允許更大的開口及增加相對於下伏導電圖案層的開口之置放的容許度來降低圖案化缺陷的可能性。在一些實施例中，ASD操作用於多層級的通孔及金屬圖案，從而消除額外的圖案化操作並減少用於生產功能性積體電路(integrated circuit，IC)裝置的製造步驟。
在一些實施例中，ASD操作係應用於IC裝置的非生長區的自組裝單層(self-assembled monolayer，SAM)鈍化操作與應用於IC裝置的生長區的原子層沉積(atomic layer deposition，ALD)操作之組合。接著將這一組合及順序SAM與ALD操作重複一數目之循環，從而足以在生長區上沉積目標厚度的材料。
在一些實施例中，ASD操作亦整合熱原子層蝕刻(thermal atomic layer etching，ALE)操作，用於在ALD製程的生長循環開始之前自IC裝置的非生長區移除非所需核(nuclei)（例如，金屬、或其他導電原子、或導電化合物）。以這一方式，能夠抑制或消除導電材料（多個）在非生長區上（例如，兩個同軸導電線的末端之間的介電表面）的沉積，同時在同一操作期間，導電材料的連續層沉積於導電線的相鄰端子部分上，以形成所需導電結構，例如，零偏移通孔結構。
如上所述，在一些實施例中，ASD操作包括金屬上金屬(metal-on-metal，MoM)操作，其中ASD操作的連續循環在經曝光金屬表面上沉積一系列金屬層（或其他導電材料（多個）），例如，在導電線的端子部分上沉積通孔結構，同時避免金屬或其他導電材料在相鄰介電表面上沉積。在一些實施例中，ASD操作包含介電層上介電層(dielectric-on-dielectric，DoD)操作，其中ASD操作的連續循環在經曝光介電表面上沉積一系列介電材料（多個）層，例如，在分離相鄰導電線的端子部分的介電材料的經曝光表面上沉積介電材料，同時避免介電材料（多個）在導電線的經曝光端子部分上的沉積。
第1A圖係根據一些實施例的用於製造IC裝置的區域選擇性沉積(area selective deposition，ASD)操作的正投影圖。第1A圖中的IC裝置包括絕緣/介電材料102的區域，該區域將導電材料104的相鄰區域分離開。在沉積循環期間，鈍化材料106的區域選擇性形成於介電材料102上方（基板的非生長區），作為自組裝單層(self-assembled monolayer，SAM)。接著使用原子層沉積(atomic layer deposition，ALD)操作將導電材料108沉積於基板的導電材料104區域（基板的生長區）、及基板的相鄰非生長區上方。鈍化材料106的區域接著與沉積於基板的非生長區中的導電材料108一起自基板的表面移除。接著清洗基板以進行另一鈍化材料106形成循環，接著進行另一導電材料108沉積。接著重複這一操作循環以形成具有目標厚度範圍內的厚度的導電結構110，接著移除鈍化材料106（未顯示），且基板進入IC製造流程的下一階段。
第1B圖係根據一些實施例的用於製造IC裝置的區域選擇性沉積(area selective deposition，ASD)的正投影圖。第1B圖中的IC裝置包括絕緣/介電材料102的區域，該區域將導電材料104的相鄰區域分離開。原子層沉積(atomic layer deposition，ALD)操作用於在基板的生長區及非生長區兩者上方沉積導電材料108。接著，使用例如使用蝕刻種(etch species)112的熱原子層蝕刻(thermal atomic layer etching，ALE)操作，自基板表面選擇性移除沉積於介電材料102的非生長區上的導電材料。接著清洗基板以進行導電材料108沉積與ALE操作的另一循環，以自基板的非生長區移除導電材料。接著重複這一操作循環以在基板進入IC製造流程的下一階段之前形成具有目標厚度範圍內的厚度的導電結構110。
第2A圖係根據一些實施例的IC裝置200的MLI結構的平面圖。第2A圖中的IC裝置包括第一導電圖案，該第一導電圖案包括形成在第一方向上對準的Mx金屬圖案202的一系列平行導電線。一系列通孔204、通孔204陣列、或通孔204圖案配置於第一導電圖案上方，並包括形成於各種通孔圖案開口中的通孔。在一些實施例中，通孔圖案包括垂直通孔圖案開口206v，其提供用於在Mx金屬圖案202中第一導電圖案元件及第二導電圖案元件的相鄰末端上同時形成一對通孔，其中兩個通孔藉由垂直間距214v分離開。在一些實施例中，通孔圖案包括單通孔圖案開口206s，其提供用於在Mx金屬圖案之上的不同位置處形成單通孔，其中相鄰單通孔具有對角通孔間距214d。在一些實施例中，通孔圖案包括水平通孔圖案開口206h，其提供用於在Mx金屬圖案中相鄰的第一及第二平行導電圖案元件上形成一對通孔，其中兩個通孔藉由對應於Mx金屬圖案中分離導電圖案元件的端對端(end-to-end，E2E)間距的水平間距214h分離開。第2A圖中的IC裝置包括第二導電圖案，該第二導電圖案包括形成在第二方向上對準的Mx+1金屬圖案208的一系列平行導電線。Mx金屬圖案202經由通孔204電連接至Mx+1金屬圖案208。在一些實施例中，第二方向垂直於第一方向。
第2B圖係根據一些實施例的與水平通孔圖案開口206h相鄰的IC裝置的MLI結構的平面圖。與第2A圖相比，根據一些實施例，第2B圖包括Mx金屬圖案202、Mx+1金屬圖案208、在Mx金屬圖案與Mx+1金屬圖案之間延伸的通孔204、及提供通孔204的同時形成的通孔圖案開口206h的額外細節。第2B圖包括偏離於更理想的矩形組態的通孔圖案開口206h，以反映更橢圓的開口，密切對應於在一些實施例中利用的光學微影術製程內達成的實際開口組態。用於形成通孔204的ASD操作將通孔材料（多個）的沉積限制於Mx金屬圖案202的經曝光部分，並導致所得通孔204表現出大體梯形的邊緣組態或周邊輪廓，由水平間距214h分離開，水平間距214h對應於Mx+1金屬圖案208的相鄰導電元件之間的間距，且在零偏移組態中，對應於Mx金屬圖案202的相鄰導電元件之間的間距。在一些實施例中，梯形通孔204經定向，從而通孔中之各者的較大基座跨越水平間距214h相對。
第3圖係根據一些實施例的IC裝置結構的橫截面圖，進一步圖示Mx金屬圖案202、通孔204、及Mx+1金屬圖案208之間的關係，以及通孔204的厚度218與第二ILD 203'、Mx+1金屬圖案的下部部分208a的厚度220、及Mx+1金屬圖案的第二部分208b的厚度222之間的關係，在一些實施例中，第二部分208b形成於Mx+1金屬圖案的下部部分208a之上及旁邊。在一些實施例中，Mx+1金屬圖案208的第二部分中之一些延伸至植入區226上方。在一些實施例中，Mx+1金屬圖案的下部部分208a及/或Mx+1金屬圖案的第二部分208b的側壁基本垂直。然而，在一些實施例中， Mx+1金屬圖案的下部部分208a的側壁及/或Mx+1金屬圖案的第二部分208b不係垂直而係傾斜的，並界定相對於基板表面垂直軸(normal axis)215的Mx+1傾斜角216 (ϴ)，或在一些實施例中，針對Mx+1金屬圖案的下部部分及上部部分界定兩個不同的Mx+1傾斜角216、216' (ϴ，ϴ')。在一些實施例中，側壁傾斜角（多個）在約0°與5°之間。在一些實施例中，Mx+1金屬圖案208的下部部分及第二部分兩者的兩個側壁均係垂直的。
在一些實施例中，通孔的厚度值218、Mx+1金屬圖案的下部部分的厚度值220、及Mx+1金屬圖案的上部部分的厚度值222中之各者落在最小厚度值目標的100~200%內。在一些實施例中，厚度值218、220、222中之各者獨立地落在10~20 nm的範圍內。若厚度值218、220、222小於約10 nm，則在一些情況下，所得結構的電阻將增加並將趨向於降低IC裝置性能及/或壽命。若厚度值218、220、222大於約20 nm，則在一些情況下，將使用額外的ASD處理時間來獲得增加的厚度，而不會相應地改善所得IC裝置的性能或壽命，從而增加循環時間並減少IC裝置輸出。
在一些實施例中，在BEOL操作期間製造的MLI結構的各個層級利用MoM ASD操作來形成通孔及金屬圖案結構，從而改善順序形成之BEOL元件之間的對準，並與其他方法相比提供增加的通孔及金屬圖案密度。
第4A圖係平面圖，而第4B圖至第4H圖係根據一些實施例的製造製程期間IC裝置結構的一系列橫截面圖。第4A圖係如第2A圖中所示的IC裝置結構的平面圖，其橫截面線（X切割）跨越切割穿過Mx金屬圖案202、通孔204、及Mx+1金屬圖案208的水平通孔圖案開口206h。第4B圖至第4H圖係沿第4A圖中的X切割線截取的視圖。
第4B圖係Mx金屬圖案202形成之後的IC裝置結構的橫截面圖，其中Mx金屬圖案202的相鄰導電元件由介電層203分離開。接著第一硬遮罩(hard mask，HM)層（未顯示）形成於基板上、經圖案化、並經蝕刻，以形成硬遮罩205，以便在單個開口206h中曝光Mx金屬圖案202的上表面的部分及介電層203的相鄰部分的上表面中之一些。
第4C圖係類似於第4B圖的IC裝置結構的橫截面圖，其中硬遮罩已打開以曝光Mx金屬圖案202的上表面的部分。接著進行通孔MoM ASD操作，以選擇性地將一或多個導電材料沉積至Mx金屬圖案202的上表面的經曝光部分上，以形成通孔204(Vx)。在一些實施例中，導電材料（多個）經沉積以形成足夠厚度的通孔204，以便延伸至由硬遮罩205的表面界定的平面之上。根據一些實施例，利用ASD製程將通孔結構204的生長局限於Mx金屬圖案202的經曝光上表面的直接上方的區域，並在Mx金屬圖案與通孔結構的邊緣之間提供精確對準，即，無偏移或「零圍繞」組態。兩個垂直對準的導電結構（例如，Mx金屬圖案及通孔結構）的精確對準包含第一零圍繞導電堆疊組態。
第4D圖係類似於第4C圖的IC裝置結構的橫截面圖。在第4D圖中，移除硬遮罩的殘餘部分，並在基板及通孔204(Vx)上方沉積低κ介電層203' (LK)。接著使用例如化學機械研磨(chemical-mechanical polishing，CMP)對晶圓進行平坦化，以提供曝光通孔204的上表面及低κ介電層203'的剩餘部分的上表面的平坦表面，低κ介電層203'圍繞通孔並使其彼此絕緣。
第4E圖係類似於第4D圖的IC裝置結構的橫截面圖。在第4E圖中，第二硬遮罩205' (hard mask，HM)層形成於基板上、經圖案化、並經蝕刻以打開硬遮罩（HM打開），以便曝光通孔204的上表面的部分及低κ介電層203'的圍繞通孔的部分的上表面。接著執行Mx+1金屬圖案MoM ASD操作，以選擇性地將一或多個導電材料沉積至通孔204的上表面的經曝光部分上，以形成Mx+1金屬圖案208a的第一部分。在一些實施例中，沉積的導電材料（多個）將足夠厚，以便延伸至由硬遮罩205'的表面界定的平面之上。根據一些實施例，利用ASD製程將Mx+1金屬圖案208生長局限於通孔204的經曝光上表面直接之上的區域，並在Mx金屬圖案、通孔、及Mx+1金屬圖案的邊緣之間提供精確對準，即，無偏移或「零圍繞」組態。三個垂直對準的導電結構（例如，Mx金屬圖案、通孔結構、及Mx+1金屬圖案）的精確對準包含第二零圍繞導電堆疊組態。在一些實施例中，額外通孔結構及/或Mx+1+n金屬圖案包括於更大的及/或額外零圍繞堆疊組態中。
第4F圖係類似於第4E圖的IC裝置結構的橫截面圖。在第4F圖中，第一部分Mx+1金屬圖案208a用作傾斜角度植入期間的植入遮罩。基板表面垂直軸與離子束之間的角度界定為傾斜角。在一些實施例中，非零傾斜角用於避免或抑制結晶矽中的通道效應，以將摻雜劑（例如，B、P、或As）、或其他材料（例如，Si或Ge）引入溝槽或其他結構的側壁中，或將摻雜劑植入遮罩邊緣下方。在一些實施例中，傾斜角植入用於選擇性修改基板表面的部分，以使植入部分或多或少接受後續ASD操作。
在一些實施例中，使用更大的傾斜角來形成大傾斜角植入汲極(large tilt angle implanted drain，LATID)及/或大傾斜角植入穿透止動器(large tilt angle implanted punch-through stopper，LATIPS)結構。然而，在第4F圖中，所選傾斜角度與Mx+1金屬圖案的第一部分208a的厚度及間距經組合以界定植入排斥區225或相鄰的Mx+1金屬圖案第一部分之間的區域。由於傾斜角度植入期間由表面形貌提供的遮蔽效應，植入種(implant species)經屏蔽，無法到達整個晶圓表面，並提供選擇性植入操作。舉例而言，在第4F圖中，沒有任何植入種到達Mx+1金屬圖案的第一部分208a之間的材料（多個）的表面，即，植入排斥區225，或第二硬遮罩205下方，而曝光於第二硬遮罩205與Mx+1金屬圖案的第一部分之間的低κ介電層203'的那些部分將預定層級的一或多個植入種224接收至表面區域226中。
第4G圖係類似於第4F圖的IC裝置結構的橫截面圖。在第4G圖中，移除第二硬遮罩205'的殘餘部分，並進行第二Mx+1金屬圖案MoM ASD操作，以選擇性地將一或多個導電材料沉積至Mx+1金屬圖案的第一部分208a的上表面及低κ介電層203'的植入表面區域226上，以形成Mx+1圖案的第二部分208b，與Mx+1金屬圖案的第一部分配合以形成複合Mx+1金屬圖案結構並建立Mx+1金屬圖案的全寬度。
第4H圖係類似於第4G圖的IC裝置結構的橫截面圖。在第4H圖中，在複合Mx+1金屬圖案208a/208b上方形成第二低κ介電層203''，接著使用例如CMP製程對晶圓進行平坦化，以移除複合Mx+1金屬圖案208a/208b及第二低κ介電層203''的上部部分。平坦化製程形成最終Mx+1金屬圖案208，其中相鄰導電結構由第二低κ介電層203''的殘餘部分分離開。接著，晶圓將經受額外BEOL處理，以完成IC裝置結構。
根據一些實施例，第4A圖至第4G圖中的方法將在額外BEOL製程期間利用，以在Mx+1金屬圖案208之上形成額外通孔/金屬圖案層，用於完成金屬圖案層的完整範圍，並允許IC裝置的正常運行。由於使用MoM ASD製程形成通孔的自對準性質，第4A圖至第4G圖的方法的一些實施例允許減少通孔對通孔間距，從而增加可用的通孔位置，並提供零Vx/Mx/Mx+1圍繞堆疊，表現出無圖案重疊(overlap，OVL)誤差，而無需利用對準切割製程來達成最近的端對端(end-to-end，E2E)圖案間距。最小E2E間距將由IC裝置設計期間利用的一組設計規則判定，並將根據特定的製程節點N5、N5P、N3等而變化，將在該些製程節點下製造裝置，且隨著成像及處理技術的不斷改善，E2E間距將隨時間而趨向於減小。一些實施例提供高UT接腳存取規則。在一些實施例中，使用Mx+1金屬圖案的第一部分208a作為傾斜角植入遮罩來判定Mx+1金屬層的最小厚度，以確保防止植入種到達植入排斥區225。
在一些實施例中，Mx金屬圖案、通孔圖案、及Mx+1圖案各個獨立地包含導電材料，諸如金屬、金屬合金、或金屬矽化物。在一些實施例中，導電材料將包括各種材料之組合，以增強裝置性能及/或裝置壽命，包括例如，襯裡層、潤濕層、黏附層、金屬填充層、及/或一或多個其他適合的層。在一些實施例中，主要導電材料將選自Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他適合的導電材料、以及其組合及合金。
在一些實施例中，介電材料將使用具有高介電常數（k值），例如，κ＞3.9的材料來沉積。在一些實施例中，高k介電材料包括HfO 2、TiO 2、HfZrO、Ta 2O 3、HfSiO 4、ZrO 2、ZrSiO 2、LaO、AlO、ZrO、TiO、Ta 2O 5、Y 2O 3、SrTiO 3(STO)、BaTiO 3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO 3(BST)、Al 2O 3、Si 3N 4、SiO xN y、及其組合、或另一適合材料中之一或多者。高k介電材料可藉由ALD、物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積CVD、電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)、熱氧化、及/或一或多個其他適合方法（多個）形成。
第5圖係根據一些實施例的IC裝置結構的橫截面圖，進一步圖示通孔204的組態。在一些實施例中，通孔側壁基本垂直。然而，在一些實施例中，通孔側壁中之一或兩者並非垂直而係傾斜的，且界定相對於晶圓表面垂直軸215的通孔傾斜角228 (ϴ)，或在一些實施例中，界定針對相對通孔側壁的兩個不同的通孔傾斜角228、228' (ϴ，ϴ')。在一些實施例中，通孔傾斜角228、228'落在約0°至5°的範圍內。
第6A圖至第6H圖係根據一些實施例的IC裝置結構的橫截面圖。第6A圖係平面圖，而第6B圖至第6H圖係根據一些實施例的製造製程期間形成的IC裝置結構的一系列橫截面圖。第6A圖係類似於第2A圖的IC裝置結構的平面圖，其中橫截面線（X切割）指示跨越切割穿過Mx金屬圖案202、通孔204、及Mx+1金屬圖案208的水平通孔圖案開口206h。
第6B圖係形成Mx金屬圖案202之後的IC裝置結構的橫截面圖，其中Mx金屬圖案的相鄰導電元件由介電層203分離開。第一硬遮罩(hard mask，HM)層205接著形成於晶圓上、經圖案化、並經蝕刻以打開硬遮罩（HM打開），以便曝光Mx金屬圖案202的上表面的部分及介電層203的相鄰部分的上表面中之一些。
第6C圖係打開硬遮罩以曝光Mx金屬圖案202的上表面的部分之後的IC裝置結構橫截面圖。接著進行通孔MoM ASD操作，以選擇性地將一或多個導電材料沉積至Mx金屬圖案202的上表面的經曝光部分上，以形成通孔204(Vx)。在一些實施例中，沉積以形成通孔204的導電材料（多個）將足夠厚，以便延伸至由硬遮罩205的表面界定的平面之上。根據一些實施例，利用ASD製程將通孔204生長局限於Mx金屬圖案202的經曝光上表面直接之上的區域，並提供Mx金屬圖案與通孔的邊緣之間的精確對準，即，無偏移或「零圍繞」組態。
第6D圖係類似於第6C圖的IC裝置結構的橫截面圖。在第6D圖中，移除硬遮罩的殘餘部分，並在晶圓及通孔204(Vx)上方沉積低κ介電層203' (LK)。接著使用例如化學機械研磨(chemical-mechanical polishing，CMP)製程來圖案化晶圓，以提供曝光通孔204的上表面及低κ介電層203'的殘餘部分的上表面的平面，低κ介電層203'圍繞通孔並使其彼此絕緣。
第6E圖係類似於第6D圖的IC裝置結構的橫截面圖。在第6E圖中，第二硬遮罩205' (hard mask，HM)層形成於晶圓上、經圖案化、並經蝕刻以打開硬遮罩（HM打開），以便曝光通孔204的上表面的部分及通孔之間的低κ介電層203'的部分的上表面。接著進行DoD ASD操作，以選擇性地將一或多個介電材料沉積至低κ介電層203'的上表面（多個）的經曝光部分上，以形成介電結構234。在一些實施例中，經沉積介電材料（多個）將足夠厚，以便延伸至由硬遮罩205'的表面界定的平面之上。根據一些實施例，利用ASD製程將生長的介電結構234局限於位於通孔204之間的介電材料203'的經曝光上表面直接之上的區域，並提供介電結構與通孔的邊緣的精確對準。在一些實施例中，介電結構234與通孔204的邊緣的對準在隨後沉積之Mx+1金屬層208與通孔之間提供無偏移或「零圍繞」組態，從而允許針對Mx+1金屬層（未顯示）使用非區域特定沉積。
第6F圖係類似於第6E圖的IC裝置結構的橫截面圖。在第6F圖中，第二硬遮罩205' (hard mask，HM)層經圖案化並經蝕刻以打開硬遮罩以形成第三硬遮罩205''，以便曝光通孔204的上表面及圍繞通孔的低κ介電層203'的額外部分的上表面。
第6G圖係類似於第6F圖的IC裝置結構的橫截面圖。在第6G圖中，接著在晶圓上方形成Mx+1金屬層，且接著經受CMP或回蝕平坦化製程，該製程移除Mx+1金屬層及介電結構234的上部部分。平坦化製程形成Mx+1金屬圖案208，其中介電結構的剩餘部分234'分離Mx+1金屬圖案的相鄰部分。
第6H圖係類似於第6G圖的IC裝置結構的橫截面圖。在第6H圖中，在Mx+1金屬圖案208上方形成第三低κ介電層203''，接著使用例如CMP或回蝕製程來平坦化晶圓，以移除Mx+1金屬圖案208及介電結構234的上部部分。平坦化製程形成最終的Mx+1金屬圖案208，其具有由介電結構的殘餘部分234'分離開的相鄰導電結構。在一些實施例中，在移除第三硬遮罩205''之後，在晶圓上沉積第三介電層203''，並將其平坦化以提供進一步隔離Mx+1金屬圖案208的相鄰部分的介電圖案。在一些實施例中，晶圓隨後將經受額外的BEOL製程以完成IC裝置結構。
根據一些實施例，第6A圖至第6G圖中的方法將在額外BEOL製程期間使用，以在Mx+1金屬圖案208之上形成額外通孔/金屬圖案層，以完成金屬圖案層的完整範圍，並允許IC裝置正常運行。由於使用MoM ASD製程形成通孔的自對準性質，故第6A圖至第6G圖的方法的一些實施例允許減小通孔對通孔間距，從而增加可用的通孔位置，並提供零Vx/Mx/Mx+1圍繞堆疊，圍繞堆疊不表現任何圖案重疊(overlap，OVL)誤差，而無需利用對準切割製程來達成最近的端對端(end-to-end，E2E)圖案間距。一些實施例提供高UT接腳存取規則。
第7A圖及第7B圖係根據一些實施例的IC裝置結構的橫截面圖，而第7C圖及第7D圖係根據一些實施例的第7A圖及第7B圖中所示的IC裝置結構的平面圖。第7A圖係根據一些實施例的IC裝置結構的橫截面圖，其中在基板200上方形成蝕刻終止層201 (etch stop layer，ESL)。接著在蝕刻終止層201上方形成介電層203。介電層203經圖案化並經蝕刻以打開Mx金屬圖案，接著用一或多個導電材料填充金屬圖案，之後晶圓經平坦化以移除導電材料（多個）及介電層的上部部分以形成Mx金屬圖案202 (M0)。接著在晶圓上方形成硬遮罩層，且在硬遮罩層上形成遮罩圖案236，並用作蝕刻遮罩，以形成硬遮罩205，其曝光由介電層203分離開的Mx金屬圖案202的部分。第7C圖係第7A圖的IC裝置結構的平面圖，其中由線X-X'指定的橫截面延伸穿過遮罩圖案236、Mx金屬圖案202的經曝光區域及分離Mx金屬圖案元件的介電層203的部分。
第7B圖係類似於第7A圖的IC裝置結構的橫截面圖，根據一些實施例，其中遮罩圖案236已自硬遮罩205移除。接著利用通孔MoM ASD操作在Mx金屬圖案202的經曝光部分上方形成通孔204，通孔MoM ASD操作選擇性地將一或多個導電材料沉積至Mx金屬圖案202的上表面的經曝光部分上以形成通孔204(V0)。在一些實施例中，經沉積以形成通孔204的導電材料（多個）將足夠厚，以便延伸至由硬遮罩205的表面界定的平面之上。第7D圖係第7B圖的IC裝置結構的平面圖，其中由線Y-Y'指定的橫截面延伸跨越硬遮罩205、通孔204、及分離Mx金屬圖案元件的介電層203的部分。
第8圖係根據一些實施例的IC裝置結構的平面圖，其中使用具有約為13.5 nm的波長的光的極紫外(extreme ultraviolet，EUV)成像系統用於圖案化硬遮罩205。硬遮罩205包括一些開口，其中Mx金屬圖案202的部分經曝光以形成通孔204。在一些實施例中，通孔圖案包括垂直通孔圖案開口206v，用於在Mx金屬圖案202中的第一及第二導電圖案元件的相鄰末端上同時形成一對通孔，其中兩個通孔藉由垂直間距214v分離開。在一些實施例中，通孔圖案包括單通孔圖案開口206s，其用於在Mx金屬圖案之上的各種位置處形成單通孔，其中相鄰的單通孔具有對角分離距離214d1。在一些實施例中，特別是在單個通孔204的陣列中或在成對通孔與單個通孔之間的關係中，其他通孔對通孔間距214o將係設計考慮因數。在一些實施例中，通孔圖案包括水平通孔圖案開口206h，用於在Mx金屬圖案202中相鄰的第一及第二平行導電圖案元件上形成一對通孔，其中兩個通孔藉由對應於Mx金屬圖案中分離導電圖案元件的端對端(end-to-end，E2E)間距的水平間距214h分離開。
第9圖係根據一些實施例的IC裝置結構的平面圖，其中Mx金屬圖案202的部分經曝光以形成通孔204。在一些實施例中，使用通孔及Mx+1 MoM ASD製程產生零圍繞Mx/Vx/Mx+1堆疊，其中通孔204僅形成於Mx金屬圖案202的經曝光部分上方，而Mx+1金屬圖案208形成於通孔的經曝光部分上，從而防止或抑制三個導電元件的未對準。在一些實施例中，這種產生此類零圍繞結構的能力提供在單個硬遮罩205通孔開口206h中同時形成一對通孔204，具有小於20 nm的減少的端對端(end-to-end，E2E)水平間距214h值，且在一些實施例中，E2E間距約為14 nm。在一些實施例中，在開口206v中形成垂直的通孔204對，其中通孔至通孔垂直間距214v與Mx+1金屬圖案間距相同。在一些實施例中，儘管提供成對相鄰通孔204之間的減少E2E間距，但設計規則排除在成對通孔204周圍的某些相鄰潛在通孔位置204(-)中的通孔置放，例如，通孔分離需要大於一個圖案/一個蝕刻(one pattern/one etch，1P1E) EUV節距。然而，在一些實施例中，複數個單通孔204s將包含通孔陣列217，其中對角通孔間距214d1至少相當於最小通孔對通孔間距，例如，設計規則中定義的1P1E節距。
第10圖係根據一些實施例的IC裝置結構的平面圖，其中Mx金屬圖案202的部分經曝光以形成通孔204。在一些實施例中，使用通孔及Mx+1金屬圖案MoM ASD製程產生零圍繞Mx/Vx/Mx+1堆疊，其中通孔204僅形成於Mx金屬圖案202的經曝光部分上方，而Mx+1金屬圖案208形成於通孔的經曝光部分上，從而防止或抑制三個導電元件的未對準，即，達成元件的基本完美重疊。在一些實施例中，這種產生此類零圍繞結構的能力提供在單個硬遮罩205通孔開口206h中同時形成一對通孔204，其具有小於20 nm的端對端(end-to-end，E2E)水平間距214h值，且在一些實施例中，E2E間距約為14 nm。這種減小的E2E間距允許增加IC裝置的密度，且在一些實施例中，降低功率消耗。在一些實施例中，在提供減少成對相鄰通孔204之間的E2E間距的同時，亦修改設計規則以移除或放鬆金屬置放限制，並允許在成對通孔204周圍的某些相鄰潛在通孔位置204(+)中的通孔置放，例如，通孔分離需要至少1P1E EUV節距，同時繼續阻止在成對通孔204周圍的某些其他相鄰潛在通孔位置204(-)中的通孔置放，例如，其中通孔分離214d2小於最小通孔對通孔間距，舉例而言，1P1E EUV節距的對角通孔間距214d1。用於定位通孔的相鄰潛在通孔位置的可用性部分部分取決於藉由組合用於形成成對通孔的圖案化與蝕刻操作可達成的控制程度。如第10圖中所示，若圖案化與蝕刻操作的特定組合對成對通孔的形狀及大小提供足夠的控制以提供滿足1P1E EUV節距的間距214d2，則對角相鄰潛在通孔位置204(+)可用於形成單個通孔。隨著用於形成成對通孔的圖案化與蝕刻操作之組合不斷改善並提供更精確的裝置層圖案解析度，滿足1P1E EUV節距的相鄰潛在通孔位置的數目將相應增加。
第11圖係根據類似於第9圖及第10圖的一些實施例的IC裝置結構的平面圖，其中使用通孔及Mx+1金屬圖案MoM ASD製程產生零圍繞Mx/Vx/Mx+1堆疊，從而防止或抑制三個導電元件的未對準，即，達成元件的基本完美重疊。在一些實施例中，這種產生此類零圍繞結構的能力提供在單個硬遮罩205通孔開口206v中同時形成一對通孔204，其具有減小的Mx+1金屬間距，排除在成對通孔204周圍的某些其他相鄰的潛在通孔位置204(-)中的通孔置放，例如，其中通孔分離小於最小通孔對通孔間距，舉例而言，1P1E EUV節距對角通孔間距214d。在一些實施例中，根據通孔開口206h'的適用設計規則，周圍的相鄰潛在通孔位置204(+)中之一或多者可適於通孔204置放，其中針對某些組態，最小間距可減小。用於定位通孔的相鄰潛在通孔位置的可用性部分取決於藉由組合用於形成成對通孔的圖案化與蝕刻操作可達成的控制程度。如第11圖中所示，若圖案化與蝕刻操作的特定組合不能充分控制成對通孔的形狀及大小以提供滿足1P1E EUV節距的間距214d2，則對角相鄰潛在通孔位置204(-)將趨向於不能用於形成單個通孔。然而，在一些實施例中，即使圖案化與蝕刻操作的特定組合不會提供對成對通孔的形狀及大小的足夠控制以確保至對角相鄰潛在通孔位置中之各者的間距具有滿足1P1E EUV節距的間距214d2，調整一或多個參數將為對角相鄰潛在通孔位置中之至少一者提供足夠的間距，以成為可行的通孔位置204(+)。在一些實施例中，經調整參數包括利用經修改的或特殊的圖案，使成對通孔開口相對於相鄰潛在通孔位置移動，對一或多個源遮罩進行聚焦深度(depth of focus，DoF)調整，及/或經由光學近接性校正(optical proximity correction，OPC)調整成對通孔開口的組態。
第12圖係根據類似於第9圖至第11圖的一些實施例的IC裝置結構的平面圖，其中使用通孔及Mx+1金屬圖案MoM ASD製程產生零圍繞Mx/Vx/Mx+1堆疊，從而防止或抑制三個導電元件的未對準，即，達成元件的基本完美重疊。在一些實施例中，為了提高成像精度並減小常規形成之開口的尺寸，在不同的遮罩上提供通孔圖案開口。接著，這對對應遮罩用於對配置於Mx金屬圖案202之上的光阻劑圖案進行順序曝光。在一些實施例中，這對曝光操作形成複合通孔開口圖案，其包括來自第一曝光的第一通孔開口206v、206s及來自第二曝光的第二通孔開口206v'、206s'。在一些實施例中，接著在單個蝕刻操作中蝕刻複合圖案以形成預定通孔開口，例如，兩個圖案/一個蝕刻製程(two pattern/one etch process，2P1E)。在一些實施例中，通孔的相對置放排除在成對通孔204周圍的某些其他相鄰通孔位置204(-)中的額外置放，例如，其中通孔分離小於最小通孔對通孔間距，舉例而言，1P1E EUV節距對角通孔間距214d。在一些實施例中，根據適用的設計規則，相鄰通孔位置（未顯示）中之一或多者可適於通孔204置放。
第13A圖至第13E圖係根據一些實施例的IC裝置結構的平面圖，其中切割金屬圖案用於形成通孔204結構及/或Mx+1金屬圖案208。第13A圖係根據一些實施例的IC裝置結構的平面圖，包括Mx金屬圖案202、通孔204、通孔開口206v、206h、Mx+1金屬圖案208、及切割金屬區域243，其中各種實施例係第13B圖至第13F圖的主題。
第13B圖係根據一些實施例的類似於第13A圖的IC裝置結構的平面圖，包括Mx金屬圖案202、通孔204、通孔206h、206v、Mx+1金屬圖案208、及切割金屬圖案242，其中移除Mx+1金屬圖案的一部分，以界定Mx+1a第一網244及第二網246的邊界。各個網含有Mx+1金屬圖案208的分離部分，並在E2E間距內藉由切割金屬圖案242分離開，例如，14~20 nm，對應於適用設計規則允許的最小E2E間距。第13A圖展示一些實施例，其中切割金屬圖案242與Mx+1金屬圖案的剩餘部分（包括第一網244、第二網246、及通孔204）對準並居中定位。
第13C圖係根據一些實施例的IC裝置結構的平面圖，包括類似於第13B圖的Mx金屬圖案202、通孔204、通孔206v、206h、Mx+1金屬圖案208、及切割金屬圖案242。然而，在第13C圖中，切割金屬圖案242略微未對準，導致切割金屬圖案242導電材料相對於第二側（切割金屬區域自中心位置偏移離開第二側）在第一側（切割金屬圖案242在E2E間距中朝向第一側偏移）上減少，並導致在切割金屬圖案的相對側上形成不對稱結構。取決於未對準程度，根據第13C圖的一些實施例將相對於第13B圖的更精確對準組態表現出性能及/或良率降低。在一些實施例中，將藉由增加最小E2E間距來解決切割金屬圖案中這一偏移的可能性，以便在不降低製程良率的情況下可容忍更大程度的未對準。然而，這樣做，裝置的密度將趨向於降低，並將使用更多的矽來製造相同數目的IC裝置。然而，在一些實施例中，轉移至切割金屬處理將減少相對於ASD處理的處理時間，並將用於上部金屬圖案層中之一或多者，其允許更大的接線及空間，從而增加整體製造線產出。
第13D圖係根據一些實施例的IC裝置結構的平面圖，包括Mx金屬圖案202、通孔204、通孔206v、206h、Mx+1金屬圖案208、及一對切割金屬圖案245、245'，類似於第13B圖至第13C圖。然而，在第13D圖中，切割金屬圖案245、245'用於順序切割形成通孔204的導電材料（多個）及形成Mx+1金屬圖案208的導電材料（多個）。根據一些實施例，切割金屬製程包括使用單個圖案的兩部蝕刻，其中第一蝕刻製程/化學裁適用於移除Mx+1金屬圖案208的經曝光部分，而第二蝕刻製程/化學裁適用於移除通孔204的經曝光部分。根據一些實施例，移除導電材料的切割金屬製程可包括使用第一圖案的兩個部分蝕刻，其中第一蝕刻製程裁適用於移除Mx+1金屬圖案208的經曝光部分，而第二蝕刻製程裁適用於移除通孔204的經曝光部分。根據與第13D圖的IC裝置結構一致的一些實施例，通孔204延伸超出Mx金屬圖案202的限制，而非局限於下伏Mx金屬圖案的經曝光表面。
第13E圖係根據一些實施例的IC裝置結構的平面圖，包括Mx金屬圖案202、通孔204、通孔206v、206h、Mx+1金屬圖案208、及切割金屬區域，類似於第13B圖至第13D圖。然而，在第13E圖中，切割金屬區域經受兩個蝕刻圖案/遮罩（未顯示），包括兩部圖案化製程，其中第一切割金屬圖案245用於移除Mx+1金屬圖案的經曝光部分。接著使用第一蝕刻遮罩245製程移除Mx+1金屬圖案的第一部分且裁適用於移除Mx+1金屬圖案208的經曝光部分的第一蝕刻製程完成。接著使用第二蝕刻遮罩245'及裁適用於移除通孔204的經曝光部分的第二蝕刻製程移除Mx+1金屬圖案的第二部分，並完成切割金屬處理。在一些實施例中，第一蝕刻遮罩245與第二蝕刻遮罩245'（如第13E圖中所示）之間的對準偏移將移除不必要的材料，並將趨向於減小通孔的有效尺寸，增加電阻，並可能損害良率、功能性，及/或所得IC裝置的壽命將相對於第13D圖中達成的組態降低。在一些實施例中，將藉由增加最小E2E間距來解決切割金屬圖案中之一或兩者中的未對準可能，以便在不降低製程良率的情況下可容忍一定程度的未對準。然而，這樣做將降低裝置的密度，並將使用更多的矽來製造相同數目的IC裝置。然而，在一些實施例中，相對於使用ASD製程，通孔及Mx+1圖案兩者轉移至切割金屬處理將減少處理時間，並將用於允許更大的接線及空間的上部金屬圖案層中之一或多者，從而增加總體製造線產出。
第14圖係用於生產根據一些實施例的IC裝置的製造製程1400的流程圖，包括例如第4A圖至第4H圖及第6A圖至第6H圖中所示的IC裝置的一些實施例。在操作1402中，晶圓經處理以形成第一金屬圖案，即Mx金屬圖案，之後將第一遮罩圖案（硬遮罩或HM）應用於Mx金屬圖案，Mx金屬圖案曝光Mx金屬圖案上待構建通孔的那些區域。
在操作1404中，Mx金屬圖案的經曝光部分用作使用MoM ASD的進一步處理的基礎，以形成複數個通孔結構。使用ASD製程可允許通孔結構與Mx金屬圖案精確對準，因為通孔結構的生長限制於Mx金屬圖案的那些經曝光部分。藉由使用ASD製程，製造商避免使用更傳統的鑲嵌製程，在鑲嵌製程中，必須沉積並移除大量材料以便獲得通孔圖案。
在操作1406中，移除第一遮罩圖案以曝光複數個通孔結構，在一些實施例中，這些通孔結構延伸至周圍的通孔遮罩圖案之上。一旦移除通孔遮罩圖案，則將在晶圓上形成介電層，例如，低κ介電材料層，接著使用例如回蝕或CMP製程進行平坦化，以移除多餘材料並為後續處理提供實質上更平坦的表面。
在操作1408中，形成第二遮罩圖案以曝光Mx金屬圖案的部分及經平坦化ILD層的中介區域。
在操作1410中，利用DoD ASD製程提升與晶圓上的下伏ILD圖案的經曝光部分（多個）精確對準的介電結構。在一些實施例中，介電結構的高度將超過由第二遮罩圖案的上表面界定的平面。
在操作1412中，第二遮罩圖案經修改，或在一些實施例中經移除並沉積另一遮罩層，以形成第三遮罩圖案。第三遮罩圖案用以曝光圍繞介電結構的更多晶圓表面，並對應於Mx+1金屬圖案。
在操作1414中，在第三遮罩圖案上形成Mx+1金屬層並進行平坦化以形成Mx+1金屬圖案。在一些實施例中，接著移除第三遮罩圖案，並在晶圓上形成額外ILD材料層。在一些實施例中，晶圓接著進行平坦化以界定晶圓表面，包含Mx+1金屬圖案及將Mx+1金屬圖案的各種導電元件彼此絕緣的介電材料的上表面。
在可選操作1416中，將包含對準的Mx金屬圖案/通孔堆疊及Mx+1金屬圖案的經平坦化晶圓轉移至額外BEOL操作以完成IC裝置的製造。
第15圖係用於根據一些實施例的生產IC裝置的製造製程1500的流程圖，包括例如第4A圖至第4H圖及第6A圖至第6H圖中所示的IC裝置的一些實施例。在操作1502中，晶圓經處理以形成第一金屬圖案，即Mx金屬圖案，之後將第一遮罩圖案（硬遮罩或HM）應用於Mx金屬圖案，以曝光Mx金屬圖案上待構建通孔的那些區域。
在操作1504中，Mx金屬圖案的經曝光部分用作使用MoM ASD進一步處理的基礎，以形成複數個通孔結構。使用ASD製程允許通孔結構與Mx金屬圖案精確對準，因為通孔結構的生長限制於Mx金屬圖案的那些經曝光部分。藉由使用ASD製程，製造商避免使用更傳統的鑲嵌製程，在鑲嵌製程中，必須沉積並移除大量材料以便獲得通孔圖案。
在操作1506中，移除第一遮罩圖案，在晶圓上形成ILD層，並將晶圓平坦化，以提供晶圓表面，其中通孔結構的頂表面經曝光並藉由ILD彼此分離開。
在操作1508中，在晶圓上形成第二遮罩圖案，以曝光通孔結構的頂表面及ILD層的頂表面的部分。接著使用MoM ASD製程以形成自通孔結構的經曝光表面向上延伸的Mx+1金屬圖案的第一部分。
在可選操作1510中，第一Mx+1金屬圖案用作傾斜角度植入期間的植入遮罩，以形成在Mx+1金屬圖案的相鄰部分之間延伸的植入排斥區。在植入操作期間，第一Mx+1金屬圖案「遮蔽」植入排斥區，使其免受以非零「傾斜」角指向晶圓表面的離子束。取決於植入種、植入能量、及植入劑量，在一些實施例中，由第二遮罩圖案曝光且不在植入排斥區內的ILD層的表面部分將表現出改變的電性質及/或變得或多或少接受後續ASD製程。
在可選操作1512中，使用MoM ASD製程改變Mx+1金屬圖案的組態，以經由添加Mx+1金屬圖案的第二部分來增加Mx+1金屬圖案的寬度及/或厚度。在一些實施例中，在傾斜角度植入期間，與Mx+1金屬圖案的第一部分相鄰的ILD表面經修改，以更容易接受使用ASD製程的導電材料的應用。在一些實施例中，改變ASD製程的條件以提供將導電材料應用於由第二遮罩圖案曝光的導電及介電表面兩者。
在操作1514中，移除第二遮罩圖案，並在晶圓上形成額外ILD材料層。在一些實施例中，晶圓隨後進行平坦化以界定晶圓表面，晶圓表面包含Mx+1金屬圖案及將Mx+1金屬圖案的各種導電元件彼此絕緣的介電材料的上表面。
在可選操作1516中，將包含對準的Mx金屬圖案/通孔/Mx+1金屬圖案堆疊的經平坦化晶圓轉移至額外BEOL操作，以完成IC裝置的製造。
第16圖係根據一些實施例的生產IC裝置的製造製程1600的流程圖，包括例如第4A圖至第4H圖及第6A圖至第6H圖中所示的IC裝置的一些實施例。在操作1602中，晶圓經處理以形成第一金屬圖案，即Mx金屬圖案，之後將第一遮罩圖案（硬遮罩或HM）應用於Mx金屬圖案，以曝光Mx金屬圖案上待構建通孔的那些區域。操作1602完成之後，使用ASD製程處理晶圓以在Mx金屬圖案的經曝光表面上形成通孔，或將使用替代切割金屬製程進行處理。
在操作1604中，Mx金屬圖案的經曝光部分用作使用MoM ASD的進一步處理的基礎，以形成複數個通孔結構。使用ASD製程允許通孔結構與Mx金屬圖案精確對準，因為通孔結構的生長限制於Mx金屬圖案的那些經曝光部分。藉由使用ASD製程，製造商避免使用更傳統的鑲嵌製程，在鑲嵌製程中，必須沉積並移除大量材料以便獲得通孔圖案。
或者，在操作1604'中，在晶圓上形成介電層，並在介電層中打開通孔圖案。接著將形成通孔的導電材料層沉積於通孔圖案上，並將晶圓平坦化以將通孔圖案結構與上覆導電材料分離開。在操作1605'中，形成切割金屬圖案以曝光在切割金屬蝕刻期間待移除的通孔圖案結構的那些部分。接著使用蝕刻製程以移除通孔圖案結構的經曝光部分。
在操作1604或1605完成之後，在自晶圓移除硬遮罩及/或軟遮罩的製程期間進行操作1606，在晶圓上沉積ILD層，並將晶圓平坦化以曝光通孔的上表面，為下一操作做準備。
在操作1608中，使用MoM ASD製程形成Mx+1金屬圖案，其中Mx+1金屬圖案選擇性地形成於通孔的經曝光上表面上。
或者，在操作1608'中，ILD層經沉積、經圖案化、並經蝕刻以形成Mx+1金屬圖案。接著在經蝕刻ILD層上沉積Mx+1金屬層，並移除上部部分以完成初始Mx+1金屬圖案。在操作1609'中，形成切割金屬圖案以曝光在切割金屬蝕刻期間待移除的Mx+1金屬圖案結構的那些部分。接著使用蝕刻製程以移除Mx+1金屬圖案的經曝光部分，以例如在晶圓上界定複數個不同的導電網。
操作1608或1609'完成之後，在可選操作1610中，將包含對準的Mx金屬圖案/通孔/Mx+1金屬圖案堆疊的經平坦化晶圓轉移至額外BEOL操作中，以完成IC裝置的製造。
所揭示之方法及結構為與形成Mx金屬圖案202、對應於第一金屬圖案並提供對第一金屬圖案的電連接的通孔204圖案Vx、及對應於通孔圖案並經由通孔提供對第一金屬圖案的電連接的Mx+1金屬圖案208相關聯的BEOL落地問題提供改善的解決方案。在一些實施例中，MoM ASD操作允許減小通孔204 Vx的最小節距，並允許在Mx金屬圖案202的端子部分上完全、零偏移落地，同時保持Mx+1金屬圖案208的相鄰端子元件之間的最小的或接近最小允許E2E節距。
在一些實施例中，將ASD操作與離子金屬電漿(ion metal plasma，IMP)操作相結合，提供一種無切割及零圍繞的製程，用於將第二金屬層Mx+1應用於下伏通孔圖案Vx。在一些實施例中，低κ介電層203' (LK)與ASD操作之組合提供切割金屬Mx+1圖案，Mx+1圖案提供零偏移圍繞及Mx+1長度特徵自由。在一些實施例中，與基於光學微影術的方法及/或基於自對準接觸(self-aligned contact，SAC)的方法相比，ASD操作（多個）提供減少的一系列操作，用於達成改善的導電結構。
第17圖係根據一些實施例的電子製程控制(electronic process control，EPC)系統1700的方塊圖。用於產生對應於上文詳述的FET裝置結構的一些實施例的單元佈局圖的方法，特別是關於電觸點、熱觸點、活性金屬圖案、虛設金屬圖案、及其他散熱結構的添加及置放，可根據此類系統的一些實施例，使用例如EPC系統1700來實施。
在一些實施例中，EPC系統1700係一種通用計算裝置，包括硬體處理器1702及非暫時性、電腦可讀的儲存媒體1704。除其他事項外，電腦可讀儲存媒體1704用電腦程式碼（或指令）1706（即，一組可執行指令）編碼，即，儲存。由硬體處理器1702執行電腦程式碼1706表示（至少部分表示）EPC工具，EPC工具根據一或多個（下文所述的製程及/或方法）實施例如本文所提及方法的一部分或全部。
硬體處理器1702透過匯流排1718與電腦可讀儲存媒體1704電耦合。硬體處理器1702亦透過匯流排1718電耦合至輸入/輸出介面1712。網路介面1714亦透過匯流排1718電連接至硬體處理器1702。網路介面1714連接至網路1716，使得硬體處理器1702及電腦可讀儲存媒體1704能夠透過網路1716連接至外部元件。硬體處理器1702用以執行編碼於電腦可讀儲存媒體1704中的電腦程式碼1706，以便使EPC系統1700可用於執行所提及製程及/或方法的一部分或全部。在一或多個實施例中，硬體處理器1702係中央處理單元(central processing unit，CPU)、多處理器、分散式處理系統、特殊應用積體電路(application specific integrated circuit，ASIC)、及/或適合的處理單元。
在一或多個實施例中，電腦可讀儲存媒體1704係電子、磁性、光學、電磁、紅外、及/或半導體系統（或器件或裝置）。舉例而言，電腦可讀儲存媒體1704包括半導體或固態記憶體、磁帶、可移動電腦碟、隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read only memory，ROM)、剛性磁碟、及/或光碟。在使用光碟的一或多個實施例中，電腦可讀儲存媒體1704包括緊湊型光碟唯讀記憶體(compact disk read only memory，CD ROM)、緊湊型光碟-讀取/寫入(compact disk read/write，CD R/W)、及/或數位視訊光碟(digital video disc，DVD)。
在一或多個實施例中，電腦可讀儲存媒體1704儲存電腦程式碼1706，電腦程式碼1706用以使EPC系統1700（其中此類執行表示（至少部分）EPC工具）可用於執行所提及製程及/或方法的一部分或全部。在一或多個實施例中，電腦可讀儲存媒體1704亦儲存有助於執行所提及製程及/或方法的一部分或全部的資訊。在一或多個實施例中，電腦可讀儲存媒體1704儲存製程控制資料1708，在一些實施例中，製程控制資料1708包括控制算法、製程變量及常數、目標範圍、設定點、程式化控制資料、及用於致能各種製程的基於統計製程控制(statistical process control，SPC)及/或模型預測控制(model predictive control，MPC)的控制的碼。
EPC系統1700包括I/O介面1712。I/O介面1712耦合至外部電路系統。在一或多個實施例中，I/O介面1712包括鍵盤、小鍵盤、滑鼠、軌跡球、軌跡墊、觸控式螢幕、及/或用於傳達資訊及命令至硬體處理器1702的游標方向鍵。
EPC系統1700亦包括耦合至硬體處理器1702的網路介面1714。網路介面1714允許EPC系統1700與一或多個其他電腦系統連接至的網路1716通訊。網路介面1714包括諸如藍芽、WIFI、WIMAX、GPRS、或WCDMA的無線網路介面；或有線網路介面，諸如乙太網、USB、或IEEE 1364。在一或多個實施例中，所提及製程及/或方法的一部分或全部在兩個或兩個以上EPC系統1700中實施。
EPC系統1700用以發送資訊至製造工具1720並自製造工具1720接收資訊，製造工具1720包括離子植入工具、蝕刻工具、沉積工具、塗佈工具、沖洗工具、清洗工具、化學機械平坦化(chemical-mechanical polishing，CMP)工具、測試工具、檢查工具、運輸系統工具、及熱處理工具中之一或多者，其將執行預定的一系列製造操作以生產所需的積體電路裝置。資訊包括操作資料、參數資料、測試資料、及功能資料中之一或多者，用於控制、監控、及/或評估特定製造製程的執行、進展、及/或完成。製程工具資訊儲存於電腦可讀儲存媒體1704中及/或自其檢索。
EPC系統1700用以經由輸入/輸出介面1712接收資訊。經由輸入/輸出介面1712接收的資訊包括指令、資料、程式化資料、設計規則中之一或多者，規定例如層厚度、間隔距離、結構及層電阻率、及特徵尺寸、製程性能歷史、目標範圍、設定點、及/或用於由硬體處理器1702處理的其他參數。資訊透過匯流排1718傳輸至硬體處理器1702。EPC系統1700用以經由I/O介面1712接收與使用者界面(user interface，UI)相關的資訊。該資訊作為使用者界面(user interface，UI) 1710儲存於電腦可讀媒體1704中。
在一些實施例中，所提及製程及/或方法的一部分或全部實施為獨立的軟體應用程序，以供處理器執行。在一些實施例中，所提及製程及/或方法的一部分或全部實施為作為額外軟體應用程式的一部分的軟體應用程式。在一些實施例中，所提及製程及/或方法的一部分或全部實施為軟體應用程式的外掛程式。在一些實施例中，所提及製程及/或方法中之至少一者實施為EPC工具的一部分的軟體應用程式。在一些實施例中，所提及製程及/或方法的一部分或全部實施為由EPC系統1700使用的軟體應用程式。
在一些實施例中，這些製程實現為儲存於非暫時性電腦可讀記錄媒體中的程式的功能。非暫時性電腦可讀記錄媒體的實例包括但不限於外部/可移動及/或內部/內建儲存或記憶體單元，例如，諸如DVD的光碟、諸如硬碟的磁碟、諸如ROM、RAM、記憶卡、及類似者的半導體記憶體中之一或多者。
第18圖係根據一些實施例的積體電路(integrated circuit，IC)製造系統1800、及與之相關聯的IC製造流程的方塊圖，用於製造結合對SSD及EPI設定檔的改善控制的IC裝置。在一些實施例中，基於佈局圖，使用製造系統1800製造以下各者中之至少一者(A)一或多個半導體遮罩或(B)半導體積體電路層中的至少一個組件。
在第18圖中，IC製造系統1800包括實體，諸如設計室1820、遮罩室1830、及IC製造商/晶圓廠(「fabricator，fab」) 1850，這些實體在設計、開發、及製造循環及/或與製造IC裝置1860相關的服務中彼此互動。一旦完成製造製程以在晶圓上形成複數個IC裝置，則晶圓可選擇地發送至後端或後段製程(back-end-of-line，BEOL) 1880，以根據裝置進行程式化、電氣測試、及封裝，以便獲得最終的IC裝置產品。製造系統1800中的實體藉由通訊網路連接。在一些實施例中，通訊網路係單個網路。在一些實施例中，通訊網路係多種不同的網路，諸如內部網路及網際網路。
通訊網路包括有線及/或無線通訊通道。各個實體與其他實體中之一或多者互動，並將服務提供至其他實體中之一或多者及/或自其他實體中之一或多者接收服務。在一些實施例中，設計室1820、遮罩室1830、及IC晶圓廠1850中之兩者或兩者以上由單個較大公司擁有。在一些實施例中，設計室1820、遮罩室1830、及IC晶圓廠1850中之兩者或兩者以上共存於共同設施中並使用共同資源。
設計室（或設計團隊）1820產生IC設計佈局圖1822。IC設計佈局圖1822包括設計用於IC裝置1860的各種幾何圖案。幾何圖案對應於構成待製造的IC裝置1860的各種組件的金屬、氧化物、或半導體層的圖案。各種層結合起來形成各種IC特徵。
舉例而言，IC設計佈局圖1822的一部分包括各種IC特徵，諸如活性區、閘電極、源極及汲極、金屬間互連的金屬接線或通孔、及用於接合墊的開口，待形成於半導體基板（諸如矽晶圓）及設置於半導體基板上的各種材料層中。設計室1820實施適當的設計程序，以形成IC設計佈局圖1822。設計程序包括邏輯設計、實體設計或置放及路由中之一或多者。IC設計佈局圖1822呈現於具有幾何圖案資訊的一或多個資料檔案中。舉例而言，在一些操作中，IC設計佈局圖1822將以GDSII檔案格式或DFII檔案格式表達。
雖然經修改IC設計佈局圖的圖案藉由適當的方法進行調整，以便例如與未經修改IC設計佈局圖相比減少積體電路的寄生電容，但經修改IC設計佈局圖反映改變佈局圖中導電線的位置的結果，且在一些實施例中，與具有經修改IC設計佈局圖而沒有用於形成位於其中的電容隔離結構的特徵的IC結構相比，在IC設計佈局圖中插入與電容隔離結構相關聯的特徵，以進一步減少寄生電容。
遮罩室1830包括遮罩資料準備1832及遮罩製造1844。遮罩室1830使用IC設計佈局圖1822來製造一或多個遮罩1845，用於根據IC設計佈局圖1822製造IC裝置1860的各個層。遮罩室1830執行遮罩資料準備1832，其中IC設計佈局圖1822轉譯成代表性資料檔案(「representative data file，RDF」)。遮罩資料準備1832提供RDF至遮罩製造1844。遮罩製造1844包括遮罩書寫器。遮罩寫入器將RDF轉換成基板上的影像，諸如遮罩（主光罩）1845或半導體晶圓1853。IC設計佈局圖1822由遮罩資料準備1832操縱，以符合遮罩寫入器的特殊特性及/或IC晶圓廠1850的要求。在第18圖中，遮罩資料準備1832及遮罩製造1844圖示為分離的元件。在一些實施例中，遮罩資料準備1832及遮罩製造1844統稱為遮罩資料準備。
在一些實施例中，遮罩資料準備1832包括光學近接性校正(optical proximity correction，OPC)，其使用微影增強技術來補償影像誤差，諸如可產生自繞射、干涉、其他製程效應及類似者的影像誤差。OPC調整IC設計佈局圖1822。在一些實施例中，遮罩資料準備1832包括其他解析度增強技術(resolution enhancement technique，RET)，諸如離軸照明、子解析度輔助特徵、相轉移遮罩、其他適合的技術、及類似者或其組合。在一些實施例中，亦使用反向微影技術(inverse lithography technology，ILT)，其將OPC作為逆成像問題處置。
在一些實施例中，遮罩資料準備1832包括遮罩規則檢查器(mask rule checker，MRC)，遮罩規則檢查器已經歷運用一組遮罩產生規則之OPC中的製程，該組遮罩產生規則含有某些幾何及/或連接性局限以確保足夠餘裕、考慮半導體製造製程中之可變性、及類似者。在一些實施例中，MRC修改IC設計佈局圖1822以在遮罩製造1844期間補償限制，遮罩製造可撤銷藉由OPC執行之修改的部分以便滿足遮罩產生規則。
在一些實施例中，遮罩資料準備1832包括微影術製程檢查(lithography process checking，LPC)，其模擬將藉由IC晶圓廠1850實施以製造IC裝置1860的處理。LPC基於IC設計佈局圖1822模擬此處理，以產生經模擬製造的裝置，諸如IC裝置1860。在一些實施例中，LPC模擬中的處理參數將包括與IC製造循環的各種製程相關聯的參數、與用於製造IC的工具相關聯的參數、及/或製造製程的其他態樣。LPC考慮各種因數，諸如虛像對比度、聚焦深度(「depth of focus，DOF」)、遮罩誤差增強因數(「mask error enhancement factor，MEEF」)、其他適合的因數、及類似者或其組合。在一些實施例中，在經模擬製造裝置已藉由LPC產生之後，若經模擬裝置形狀上未足夠逼近而不能滿足設計規則，則OPC及/或MRC經重複以進一步精細化IC設計佈局圖1822。
應理解，遮罩資料準備1832的以上描述已出於清楚目的予以簡化。在一些實施例中，遮罩資料準備1832包括額外特徵，諸如邏輯運算(logic operation，LOP)以根據製造規則來修改IC設計佈局圖1822。另外，在遮罩資料準備1832期間施加至IC設計佈局圖1822的製程可以多種不同次序執行。
在遮罩資料準備1832之後且在遮罩製造1844期間，遮罩1845或遮罩1845群組基於經修改之IC設計佈局圖1822來製造。在一些實施例中，遮罩製造1844包括基於IC設計佈局圖1822執行一或多個微影術曝光。在一些實施例中，電子束(electron-beam、e-beam)或多個電子束之機構用以基於經修改之IC設計佈局圖在遮罩（光罩或主光罩）1845上形成圖案。遮罩1845將使用選自各種可用技術的製程形成。在一些實施例中，遮罩1845使用二元技術形成。在一些實施例中，遮罩圖案包括不透明區及透明區。用以曝光已塗佈於晶圓上的影像敏感材料層（例如，光阻劑）的諸如紫外(ultraviolet，UV)光束的輻射束藉由不透明區阻斷，且投射穿過透明區。在一個實例中，遮罩1845的二元遮罩版本包括透明基板（例如，熔融石英）及塗覆於二元遮罩的不透明區中的不透明材料（例如，鉻）。
在另一實例中，使用相轉移技術形成遮罩1845。在遮罩1845的相轉移遮罩(phase shift mask，PSM)版本中，形成於相轉移遮罩上的圖案中的各種特徵用以具有恰當相位差以增強解析度及成像質量。在各種實例中，相轉移遮罩將係經衰減PSM或交變PSM。藉由遮罩製造1844產生的遮罩用於多種製程中。舉例而言，此類遮罩用於離子植入製程中以在半導體晶圓1853中形成各種經摻雜區，用於蝕刻製程中以在半導體晶圓1853中形成各種經蝕刻區，及/或在其他適合製程中。
IC晶圓廠1850包括晶圓製造1852。IC晶圓廠1850為IC製造業務，包括用於製造多種不同IC產品的一或多個製造設施。在一些實施例中，IC晶圓廠1850為半導體代工。舉例而言，可存在用於複數個IC產品前端製造的製造設施（前段製程(front-end-of-line，FEOL)製造），而第二製造設施可提供用於IC產品的互連及封裝的後端製造（後段製程(back-end-of-line，BEOL)製造），且第三家製造設施可提供用於代工業務的其他服務。
晶圓製造1852包括形成遮罩材料之經圖案化層，遮罩材料形成於半導體基板上，由包括一或多個層的光阻劑、聚醯亞胺、氧化矽、氮化矽（例如，Si 3N 4、SiON、SiC、SiOC）、或其組合的遮罩材料製成。在一些實施例中，遮罩1845包括單層的遮罩材料。在一些實施例中，遮罩1845包括多層的遮罩材料。
在一些實施例中，IC晶圓廠1855包括晶圓製造1857。IC晶圓廠1855係IC製造業務，包括用於製造各種不同IC產品的一或多個製造設施。在一些實施例中，IC晶圓廠1855為提供用於IC產品的互連及封裝（後段製程(back-end-of-line，BEOL)製造）的後端製造以對晶圓1859添加一或多個金屬化層的製造設施，且第三製造設施（未顯示）可提供用於諸如封裝及標籤的代工業務的其他服務。
在一些實施例中，藉由曝光於照明源來圖案化遮罩材料。在一些實施例中，照明源係電子束源。在一些實施例中，照明源係發光的燈。在一些實施例中，光係紫外光。在一些實施例中，光係可見光。在一些實施例中，光係紅外光。在一些實施例中，照明源發射不同（UV、可見光、及/或紅外）光之組合。
在一些實施例中，蝕刻製程包括將功能區（多個）中的經曝光結構呈現於含氧大氣中，以氧化經曝光結構的外部部分，接著進行化學修整製程，諸如上文所述的電漿蝕刻或液體化學蝕刻，以移除氧化材料並留下經修改結構。在一些實施例中，先進行氧化，接著執行化學修整，以將更大的尺寸選擇性提供至經曝光材料，並減少製造製程期間意外移除材料的可能性。在一些實施例中，經曝光結構可包括鰭式場效電晶體(Fin Field Effect Transistor，FinFET)的鰭片結構，其中鰭片嵌入覆蓋鰭片側面的介電支撐介質中。在一些實施例中，功能區的鰭片的經曝光部分在位於介電支撐介質的頂表面之上的鰭片的頂表面及側面，其中介電支撐介質的頂表面已凹陷至鰭片的頂表面的位準之下，但仍然覆蓋鰭片的側面的下部部分。
在遮罩圖案化操作之後，蝕刻未由遮罩覆蓋的區域，以修改經曝光區域（多個）內的一或多個結構的尺寸。在一些實施例中，根據一些實施例，使用電漿蝕刻、反應離子蝕刻(reactive ion etching，RIE)、或液體化學蝕刻溶液來執行蝕刻。液體化學蝕刻溶液的化學成分包括諸如檸檬酸(C 6H 8O 7)、過氧化氫(H 2O 2)、硝酸(HNO 3)、硫酸(H 2SO 4)、鹽酸(HCl)、乙酸(CH 3CO 2H)、氫氟酸(HF)、緩衝氫氟酸(BHF)、磷酸(H 3PO 4)、氟化銨(NH 4F)氫氧化鉀(KOH)、乙二胺鄰苯二酚(EDP)、TMAH（四甲基氫氧化銨）、或其組合的蝕刻劑中之一或多者。
在一些實施例中，蝕刻製程為乾式蝕刻或電漿蝕刻製程。基板材料的電漿蝕刻係使用由電磁場激發的含鹵素的反應氣體以離解成離子。反應性或蝕刻氣體包括例如CF 4、SF 6、NF 3、Cl 2、CCl 2F 2、SiCl 4、BCl 2、或其組合，儘管在本揭露之實施例的範圍內亦設想其他半導體材料蝕刻氣體。根據本領域已知的電漿蝕刻方法，藉由交變電磁場或固定偏壓加速離子撞擊經曝光材料。
在一些實施例中，共用ALD中利用的自限制表面反應特性的分子級處理技術包括例如分子層沉積(Molecular Layer Deposition，MLD)及自組裝單分子膜(self-assembled monolayer，SAM)。MLD利用連續的前驅物表面反應，其中前驅物引入晶圓表面之上的反應區中。前驅體吸附至晶圓表面，在那裡由物理吸附所局限。接著，前驅物與許多活性表面位點發生快速化學吸附反應，導致在特定組裝體或定期重複出現的結構中自限性形成分子附著。這些MLD結構將使用比一些傳統沉積技術更低的製程溫度成功形成。
SAM係一種沉積技術，涉及晶圓表面上有組織有機結構的自發黏附。這一黏附涉及利用與晶圓表面相對較弱的交互作用自汽相或液相吸附有機結構。最初，結構藉由物理吸附經由例如凡得瓦力或極性相互作用吸附於表面上。接著，自組裝單分子膜將藉由化學吸附製程局限於表面。在一些實施例中，SAM藉由與晶圓表面（多個）的化學吸附驅動的交互作用生長與單個分子一樣薄的層的能力在形成包括例如「近零厚度」活化層或阻障層的薄膜時將特別有用。SAM亦將在區域選擇性沉積(area selective deposition，ASD)（或區域特定沉積）中特別有用，使用與下伏晶圓表面的特定部分表現出優先反應的分子，以便促進或阻礙目標區域中的後續材料生長。在一些實施例中，SAM用於形成後續區域選擇性ALD (area-selective ALD，AS-ALD)或區域選擇性CVD (area-selective CVD，AS-CVD)的基礎或藍圖區域。
ALD、MLD、及SAM製程表示製造薄層的可行選擇（在一些實施例中，所製造的層僅有幾個原子厚），這些薄層針對預期的IC裝置應用而言具有足夠的均勻性、一致性、及/或純度。藉由將製造的材料系統的成分單獨及順序地輸送至處理環境中，這些製程及對所得表面化學反應的精確控制允許很好地控制處理參數及所得薄膜（多個）的目標組成物及性能。
第19圖係根據一些實施例的在製造IC裝置的晶圓廠/前端/代工廠內界定的各種處理部門的示意圖。前段製程(front-end-of-line，FEOL)及後段製程(back-end-of-line，BEOL) IC裝置製造中利用的處理部門通常包括用於在各個處理部門之間移動晶圓的晶圓傳輸操作1902。在一些實施例中，晶圓傳輸操作將與第17圖中所示的電子製程控制(electronic process control，EPC)系統整合，並用於提供製程控制操作，確保晶圓經及時處理並按順序交付至由製程流程判定的適當處理部門。在一些實施例中，EPC系統亦將為所界定的處理設備的正確操作提供控制及/或品質保證及參數資料。由晶圓傳輸操作1902互連的將係提供例如光學微影術操作1904、蝕刻操作1906、離子植入操作1908、清理/剝離操作1910、化學機械研磨(chemical-mechanical polishing，CMP)操作1912、磊晶生長操作1914、沉積操作1916、及熱處理1918的各種處理部門。
根據一些實施例，用於製造積體電路裝置的方法包括以下操作:在半導體基板上沉積第一金屬圖案，使用區域選擇性沉積在第一金屬圖案的第一導電線的第一部分上沉積第一通孔，使用區域選擇性沉積在第一金屬圖案的相鄰第二導電線的第二部分上沉積第二通孔，第一通孔與第二通孔同時形成，並由介電材料的第一區域分離開，其中第一通孔及第二通孔藉由最小邊對邊間距分離開，及使用第二區域選擇性沉積在第一通孔及第二通孔上沉積第二金屬圖案的第一部分，以形成沒有邊緣偏移的第一金屬圖案/通孔/第二金屬堆疊。
用於製造積體電路裝置的方法的一些實施例亦包括一或多個額外操作，包括例如：沉積曝光第一通孔及第二通孔的表面部分的第一遮罩圖案，在半導體基板上執行傾斜角度植入，其中第二金屬圖案的相鄰部分在第二金屬圖案的相鄰部分之間界定植入排斥區，使用第三區域選擇性沉積形成第二金屬圖案的第二部分，使用非區域選擇性金屬沉積形成第二金屬圖案的第二部分，使用非區域選擇性金屬沉積形成第二金屬圖案的第二部分，形成切割金屬圖案以曝光第二金屬圖案的目標區域，及自第二金屬圖案移除目標區域，形成第一通孔及第二通孔，其端對端間距不大於用於積體電路裝置設計的端對端間距規則允許的最小端對端間距的150%，形成第一通孔及第二通孔，其端對端間距不大於20 nm，及/或在第一金屬圖案上形成第一遮罩圖案，其中第一遮罩圖案在單個開口中曝光第一導電線上的第一部分及第二導電線上的第二部分，及形成第一通孔及第二通孔以具有基本梯形邊緣組態。
根據一些實施例，製造積體電路裝置的方法包括以下操作：在半導體基板上方形成具有第一末端的第一導電線，在半導體基板上方形成具有第二末端的第二導電線，其中第一末端及第二末端由介電材料分離開，在第一導電線及第二導電線上方形成遮罩圖案，遮罩圖案曝光第一導電線、第二導電線及介電材料，及僅在第一導電線及第二導電線的經曝光部分上執行導電材料的第一區域選擇性沉積(area selective deposition，ASD)，以僅在與第一末端相鄰的第一導電線上形成第一通孔，及在與第二末端相鄰的第二導電線上形成第二通孔。
製造積體電路裝置的方法的一些實施例亦包括一或多個額外操作，包括例如：將第一通孔的第一壁與第一末端的第一壁對準，將第二通孔的第一壁與第二末端的第一壁對準，將第一通孔與第一導電線對準，及將第二通孔與第二導電線對準，以形成導電線/通孔零圍繞組件，在第一通孔及第二通孔上方沉積介電材料，並對介電材料進行平坦化，以曝光第一通孔及第二通孔的上表面以及分離第一通孔與第二通孔的介電材料的一部分，形成曝光第一通孔及第二通孔的上表面的部分及分離第一通孔與第二通孔的介電材料的第二遮罩圖案，執行介電材料的第二區域選擇性沉積(area selective deposition，ASD)以形成介電結構，形成曝光介電結構及第一通孔及第二通孔的上表面的部分的第三遮罩圖案，在半導體基板上方形成金屬層，對金屬層進行平坦化以移除金屬層的上部部分，及在第一通孔及第二通孔上方形成金屬圖案，在金屬圖案上方形成切割金屬圖案以曝光第一通孔與第二通孔之間的金屬圖案的一部分及/或自相鄰的第一通孔與第二通孔之間移除金屬圖案的經曝光部分。
根據一些實施例，積體電路裝置包括結構，該些結構包括具有第一金屬側壁的第一金屬圖案、在第一金屬圖案的第一部分上方具有第一通孔側壁的第一通孔、在第一通孔及第二通孔上方具有第二金屬側壁的第二金屬圖案，其中第一金屬側壁、第一通孔側壁、及第二金屬側壁對準以形成零圍繞導電堆疊。
積體電路裝置的一些實施例亦包括一或多個額外結構，包括例如：與第一通孔相鄰的第二通孔，其中第一通孔與第二通孔藉由對應於積體電路裝置設計的間距規則允許的最小端對端間距的距離分離開，與第一通孔相鄰的第二通孔，其中第一通孔與第二通孔藉由不大於20 nm的間距分離開，第三通孔藉由不小於由積體電路裝置設計的間距規則允許的一個圖案/一個蝕刻(one pattern/one etch，1P1E)極紫外(extreme ultraviolet，EUV)節距與第一通孔及第二通孔兩者分離開，及/或具有梯形周邊輪廓的第一通孔及第二通孔，包括主基座、副基座、及兩個非平行支腿，其中第一通孔及第二通孔的主基座定向為第一通孔的主基座與第二通孔的主基座相對。
前述內容概述若干實施例的特徵，使得熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應瞭解，其可易於使用本揭露之實施例作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露之實施例的精神及範疇，且此類等效構造可在本文中進行各種改變、取代、及替代而不偏離本揭露之實施例的精神及範疇。
102:介電材料 104:導電材料 106:鈍化材料 108:導電材料 110:導電結構 112:蝕刻種 200:IC裝置 201:ESL 202:Mx金屬圖案 203:介電層 203':低κ介電層 203'':第二低κ介電層 204:通孔 204s:單通孔 204(-):通孔位置 204(+):通孔位置 205:硬遮罩 205':第二硬遮罩 205'':第三硬遮罩 206h:水平通孔圖案開口 206h':通孔開口 206s:單通孔圖案開口 206s':第二通孔開口 206v:垂直通孔圖案開口 206v':第二通孔開口 208:Mx+1金屬圖案 208a:Mx+1金屬圖案的第一部分 208b:Mx+1金屬圖案的第二部分 214d:對角通孔間距 214d1:對角分離距離 214d2:通孔分離/間距 214h:水平間距 214o:通孔對通孔間距 214v:垂直間距 215:基板表面垂直軸 216:傾斜角 216':傾斜角 217:通孔陣列 218:204的厚度/厚度值 220:208a的厚度/厚度值 222:208b的厚度/厚度值 224:植入物種 225:植入排斥區 226:植入區/植入表面區域 228:通孔傾斜角 228':通孔傾斜角 234:介電結構 234':介電結構的殘餘部分 236:遮罩圖案 242:切割金屬圖案 243:切割金屬區域 244:第一網 245,245':一對切割金屬圖案 246:第二網 1400:製造製程 1402~1416:操作 1500:製造製程 1502~1516:操作 1600:製造製程 1602~1610:操作 1604'~1609':操作 1700:EPC系統 1702:硬體處理 1704:電腦可讀儲存媒體 1706:電腦程式碼 1708:製程控制資料 1710:UI 1712:I/O介面 1714:網路介面 1716:網路 1718:匯流排 1720:製造工具 1800:製造系統 1820:設計室 1822:IC設計佈局圖 1830:遮罩室 1832:遮罩資料準備 1844:遮罩製造 1845:遮罩 1850:IC晶圓廠 1852:晶圓製造 1853:半導體晶圓 1855:IC晶圓廠 1857:晶圓製造 1853:晶圓 1860:IC裝置 1880:BEOL 1902:晶圓傳輸操作 1904:光學微影術操作 1906:蝕刻操作 1908:離子植入操作 1910:清理/剝離操作 1912:CMP操作 1914:磊晶生長操作 1916:沉積操作 1918:熱處理
本揭露的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中的標準規範，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。 第1A圖係根據一些實施例的用於製造FET裝置的區域選擇性沉積(area selective deposition，ASD)的正投影圖。 第1B圖係根據一些實施例的用於製造FET裝置的區域選擇性沉積(area selective deposition，ASD)的正投影圖。 第2A圖係根據一些實施例的用於IC裝置的MLI結構的平面圖。 第2B圖係根據一些實施例的與水平通孔圖案開口相鄰的IC裝置的MLI結構的平面圖。 第3圖係根據一些實施例的IC裝置結構的橫截面圖。 第4A圖至第4H圖係根據一些實施例的IC裝置結構的橫截面圖。 第5圖係根據一些實施例的IC裝置結構的橫截面圖。 第6A圖至第6H圖係根據一些實施例的IC裝置結構的橫截面圖。 第7A圖及第7B圖係根據一些實施例的IC裝置結構的橫截面圖，而第7C圖及第7D圖係第7A圖及第7B圖中所示的IC裝置結構的平面圖。 第8圖係根據一些實施例的IC裝置結構的平面圖。 第9圖係根據一些實施例的IC裝置結構的平面圖。 第10圖係根據一些實施例的IC裝置結構的平面圖。 第11圖係根據一些實施例的IC裝置結構的平面圖。 第12圖係根據一些實施例的IC裝置結構的平面圖。 第13A圖至第13E圖係根據一些實施例的IC裝置結構的平面圖。 第14圖係根據一些實施例的用於生產IC裝置的製造製程的流程圖。 第15圖係根據一些實施例的用於生產IC裝置的製造製程的流程圖。 第16圖係根據一些實施例的用於生產IC裝置的製造製程的流程圖。 第17圖係根據一些實施例的用於製造FET裝置的系統的示意圖。 第18圖係根據一些實施例的IC裝置設計、製造、及IC裝置的程式化的流程圖。 第19圖係根據一些實施例的用於製造IC裝置的處理系統的示意圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
200:積體電路裝置
202:Mx金屬圖案
204:通孔
206h:水平通孔圖案開口
206s:單通孔圖案開口
206v:垂直通孔圖案開口
208:Mx+1金屬圖案
214d:對角分離距離
214h:水平間距
214v:垂直間距

Claims (20)

  1. 一種製造一積體電路裝置的方法，其包含以下步驟： 在一半導體基板上沉積一第一金屬圖案； 使用一區域選擇性沉積在該第一金屬圖案的一第一導電線的一第一部分上沉積一第一通孔； 使用該區域選擇性沉積在該第一金屬圖案的一相鄰第二導電線的一第二部分上沉積一第二通孔，該第一通孔與該第二通孔同時形成，並由介電材料的一第一區域分離開，其中該第一通孔及該第二通孔藉由一最小邊對邊間距分離開；及 使用一第二區域選擇性沉積在該第一通孔及該第二通孔上沉積一第二金屬圖案的一第一部分，以形成沒有邊緣偏移的一第一金屬圖案/通孔/第二金屬堆疊。
  2. 如請求項1所述的方法，其進一步含以下步驟： 沉積曝光該第一通孔及該第二通孔的多個表面部分的一第一遮罩圖案。
  3. 如請求項1所述的方法，其進一步含以下步驟： 在該半導體基板上執行一傾斜角度植入，其中該第二金屬圖案的多個相鄰部分在該第二金屬圖案的該些相鄰部分之間界定一植入排斥區。
  4. 如請求項1所述的方法，其進一步含以下步驟： 使用一第三區域選擇性沉積形成該第二金屬圖案的一第二部分。
  5. 如請求項1所述的方法，其進一步含以下步驟： 使用一非區域選擇性金屬沉積形成該第二金屬圖案的一第二部分。
  6. 如請求項1所述的方法，其進一步含以下步驟： 使用一非區域選擇性金屬沉積形成該第二金屬圖案的一第二部分； 形成一切割金屬圖案以曝光該第二金屬圖案的一目標區域；及 自該第二金屬圖案移除該目標區域。
  7. 如請求項1所述的方法，其進一步含以下步驟： 形成該第一通孔及該第二通孔，其中一端對端間距不大於由該積體電路裝置設計的一端對端間距規則允許的一最小端對端間距的150%。
  8. 如請求項1所述的方法，其進一步含以下步驟： 以不大於20 nm的一端對端間距形成該第一通孔及該第二通孔。
  9. 如請求項1所述的方法，其進一步含以下步驟： 在該第一金屬圖案上形成一第一遮罩圖案，其中該第一遮罩圖案在該第一導電線上曝光該第一部分，且 該第二導電線的該第二部分在一單個開口中；及 形成該第一通孔及該第二通孔以具有一基本梯形邊緣組態。
  10. 一種製造一半導體裝置的方法，其包含以下步驟： 在一半導體基板上方形成具有一第一末端的一第一導電線； 在該半導體基板上方形成具有一第二末端的一第二導電線，其中該第一末端與該第二末端由一介電材料分離開； 在該第一導電線及該第二導電線上方形成一遮罩圖案，該遮罩圖案曝光該第一導電線、該第二導電線及該介電材料；及 僅在該第一導電線及該第二導電線的該些經曝光部分上執行導電材料的一第一區域選擇性沉積，以僅形成： 一第一通孔，在該第一導電線上與該第一末端相鄰，及 一第二通孔，在該第二導電線上與該第二末端相鄰。
  11. 如請求項10所述的方法，其進一步含以下步驟： 將該第一通孔的一第一壁與該第一末端的一第一壁對準，及 將該第二通孔的一第一壁與該第二末端的一第一壁對準。
  12. 如請求項10所述的方法，其進一步含以下步驟： 將該第一通孔與該第一導電線對準；及 將該第二通孔與該第二導電線對準以形成多個導電線/通孔零圍繞組件。
  13. 如請求項10所述的方法，其進一步含以下步驟： 在該第一通孔及該第二通孔上方沉積一介電材料；及 對該介電材料進行平坦化以曝光該第一通孔及該第二通孔的多個上表面以及分離該第一通孔與該第二通孔的該介電材料的一部分。
  14. 如請求項13所述的方法，其進一步含以下步驟： 形成一第二遮罩圖案，該第二遮罩圖案曝光該第一通孔及該第二通孔的該些上表面的多個部分及分離該第一通孔與該第二通孔的該介電材料；及 執行介電材料的一第二區域選擇性沉積以形成一介電結構。
  15. 如請求項14所述的方法，其進一步含以下步驟： 形成一第三遮罩圖案，該第三遮罩圖案曝光該些介電結構以及該第一通孔及該第二通孔的該些上表面的多個部分； 在該半導體基板上方形成一金屬層；及 對該金屬層進行平坦化以移除該金屬層的一上部部分並在該第一通孔及該第二通孔上方形成一金屬圖案。
  16. 如請求項15所述的方法，其進一步含以下步驟： 在該金屬圖案上方形成一切割金屬圖案以曝光該第一通孔與該第二通孔之間的該金屬圖案的一部分；及 自相鄰的該第一通孔與該第二通孔之間移除該金屬圖案的該經曝光部分。
  17. 一種積體電路裝置，其包含： 一第一金屬圖案，該第一金屬圖案具有一第一金屬側壁； 一第一通孔，該第一通孔在該第一金屬圖案的一第一部分上方具有一第一通孔側壁； 一第二金屬圖案，該第二金屬圖案在該第一通孔及該第二通孔上方具有一第二金屬側壁，其中該第一金屬側壁、該第一通孔側壁及該第二金屬側壁對準以形成一零圍繞導電堆疊。
  18. 如請求項17所述之積體電路裝置，其進一步包含： 一第二通孔，該第二通孔與該第一通孔相鄰，其中該第一通孔與該第二通孔藉由對應於由該積體電路裝置設計的一間距規則允許的一最小端對端間距的一距離分離開。
  19. 如請求項17所述之積體電路裝置，其進一步包含： 一第二通孔，該第二通孔與該第一通孔相鄰，其中該第一通孔與該第二通孔藉由不大於20 nm的一距離分離開；及 一第三通孔，該第三通孔藉由不小於一一個圖案/一個蝕刻極紫外節距的一距離與該第一通孔及該第二通孔兩者分離開，該一個圖案/一個蝕刻極紫外節距為由該積體電路裝置設計的一間距規則允許。
  20. 如請求項19所述之積體電路裝置，其中： 該第一通孔及該第二通孔具有一梯形周邊輪廓，該梯形周邊輪廓包括一主基座、一副基座及兩個非平行支腿，其中該第一通孔及該第二通孔定向為該第一通孔的該主基座與該第二通孔的該主基座相對。
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