JP2021530101A - 選択的二重層誘電体再成長を用いた完全な自己整合ビア - Google Patents

選択的二重層誘電体再成長を用いた完全な自己整合ビア Download PDF

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Abstract

基板を処理するための方法において、第１の誘電体層内に配置された複数の導電性構造の上に導電性キャップ層が選択的に形成される。第１の誘電体層の上に第２の誘電体層が選択的に形成される。第２の誘電体層の上に第３の誘電体層が選択的に形成される。次いで、複数の導電性構造及び第３の誘電体層の上に第４の誘電体層が形成され、その後、第４の誘電体層の内部に相互接続構造が形成される。相互接続構造はビア構造を含み、このビア構造は第１の部分及び第２の部分を有し、第１の部分は、第１の部分の側壁が第３の誘電体層によって取り囲まれるように導電性キャップ層の上に配置され、第２の部分は、第１の部分及び第３の誘電体層の上に配置される。

Description

関連出願の相互参照
本出願は、２０１８年６月２７日に出願された米国仮特許出願第６２／６９０，８３８号明細書の利益を主張するものであり、この仮特許出願の内容全体が参照により本明細書に組み込まれる。
本発明は、所与の基板又はウェハ上での材料のパターン形成、堆積及び除去のためのシステム及びプロセスを含む半導体微細加工に関する。
リソグラフィプロセスにおいて線幅を縮小する方法は、歴史的に、より大きいＮＡの光学系（開口数）、より短い露光波長、又は空気以外の界面媒体（水浸など）の使用を伴う。従来のリソグラフィプロセスの解像度が理論上の限界に近づくにつれ、製造者は、光学的限界を克服するために、ダブルパターニング（ＤＰ）法などのマルチプルパターニング（ＭＰ）法に目を向け始めている。
材料処理方法論（例えば、フォトリソグラフィ）では、パターン形成された層を生成することには、フォトレジストなどの放射線感受性の材料の薄い層を基板の上側表面に塗布することが含まれる。この放射線感受性材料の薄い層は、レリーフパターンに変換され、これをエッチングマスクとして使用して、パターンを基板上の下にある層に転写することができる。放射線感受性材料の薄い層のパターン形成は、一般的に、例えば、フォトリソグラフィシステムを使用することによる、この放射線感受性材料の薄い層の上へのレチクル（及び関連する光学系）を介した活性エネルギー線への露光プロセスを伴う。次いで、露光プロセスに続いて、現像溶剤を使用することにより、（ポジ型のフォトレジストの場合と同様に）放射線感受性材料の薄い層の照射領域の除去か、又は（ネガ型レジストの場合と同様に）非照射領域の除去が行われることがある。幾つかの実施形態では、エッチングマスクは、複数のサブレイヤを更に含むことがある。
基板上に放射線又は光のパターンを露光するための従来のリソグラフィ技術には、露光されたフィーチャのサイズを制限し、且つ露光されたフィーチャ間のピッチ又は間隔を制限する、様々な課題がある。従来のリソグラフィ技術を改善するために、様々な研究が行われてきた。例えば、露光限界を緩和するための関連技術では、ダブルパターニング方式を適用して、従来のリソグラフィ技術で現在可能であるよりも小さなピッチでのより小さなフィーチャのパターン形成を可能にしている。
製造されるデバイスが小型化するにつれて、パターン形成されるフィーチャの限界寸法（ＣＤ）又は解像度の生成がますます困難になっている。その問題に加えて、更なる課題が、フォトリソグラフィ位置合わせ不良などの、２つのフォトリソグラフィプロセス間のオーバーレイに関連して存在する。マスク及びパターンが正しく位置合わせされていないと、デバイス不良及び故障が発生することがある。例えば、ラインが部分的に切断されるか又は所望の位置で切断されないことがあり、開口部が誤った場所に配置されることがあり、或いはそうでなければ短絡が発生することがある。そのような位置合わせ不良は、金属ライン及びビアの複数の層を下にあるトランジスタと相互接続する場合に、基板のメタライゼーション中にも課題をもたらす。メタライゼーションに関連した別の課題は、トレンチ及びビアを、周囲の誘電材料に損傷を与えることなく生成することである。
本明細書の技術（又は方法）は、配線工程（ＢＥＯＬ）におけるメタライゼーション中のパターン形成などの、基板にパターン形成するための方法を含む。本明細書の技術は、完全に自己整合されたビア及びラインを可能にする。本明細書の技術は、二重層誘電体の選択的成長を使用して、望ましくない構成のエッチング停止層又は膜を使用することなく、トレンチ及びビアパターン形成の自己整合を可能にする。二重層誘電体構造では、第１の誘電体層は、隣接する金属ラインからの電気的絶縁を提供することができ、第２の誘電体層は、トレンチ及びビアのパターン形成中の第１の誘電体のエッチングを防止することができる。両方の誘電体層とも、同じチャンバ内で堆積させることができ、殆どのエッチング停止層のように除去される代わりに、配線層内の基板上に残ることができる。
当然ながら、本明細書に開示する製造ステップの順序は、明確にするために提示されている。一般に、これらの製造ステップは、任意の好適な順序で実施され得る。加えて、本明細書における様々な特徴、技術、構成などのそれぞれは、本開示の異なる箇所で考察されることがあるが、それらの概念のそれぞれは、互いに独立して又は互いと組み合わせて実行され得ることに留意されたい。従って、本開示は、多くの異なる態様で具現化及び検討することができる。
この要約のセクションは、本開示又は特許請求される本発明の全ての実施形態及び／又は付加的に新規な態様を指定するものではないことに留意されたい。代わりに、この概要は、異なる実施形態と、従来技術に対する新規性に関する対応点とについての、予備的な考察のみを提供する。本発明及び実施形態の更なる詳細及び／又は予想される観点については、読者は、以下で更に議論されるような、本開示の発明を実施するための形態セクション及び対応する図面を参照されたい。
本開示の態様によれば、基板を処理するための方法が提供される。開示する方法では、基板が提供される。基板は、第１の誘電体層と、第１の誘電体層内に形成された複数の導電性構造とを含む。第１の誘電体層の上面は、導電性構造の上面と同じ高さになっている。次いで、導電性構造の上に導電性キャップ層が形成され、この導電性キャップ層は、上面及び側壁を有して、導電性構造の上に選択的に配置される。続いて、第１の誘電体層の上に第２の誘電体層が形成される。第２の誘電体層は、導電性キャップ層の上面が露出するか又は覆われていない状態になり、導電性キャップ層の側壁が第２の誘電体層と直接的に接触するように、第１の誘電体層の上に選択的に配置される。
第２の誘電体層が第１の誘電体層の上に選択的に形成された後、第３の誘電体層が第２の誘電体層の上に形成され、ここで、第３の誘電体層は、導電性キャップ層の上面が露出するか覆われていない状態になり且つ第３の誘電体層の上面よりも低くなるように、第２の誘電体層の上に選択的に配置される。次いで、複数の導電性構造及び第３の誘電体層の上に第４の誘電体層が形成される。続いて、第４の誘電体層の内部に相互接続構造が形成される。相互接続構造はビア構造を含み、このビア構造は第１の部分及び第２の部分を有し、第１の部分は、第１の部分の側壁が第３の誘電体層と直接的に接触するように導電性キャップ層の上に配置され、第２の部分は、第１の部分及び第３の誘電体層の上に配置される。
幾つかの実施形態では、第３の誘電体層は、エッチングプラズマが第３の誘電体層を除去するよりも速く第４の誘電体層を除去することができるように、第４の誘電体層に対するエッチング選択比を有することができる。第３の誘電体層は、金属含有誘電体材料、又は第４の誘電体層に対してある程度のエッチング選択比を有する任意の誘電体材料から作製することができる。
幾つかの実施形態では、導電性キャップ層は、第２の誘電体層が形成された後で、複数の導電性構造の上に選択的に堆積される。幾つかの実施形態では、導電性構造の各々は、ビア構造及びライン構造のうちの少なくとも１つを含む。更に、導電性キャップ層は、ルテニウム、タングステン、ニッケル、又はコバルトのうちの少なくとも１つを含むことがある。第３の誘電体層は、金属含有誘電体材料から作製することができる。
幾つかの実施形態では、第２の誘電体層の高さは、第３の誘電体層の高さの少なくとも２倍である。幾つかの実施形態では、第２の誘電体層及び第３の誘電体層は、同じ堆積チャンバ内で形成される。幾つかの実施形態では、導電性キャップ層、第２及び第３の誘電体層は、共通の処理ツールを使用することにより形成される。処理ツールは、導電性キャップ層、第２の誘電体層、及び第３の誘電体層をそれぞれ形成するように構成されている１つ又は複数のチャンバを含む。
開示される方法では、第４の誘電体層内に相互接続開口部を形成することがあり、この相互接続開口部は、トレンチ開口部と、トレンチ開口部の下に配置され、複数の導電性構造のうちの１つを露出させるビア開口部と、を含む。バリア層（又はライナー）が、相互接続開口部と、複数の導電性構造のうちの露出した（又は覆われていない）１つとを覆うように形成される。続いて、導電層をバリア層の上に形成して相互接続開口部を充填し、この導電層は、第４の誘電体層の上面を更に覆う。表面平坦化処理を実施して、第４の誘電体層の上面上の過剰な導電層を除去する。
幾つかの実施形態では、導電層は、以下を含む複数の方式を通して形成することができる。（ａ）導電層の上部が第４の誘電体膜の上面と同じ高さである底部充填堆積、（ｂ）第４の誘電体膜に対して結果的に得られる導電層の過剰分は最小限であり非常に均一であり、第４の誘電体層の上面上の過剰な導電層を除去するために、エッチリセス（ｅｔｃｈ−ｒｅｃｅｓｓ）又は表面平坦化処理を行うことができるような、導電層の堆積、（ｃ）導電層は第４の誘電体層の上面を覆い、表面平坦化処理を実施して第４の誘電体層の上面上の過剰な導電層を除去することができる、従来の導電層の堆積。
幾つかの実施形態では、第３の誘電体層は、相互接続開口部が第４の誘電体層内に形成されるときに、エッチング処理から第２の誘電体層を保護するように構成されている。第２の誘電体層の高さは３ｎｍ〜１５ｎｍの範囲内であり、その結果、第２の誘電体層は、導電性構造と相互接続構造との間の電気的短絡を防止する。
本開示の別の態様によれば、半導体デバイスが提供される。開示されるデバイスでは、複数の導電性構造が第１の誘電体層内に配置され、この複数の導電性構造の上面及び第１の誘電体層の上面は、同一平面上にある。更に、導電性キャップ層は、上面及び側壁を有して、導電性構造の上に選択的に配置される。第２の誘電体層は、第１の誘電体層の上に選択的に配置され、その結果、導電性キャップ層の側壁が第２の誘電体層と直接的に接触するようになる。第３の誘電体層は、第２の誘電体層の上に選択的に配置され、その結果、導電性キャップ層の上面が、第３の誘電体層の上面よりも低くなる。幾つかの実施形態では、導電性キャップ層と第３の誘電体層との間の上述した高さの差は、続いて形成されるビア構造のための自己整合をもたらす。
開示されるデバイスでは、第４の誘電体層は、複数の導電性構造及び第３の誘電体層の上に配置される。第４の誘電体層内に相互接続構造が更に置かれる。相互接続構造は、トレンチ構造と、トレンチ構造の下に配置されトレンチ構造に接続されるビア構造と、を含む。ビア構造は第１の部分及び第２の部分を有し、第１の部分は、第１の部分の側壁が第３の誘電体層と直接的に接触するように導電性キャップ層の上に配置され、第２の部分は、第１の部分及び第３の誘電体層の上に配置される。開示されるデバイスでは、導電性キャップ層と第３の誘電体層との間の高さの差、及び第３の誘電体層と第４の誘電体層との間のエッチング選択比は、ビア構造と導電性キャップ層との間の自己整合をもたらす。
本開示の更に別の態様によれば、第１の導電性構造が第１の誘電体層内に形成され、第１の導電性構造は、第１の誘電体層の上面から第１の誘電体層の中へと延びる。導電性キャップ層は、上面及び側壁を有して、導電性構造の上に選択的に配置される。更に、誘電体スタックが、第１の誘電体層の上に選択的に配置される。誘電体スタックは導電性キャップ層の側壁と直接的に接触し、誘電体スタックの上面は、導電性キャップ層の上面よりも高い。開示されるデバイスは、第１の導電性構造の上に形成される第２の導電性構造も含む。第２の導電性構造は第１の部分及び第２の部分を有し、第１の部分は、第１の部分の側壁が誘電体スタックと直接的に接触するように導電性キャップ層の上に配置され、第２の部分は、第１の部分及び誘電体スタックの上に配置される。
本開示の態様は、添付の図面と共に読まれると、以下の詳細な説明から最もよく理解される。業界の標準的な慣行に従い、様々な特徴が縮尺通りに描かれていないことに留意されたい。実際に、様々な特徴の寸法は、説明を明確にするために任意に拡大又は縮小される場合がある。
幾つかの実施形態による、相互接続構造を製造する様々な中間ステップの断面図である。 幾つかの実施形態による、相互接続構造を形成するように構成されている第１の半導体装置の概略図である。 幾つかの実施形態による、相互接続構造を形成するように構成されている第２の半導体装置の概略図である。 幾つかの実施形態による、相互接続構造を形成するように構成されている第３の半導体装置の概略図である。 幾つかの実施形態による、相互接続構造を製造するためのプロセスの流れ図である。
以下の本開示は、提供される主題の異なる特徴を実装するための多くの異なる実施形態又は実施例を提供する。本開示を単純にするために、構成要素及び配置の特定の例について以下に説明する。当然のことながら、これらは、単なる例に過ぎず、限定することを意図するものではない。加えて、本開示は、様々な例において参照番号及び／又は文字を繰り返すことがある。この繰り返しは、単純化及び明確化を目的とするものであり、それ自体、考察された様々な実施形態及び／又は構成間の関係を決定付けるものではない。
更に、本明細書では、「下」、「下方」、「より下」、「上方」、「より上」などの空間的に相対的な用語を、説明を簡単にするために使用して、図に示すような１つの要素又は特徴の、別の要素又は特徴に対する関係を説明することがある。空間的に相対的な用語は、図示の向きに加えて、使用中又は動作中の装置の様々な向きを包含することが意図されている。装置は、他の態様で方向付けられる（９０度回転されるか又は他の方向に向けられる）ことがあり、本明細書で使用される空間的に相対的な記述子もそれに応じて解釈することができる。
本明細書の全体を通して「一実施形態」又は「実施形態」に言及することは、その実施形態に関して記載する特定の特徴、構造、材料又は特性が少なくとも１つの実施形態に含まれることを意味するが、それらが全ての実施形態に存在することを示すものではない。従って、本明細書の様々な箇所で「一実施形態では」という語句が登場することは、必ずしも同じ実施形態に言及しているわけではない。更に、特定の特徴、構造、材料又は特性は、１つ又は複数の実施形態において任意の適切な様式で組み合わされ得る。
本明細書で開示する技術は、配線工程（ＢＥＯＬ）メタライゼーションプロセスなどの基板にパターン形成する方法を含む。本明細書に開示する技術は、完全に自己整合されたビア及びラインを可能にし、これは、二重層誘電体の選択的成長を使用して、望ましくない構成のエッチング停止層又は膜を使用することなく、トレンチ及びビアのパターン形成の自己整合を可能にすることを含む。開示する二重層誘電体構造では、第１の誘電体層は、金属ラインなどの隣接する導電性構成要素からの電気的絶縁を提供することができ、第２の誘電体層は、トレンチ及びビアのパターン形成中の第１の誘電体のエッチングを防止することができる。第１及び第２の誘電体層の両方とも、同じチャンバ内で堆積させることができ、殆どのエッチング停止層のように除去される代わりに、配線層（誘電体層とも呼ばれる）内の基板上に残ることができる。
導電性構造の自己整合を提供するための関連技術には、幾つかの課題がある。例えば、１つの関連技術は、周囲の誘電体材料の上面より下方に銅のライン及びビアを引っ込めて設けることにより、導電性構造の自己整合を提供する。そのような銅の窪みは、著しい集積上の問題（例えば、エッジ配置エラー）を持ち込み、潜在的な汚染の問題を引き起こすことがある。開示する技術では、金属ラインを引っ込めて設ける代わりに、垂直堆積／再成長プロセスを通じて下にある導電性構造を取り囲む１つ又は複数の誘電体層を導入して、下にある導電性構造と上になる導電性構造との間の自己整合をもたらすのを助けることができる。幾つかの実施形態では、その１つ又は複数の選択的に堆積された誘電体層は、２つの異なる誘電体材料から作製される２つの層を含むことがある。例えば、選択的に堆積される誘電体層は、比較的に薄い金属酸化物キャップを備えた二酸化ケイ素構造を含むことがある。二重層酸化物（例えば、ＳｉＯ２及び金属酸化物）層は両方とも、同じ処理チャンバ内で又は同じツール／プラットフォーム内で、その場で堆積させることができる。開示する技術では、ビアＣＤ許容誤差を、１０ナノメートル低減することができる。
上述したように、金属酸化物層（即ち、第２の誘電体層）は、トレンチ及びビアパターンの形成中の、金属酸化物層の下に配置される第１の誘電体層のエッチングを防止するための保護層として機能することができ、第１及び第２の誘電体層は、下にある導電性構造（例えば、銅金属ライン、タングステン接点、銅ビアなど）とトレンチ及びビアパターンとの間の自己整合を提供する。関連技術では、通常、下にある導電性構造の上方にはエッチング停止層が堆積される。トレンチ及びビアパターンの形成中に、エッチング停止層を除去する必要がある。エッチング停止層の除去は、下にある導電性構造の損傷を引き起こすことがある。
図１〜図６は、相互接続構造を製造する様々な中間ステップの断面図である。図１に示すように、基板１００が設けられる（受け取られる、取得される、又はさもなければ製造される）。基板１００は、第１の導電性材料から作製される複数の導電性構造１０６を有する。導電性構造１０６は、第１の誘電体材料から作製される第１の配線層（第１の誘電体層とも呼ばれる）１０２の内部に形成されることがある。例えば、図１に示すように、３つの導電性構造１０６ａ〜１０６ｂが、第１の配線層１０２内に形成される。第１の配線層１０２は、覆われていない（露出しているか又は他の態様でアクセス可能である）平面１０２ａを規定し、導電性構造１０６の上面はこの平面１０２ａと同じ高さであり、その結果、導電性構造１０６の上面も覆われていない状態である。言い換えると、そのような基板は、導電性構造１０６を完成させるための銅充填及び化学機械研磨の後の所与の第１の配線層１０２を含むことができる。導電性構造１０６は、ライン及び／又はビアであり得る。従って、そのような基板１００は、上面１０２ａの上に追加の配線層又は追加の構造を製造する準備ができている状態であり得る。
幾つかの実施形態では、第１の配線層（又は第１の誘電体層）１０２は、ｌｏｗ−Ｋ（低誘電率）膜、ＳｉＯ層、又は他の適切な誘電体層であり得る。導電性構造は、銅、ルテニウム、タングステン、ニッケル、コバルト、又は他の適切な導電性材料から作製されることがある。幾つかの実施形態では、導電性構造１０６と第１の配線層１０２との間にバリア層１０４が形成されることがある。バリア層１０４は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、又は他の適切な材料から作製されることがある。
図２Ａでは、導電性キャップ層（又は金属キャップ）１０８が、第１の配線層１０２の上面１０２ａ上には堆積されることなく、導電性構造１０６の覆われていない上面上に選択的に堆積されることがある。導電性キャップ層１０８は、上面１０８ａ及び側壁１０８ｂを有することがある。幾つかの実施形態では、導電性キャップ層は、ルテニウム、コバルト、タングステン、及びニッケルを含むことがあるが、これらに限定はされない。
図２Ｂは、例示的な導電性キャップ層を例示するために、走査型透過電子顕微鏡（ＳＴＥＭ）を通じて得られた３つの画像である。図２Ｂに示すように、左の画像は、ＳＴＥＭに基づいて、導電性構造と導電性構造の上に形成された導電性キャップ層とを示す。中央の画像は、導電性構造から得られた元素分析データを示す。中央の画像は、導電性構造が銅でできていることを示す。右の画像は、導電性キャップ層から得られた別の元素分析データを示す。右の画像は、導電性キャップ層がルテニウム層であることを示す。導電性キャップ層１０８は、ＣＶＤプロセス、ＰＶＤプロセス、スパッタプロセス、拡散プロセス、原子層堆積プロセス、又は他の適切な堆積プロセスを通じて作製することができる。導電性キャップ層１０８を形成することができる例示的な装置を図７〜図９に示すことができる。
図３では、第２の誘電体層１１０が、第１の誘電体層１０２の覆われていない上面１０２ａ上に選択的に成長／堆積されている。従って、導電性キャップ層１０８の上面１０８ａは露出しており（又は覆われていない状態であり）、導電性キャップ層１０８の側壁１０８ｂは、第２の誘電体層１１０と直接的に接触している。幾つかの実施形態では、導電性キャップ層１０８の側壁１０８ｂは、第２の誘電体層１１０によって取り囲まれる。幾つかの実施形態では、第１及び第２の誘電体層は、同じ材料でできていることがある。例えば、第１の誘電体層１０２はＳｉＯ２から作製され、第２の誘電体層１１０もＳｉＯ２から作製される。幾つかの実施形態では、第１及び第２の誘電体層は、異なる材料でできている。例えば、第１の誘電体層１０２はｌｏｗ−ｋ層であり、第２の誘電体層１１０はＳｉＯ層である。幾つかの実施形態では、第２の誘電体層１１０は、３ｎｍ〜１５ｎｍの範囲の厚さを有することがある。第２の誘電体層１１０のｋ値は、４よりも小さいことがある。当然ながら、回路設計要件に従って、他の適切なｋ値を適用することができる。
幾つかの実施形態では、第２の誘電体層１１０の上面１１０ａは、導電性キャップ層１０８の上面１０８ａよりも高いことがある。幾つかの実施形態では、第２の誘電体層１１０の上面１１０ａは、堆積プロセスに従って、導電性キャップ層１０８の上面１０８ａよりも低いことがある。第２の誘電体層１１０は、ＣＶＤプロセス、ＰＶＤプロセス、スパッタプロセス、拡散プロセス、原子層堆積プロセス、又は他の適切な堆積プロセスを通じて作製することができる。第２の誘電体層１１０を形成することができる例示的な装置を図７〜図９に示すことができる。
図４に示すように、第２の誘電体層１１０が選択的に堆積された後、第３の誘電体層１１２を、第２の誘電体層１１０上に選択的に成長させることができる。従って、導電性キャップ層１０８の上面１０８ａは、依然として露出しているか又は覆われていない状態であり、第３の誘電体層１１２の上面１１２ａよりも低くなっている。更に、複数の窪み領域１１３が、第３の誘電体層１１２内に形成されることがある。窪み領域１１３は、第３の誘電体層１１２を露出させる側壁を有することがある。幾つかの実施形態では、窪み領域１１３の側壁は、更に第２の誘電体層１１０の一部を露出させることがある。窪み領域１１３は、導電性キャップ層１０８を露出させる底部部分を有することがある。
幾つかの実施形態では、第３の誘電体層１１２は、第２の誘電体層１１０のエッチング抵抗率とは異なるエッチング抵抗率を有することがある。第３の誘電体層１１２は、１ｎｍ〜５ｎｍの間の厚さを有することがある。第３の誘電体層１１２は、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、及びそれらの組み合わせなどの金属含有誘電体又は金属酸化物から作製することができる。幾つかの実施形態では、第３の誘電体層１１２は、ＳｉＣ又はＳｉＣＮなどの非金属含有誘電体であることがあり、これは、エッチングプラズマが第３の誘電体層を除去するよりも速く第４の誘電体層を除去することができるように、第４の誘電体層に対するエッチング選択性を有する。第３の誘電体層１１２は、第２の誘電体層１１０と比べて比較的に薄いことがある。例えば、第２の誘電体層の高さは、第３の誘電体層の高さの少なくとも２倍であり得る。当然ながら、第２及び第３の誘電体層は、異なる製造条件に従って、他の厚さ比率を有することがある。
図５では、第２の配線層（第４の誘電体層とも呼ばれる）１１４が、第３の誘電体層１１２及び導電性キャップ層１０８の上に形成され、その結果、窪み領域１１３は第２の配線層１１４によって充填される。第２の配線層１１４は、ｌｏｗ−Ｋ材料、ＳｉＯ２、又は他の適切な誘電体材料などの第４の誘電体材料でできている。図５に示すように、第４の誘電体層１１４は、第２及び第３の誘電体層並びに導電性キャップ層を覆い、平面状の上面を提供することができる。言い換えると、後続のステップで追加の金属層を形成するために、基板１００を第４の誘電体層１１４でコーティングすることができる。通常、集積回路は、１０〜２０の配線層など、多数の配線層を有することがある。１つの配線層が完成した後（通常、所与の層のメタライゼーション及び平坦化の後）で、次の配線層が生成されることがある。
依然として図５を参照すると、ハードマスク層１１６が第４の誘電体層１１４の上に形成されることがある。ハードマスク層１１６は、ＴｉＮ層などの単一の層であるか、又は複数の層を含むことがある。ハードマスク層の上には、フォトレジスト層（図示せず）が、リソグラフィプロセス（例えば、フォトリソグラフィ又は電子ビームリソグラフィ）を通して堆積及びパターン形成されることがあり、このリソグラフィプロセスは、フォトレジストコーティング（例えば、スピンオンコーティング）、ソフトベーキング、マスク位置合わせ、露光、露光後ベーキング、フォトレジスト現像、すすぎ、乾燥（例えば、スピン乾燥及び／又はハードベーキング）、などを更に含むことがある。フォトレジストに形成されたパターンを、その後、エッチングプロセスによってハードマスク層に、更には第２の配線層１１４の部分へと転写して、１つ又は複数の相互接続開口部（図示せず）を形成することができる。相互接続開口部の各々は、後に続くメタライゼーションのためのトレンチ開口部及び／又はビア開口部を有して、１つ又は複数のデュアルダマシン構造などの１つ又は複数の相互接続構造を形成することができる。
図６では、相互接続開口部（図示せず）が第２の配線層（又は第４の誘電体層）１１４内部に形成された後、そこに形成された相互接続開口部は、金属化される、即ち導電性材料１２０で満たされることがある。導電性材料１２０は、銅、タングステン、ルテニウム、コバルト、又は他の適切な材料であり得る。そのようなメタライゼーションには、ライナー（又はバリア層）１２２を堆積させ、それに続いてバルク導電性材料１２０を堆積させることが含まれることがある。バルク導電性材料１２０は、第４の誘電体層１１４の上面を更に覆うことがある。ＣＭＰプロセスなどの表面平坦化プロセスを適用して、第４の誘電体層の上面から過剰な導電性材料１２０を除去することがある。相互接続開口部内に残った導電性材料１２０が、相互接続構造になる。ライナー１２２は、Ｔｉ、ＴｉＮ、Ｔａ、Ｔａ、又は他の適切な材料から作製されることがある。
依然として図６を参照すると、相互接続構造１１８が第４の誘電体層１１４内に形成される。相互接続構造１１８は、トレンチ構造１１８ａと、トレンチ構造の下に配置されトレンチ構造に接続されるビア構造１１８ｂと、を有することがある。ビア構造１１８ｂは、第１の部分１１８ｂ’及び第２の部分１１８ｂ’’を有することがある。ビア構造の第１の部分１１８ｂ’は、導電性キャップ層１０８の上に配置され、第１の部分１１８ｂ’の側壁は、第３の誘電体層１１２と直接的に接触している。幾つかの実施形態では、第１の部分１１８ｂ’の側壁は、第３の誘電体層１１２によって取り囲まれる。幾つかの実施形態では、第１の部分１１８ｂ’の側壁は、プロセス条件に基づいて、第２の誘電体層１１０の一部に接触している方向にもある。第２の部分１１８ｂ’’は、第１の部分１１８’の上に配置される。第２の部分１１８ｂ’’は、更に第３の誘電体層１１２の上に配置され、第３の誘電体層１１２と直接的に接触していることがある。相互接続構造１１８は、ビア構造１１８ｂを介して導電性構造１０６ｂに電気的に結合される。
一旦相互接続構造１１８が形成されると、半導体デバイス２００が完成する。半導体デバイス２００は、基板１００を有する。基板１００は、第１の誘電体層１０２内に形成された導電性構造１０６を有する。導電性構造１０６の上には、導電性キャップ層１０８が選択的に配置される。第２の誘電体層１１０は、導電性キャップ層１０８の側壁が第２の誘電体層１１０によって取り囲まれるように、第１の誘電体層１０２の上に選択的に配置される。第３の誘電体層１１２は、第３の誘電体層１１２の上面が導電性キャップ層１０８の上面より上方にあるように、第２の誘電体層１１０の上に選択的に形成される。更に、相互接続構造１１８が形成される。相互接続構造１１８は、相互接続構造のビア構造を介して導電性構造のうちの１つ１０６ｂに電気的に結合される。
開示する半導体デバイス２００では、選択的に成長させた二重層誘電体（例えば、第１及び第２の誘電体層）は、ビア構造（例えば、１１８ｂ）と下にある導電性構造（例えば、１０６ｂ）との間の自己整合と、位置合わせ不良によって引き起こされる静電容量の問題からの保護とをもたらす。例えば、対応するリソグラフィパターン（例えば、ビア開口部）が、意図される金属ライン（例えば、導電性構造１０６ｂ）と整列するように完全に位置合わせされていない場合であっても、二重層誘電体は、意図される下にある金属ライン（例えば、導電性構造１０６ｂ）又は他の導電性構造にビア開口部を導くことができる、その理由は、第３の誘電体層は、第４の誘電体層と比べてエッチング速度が遅いからである。開示する半導体デバイス２００では、二重層誘電体の高さは導電性キャップ層の高さよりも高くなっており、これにより、ビア構造１１８ｂが隣接する導電性構造と重なるのを防ぐことができ、また、ビア構造１１８ｂと隣接する下にある導電性構造との間に十分な距離をもたらして、電気的短絡などの欠陥を防ぐことができる。
開示する方法では、第１、第２、及び第４の誘電体層は同じ誘電体材料でできていることがある。他の実施形態では、第１の誘電体層は超ｌｏｗ−Ｋ材料から作製されることがあり、第２の誘電体層は酸化ケイ素から作製されることがあり、第３の誘電体層は金属酸化物から作製されることがあり、第４の誘電体層は超ｌｏｗ−Ｋ膜であり得る。従って、活性金属（例えば、導電性構造１０６）の上にＳｉＣＮエッチング停止層は必要なく、超ｌｏｗ−ｋ材料（例えば、第４の誘電体層１１４）を、下にある金属層（例えば、導電性構造１０６）／配線層（例えば、第１の誘電体層）の上に形成することができる。開示する方法では、導入された二重層誘電体及び導入された導電性キャップ層は、自己容量（寄生容量）の約１〜２％増加をもたらすに過ぎない。しかしながら、ビア構造の第１の部分を下にある導電性構造と自己整合させることができ、ビアの第２の部分のビアサイズが第１の部分よりも増加しておりビア抵抗が低減される場合には、ビアサイズを増加させることにより、ビア抵抗を５％より多く減らすことができる。従って、本明細書の技術は、性能への影響を最小限に抑えながら、欠陥（例えば、位置合わせ不良）を低減するという利点をもたらす。
開示する方法は、スループットという利点ももたらす。開示する方法は、共通のプラットフォーム又は共通のツール内で実施することができ、そこでは、金属キャップの堆積及び誘電体層の堆積のためにそれぞれ異なるチャンバが使用され、全ての対応するモジュールが、単一のプラットフォーム又はウェハ供給システムに接続されることがある。他の実施形態では、両方の誘電体材料を堆積させるために同じチャンバが使用されることがある。
図７は、本開示の幾つかの実施形態による、相互接続構造を形成するように構成されている第１の半導体装置７００の概略図である。図７に示すように、装置７００は、化学気相堆積（ＣＶＤ）プロセスを提供することができる。装置７００は、ウェハを受け取るように構成されている複数のウェハロードポート７０２、及びウェハロードポートからロードロック７０６へウェハを運ぶように構成されているウェハハンドラ７０４を含むことがある。ロードロック７０６は、ウェハを収容し且つ更にウェハを処理チャンバに移送するための二次真空チャンバとして機能する。装置７００は、複数の処理チャンバ７１０〜７１６と、処理チャンバ間でウェハを移送するように構成されているウェハ移送機構７０８と、も含む。
装置７００は、ルテニウムなどの導電性キャップ層を堆積させるように構成されている第１の処理チャンバ７１０と、プラズマプロセス又はＨ２Ｏ蒸気プロセスを通じて導電性構造の上の表面酸化物を除去するように構成されている処置チャンバ７１２と、を含むことがある。処置チャンバ７１２は、アニーリングプロセスも提供し、また、導電性キャップ層、第２の誘電体層、及び第３の誘電体層の選択的な成長を支援する自己整合単層（ＳＡＭ）の堆積も提供することができる。装置７００は、ＳｉＯから作製することができる第２の誘電体層を形成するように構成されている第２の堆積チャンバ７１４と、金属酸化物から作製することができる第３の誘電体層を形成するように構成されている第３の堆積チャンバ７１６と、を更に含む。
ＳｉＯを形成するための装置７００に基づく例示的な堆積プロセスには、処理ガスＳｉＨ４及びＮ２Ｏ、３００℃〜４００℃の間の処理温度、及び２〜３Ｔｏｒｒの間の処理圧力を適用することが含まれることがある。ルテニウムを形成するための例示的な堆積プロセスには、第１の処理チャンバ７１０及び４００℃〜６００℃の間の処理温度の中にＲｕ ＣＶＤ前駆体を導入することが含まれることがある。Ｒｕ ＣＶＤ前駆体は、Ｒｕ（ａｃａｃ）３（ａｃａｃはアセチルアセチナートとも呼ばれる）、Ｒｕ（ＥｔＣｐ）２（ＥｔＣｐは、エチルシクロペンタジエニルとも呼ばれる）、Ｒｕ３（ＣＯ）１２、などを含む。
図８は、本開示の幾つかの実施形態による、相互接続構造を形成するように構成されている第２の半導体装置８００の概略図である。図８に示すように、半導体装置８００は、複数のウェハロードポート８０２、ウェハハンドラ８０４、１つ又は複数のロードロック８０６、複数の処理チャンバ８１０〜８１４、及びウェハ移送機構８０８を含むことがある。処理チャンバは、導電性キャップ層などの金属層を形成するように構成されている第１の処理チャンバ８１０と、上述した処置チャンバ７１２と同様の機能を有する処置チャンバ８１２と、第２の処理チャンバ８１４と、を含む。装置７００と比べると、第２の処理チャンバ８１４は、ＳｉＯ誘電体層及び金属酸化物層をその場で生成することができる。言い換えると、第２の処理チャンバ８１４は、まずＳｉＯ層を形成し、続いて金属酸化物層を形成することができる。
図９は、本開示の幾つかの実施形態による、相互接続構造を形成するように構成されている第３の半導体装置９００の概略図である。装置７００又は８００と比べると、装置９００はより簡潔なレイアウト及びより高いスループットを提供することができる。図９に示すように、装置９００は、複数のウェハロードポート９０２、ウェハハンドラ９０４、１つ又は複数のロードロック９０６、並びに２つのプラットフォームＡ及びＢを含むことがある。プラットフォームＡは、金属の堆積及び処置を行うように構成されている。プラットフォームＡは、金属堆積を実施するように構成されている第１のチャンバ９１０と、前のステップからの前駆物質をパージするための第１のパージチャンバ９１２と、導電性構造から表面酸化物を除去するためにＡｒ又はＨ２プラズマ処置などのプラズマ処置を実施するように構成されているプラズマ処置チャンバ９１４と、第２のパージチャンバ９１６と、処置チャンバ９１８と、を含む。処置チャンバは、アニーリングを行うか、又は自己整合単層を形成することができる。
装置９００のプラットフォームＢは、誘電体層を生成するように構成されている。例えば、プラットフォームＢは、第１の誘電体材料を形成するように構成されている第１の準備チャンバ９２０と、前のステップからの前駆物質をパージするように構成されている第１のパージチャンバ９２２と、第２の誘電体材料を生成するように構成されている第２の準備チャンバ９２４と、第２のパージチャンバ９２６と、第３の誘電体材料を生成するように構成されている第３の準備チャンバ９２８と、第３のパージチャンバ９３０と、を有する。
例示的な製造プロセスでは、ウェハをプラットフォームＡに送ることができる。ウェハは、プラズマ処置チャンバ９１４内でプラズマ処置を受けて、下にある導電性構造（例えば、導電性構造１０６）の上面上の表面酸化物を取り除くことができる。次いで、ウェハを第２のパージチャンバ９１６に送って、プラズマ処置チャンバ９１４からの処理ガスの残留物を取り除く。次いで、ウェハは第１のチャンバ９１０内でＲｕ堆積などの金属層堆積を受け、次いで、第１のパージチャンバ９２２に送られてＲｕ ＣＶＤ前駆体を除去することができる。次いで、ウェハは、ウェハ移送機構９０８を介してプラットフォームＢに送られる。プラットフォームＢでは、ウェハは第１の準備チャンバ９２０内で第１の誘電体材料（例えば、第２の誘電体層）を受け取り、次いで、第１のパージチャンバ９２２に送られて、第１の誘電体材料の形成からのＣＶＤ前駆体を除去することができる。次いで、ウェハを第２の準備チャンバ９２４に送って、第２の誘電体材料（例えば、第３の誘電体層）を受け取る。次いで、ウェハを第２のパージチャンバ９２６に移送して、第２の誘電体材料の形成からの前駆物質を除去する。ウェハを更に第３の準備チャンバ９２８に送って、第３の誘電体材料（例えば、第４の誘電体層）を受け取り、その後、第３のパージチャンバ９３０に送って、第３の誘電体材料の形成からの前駆物質を除去する。
図１０は、相互接続構造を製造するためのプロセス３００の流れ図である。プロセス３００はステップ３１０で開始し、このステップでは、導電性キャップ層が複数の導電性構造の上に選択的に形成される。導電性構造は第１の誘電体層内に形成されており、第１の誘電体層の上面は、導電性構造の上面と同じ高さである。幾つかの実施形態では、ステップ３１０は、図１、図２Ａ、及び図２Ｂを参照して説明したように実施することができる。
次いでプロセス３００はステップ３２０に進み、このステップでは、第２の誘電体層が第１の誘電体層の上に形成される。第２の誘電体層は、第１の誘電体層の上に選択的に配置され、その結果、導電性キャップ層の上面が露出するか又は覆われていない状態になり、導電性キャップ層の側壁が第２の誘電体層によって取り囲まれるようになる。幾つかの実施形態では、ステップ３２０は、図３を参照して説明したように実施することができる。
プロセス３００はステップ３３０に進み、このステップでは、第３の誘電体層が第２の誘電体層の上に形成される。第３の誘電体層は、第２の誘電体層の上に選択的に配置され、その結果、導電性キャップ層の上面は、露出するか又は覆われていない状態になり、且つ第３の誘電体層の上面よりも低くなる。幾つかの実施形態では、ステップ３３０は、図４を参照して説明したように実施することができる。
プロセス３００のステップ３４０では、第４の誘電体層が、複数の導電性構造及び第３の誘電体層の上に形成される。幾つかの実施形態では、ステップ３４０は、図５を参照して説明したように実施することができる。
次いでプロセス３００はステップ３５０に進み、このステップでは、相互接続構造が第４の誘電体層の内部に形成される。相互接続構造はビア構造を含み、このビア構造は第１の部分及び第２の部分を有し、第１の部分は、第１の部分の側壁が第３の誘電体層によって取り囲まれるように導電性キャップ層の上に配置され、第２の部分は、第１の部分及び第３の誘電体層の上に配置される。幾つかの実施形態では、ステップ３５０は、図６を参照して説明したように実施することができる。
プロセス３００の前、その間中、及びその後に追加のステップを設けることができ、プロセス３００の更なる実施形態のために、説明したステップの一部を置き換えるか、削除するか、又は異なる順序で実施することができることに留意されたい。後続のプロセスステップでは、半導体デバイス２００の上に様々な追加の相互接続構造（例えば、導電性ライン及び／又はビアを有するメタライゼーション層）が形成されることがある。そのような相互接続構造は、半導体デバイス２００を他のコンタクト構造及び／又は能動デバイスと電気的に接続して、機能回路を形成する。パッシベーション層、入力／出力構造等などの更なるデバイス特徴部が形成されることもある。
前述の説明では、処理システムの特定の形状並びにそこで使用される様々な構成要素及びプロセスの説明など、特定の詳細を説明してきた。しかしながら、本明細書における技術は、これらの特定の詳細から逸脱する他の実施形態で実施することができ、そのような詳細は、説明のためのものであり、限定のためのものではないことを理解されたい。本明細書で開示される実施形態が添付の図面を参照して説明されてきた。同様に、説明の目的のため、詳細な理解を提供するために特定の番号、材料、及び構成が示されてきた。それにもかかわらず、そのような特定の詳細なしで実施形態を実施することができる。実質的に同じ機能的構成を有する構成要素は、同様の参照記号によって示され、したがって、冗長な説明は省略される場合がある。
様々な実施形態の理解を支援するために、様々な技術が複数の個別の動作として説明されてきた。説明の順序は、これらの動作が必ず順序に依存することを意味すると解釈されるべきではない。実際に、これらの動作は、提示した順序で実行される必要はない。説明された動作は、説明された実施形態と異なる順序で実行されてもよい。追加の実施形態では、様々な追加の動作を実行することができ、且つ／又は説明した動作を省略することができる。
本明細書で使用される「基板」又は「ターゲット基板」は、本発明に従って処理される物体を総称して指す。基板は、デバイス、特に半導体又は他の電子デバイスの任意の材料部分又は構造を含むことがあり、例えば半導体ウェハ、レチクルなどのベース基板構造、又は薄膜などのベース基板構造上の若しくはそれに重なる層であり得る。従って、基板は、いかなる特定のベース構造、下層又は上層、パターン付き又はパターンなしにも限定されず、むしろ任意のそのような層若しくはベース構造並びに層及び／又はベース構造の任意の組み合わせを含むことが企図されている。説明では、特定の種類の基板を参照している場合があるが、これは、説明のみを目的とするものである。
また、当業者であれば、本発明の同じ目的を達成しながらも、上記で説明した技術の動作に対してなされる多くの変形形態が存在し得ることを理解するであろう。そのような変形形態は、本開示の範囲に包含されることが意図されている。従って、本発明の実施形態の前述の説明は、限定することを意図したものではない。むしろ、本発明の実施形態に対する任意の限定は、以下の特許請求の範囲に提示される。

Claims (20)

  1. 基板を処理するための方法であって、
    基板を提供するステップであって、前記基板は第１の誘電体層を含み、前記第１の誘電体層内には複数の導電性構造が形成され、前記第１の誘電体層の上面は前記導電性構造の上面と同じ高さである、ステップと、
    前記導電性構造の上に導電性キャップ層を形成するステップであって、前記導電性キャップ層は、上面及び側壁を有して、前記導電性構造の上に選択的に配置される、ステップと、
    前記第１の誘電体層の上に第２の誘電体層を形成するステップであって、前記第２の誘電体層は、前記導電性キャップ層の前記上面が覆われていない状態になり、前記導電性キャップ層の前記側壁が前記第２の誘電体層によって取り囲まれるように、前記第１の誘電体層の上に選択的に配置される、ステップと、
    前記第２の誘電体層の上に第３の誘電体層を形成するステップであって、前記第３の誘電体層は、前記導電性キャップ層の前記上面が覆われていない状態になり、且つ前記第３の誘電体層の上面よりも低くなるように、前記第２の誘電体層の上に選択的に配置される、ステップと、
    前記複数の導電性構造及び前記第３の誘電体層の上に第４の誘電体層を形成するステップと、
    前記第４の誘電体層の内部に相互接続構造を形成するステップであって、前記相互接続構造はビア構造を含み、前記ビア構造は第１の部分及び第２の部分を有し、前記第１の部分は、前記導電性キャップ層の上に配置され、前記第１の部分の側壁は前記第３の誘電体層によって取り囲まれ、前記第２の部分は、前記第１の部分及び前記第３の誘電体層の上に配置される、ステップと
    を含む方法。
  2. 前記導電性キャップ層は、前記第２の誘電体層が形成された後で、前記複数の導電性構造の上に選択的に堆積される、請求項１に記載の方法。
  3. 前記ビア構造の前記第２の部分は、トレンチ構造と前記ビア構造の前記第１の部分との間に配置され、前記ビア構造のビア抵抗を低減するように、前記ビア構造の前記第１の部分よりも大きな限界寸法を有する、請求項１に記載の方法。
  4. 前記導電性キャップ層は、ルテニウム、タングステン、ニッケル、又はコバルトのうちの少なくとも１つを含む、請求項１に記載の方法。
  5. 前記第２の誘電体層の高さは、前記第３の誘電体層の高さの少なくとも２倍である、請求項１に記載の方法。
  6. 前記第３の誘電体層は金属含有誘電体材料でできている、請求項１に記載の方法。
  7. 前記第２の誘電体層及び前記第３の誘電体層の両方が同じ堆積チャンバ内で形成される、請求項１に記載の方法。
  8. 前記導電性キャップ層、前記第２及び前記第３の誘電体層は、共通の処理ツールを使用することにより形成され、前記共通の処理ツールは、前記導電性キャップ層、前記第２の誘電体層、及び前記第３の誘電体層をそれぞれ形成するように構成されている１つ又は複数のチャンバを含む、請求項１に記載の方法。
  9. 前記第４の誘電体層の内部に前記相互接続構造を形成するステップは、更に、
    エッチングプロセスを通じて前記第４の誘電体層内に相互接続開口部を形成するステップであって、前記相互接続開口部は、トレンチ開口部、及び前記トレンチ開口部の下に配置され、前記複数の導電性構造のうちの１つを露出させるビア開口部を含む、ステップと、
    バリア層を形成して、前記相互接続開口部、及び前記複数の導電性構造のうちの前記覆われていない１つを覆うステップと、
    導電層を前記バリア層の上に形成して前記相互接続開口部を充填するステップであって、前記導電層は、前記第４の誘電体層の上面を更に覆う、ステップと、
    表面平坦化処理を実施して、前記第４の誘電体層の前記上面上の過剰な導電層を除去するステップと、を含む、請求項１に記載の方法。
  10. 前記第３の誘電体層は、前記相互接続開口部が前記第４の誘電体層内に形成されるときに、エッチング処理から前記第２の誘電体層を保護するように構成されている、請求項９に記載の方法。
  11. 前記第２の誘電体層が、前記導電性構造と前記相互接続構造との間の電気的短絡を防止するように、前記第２の誘電体層の高さは３ｎｍ〜１５ｎｍの範囲内である、請求項５に記載の方法。
  12. 半導体デバイスであって、
    第１の誘電体層内に形成される複数の導電性構造であって、前記複数の導電性構造の上面及び前記第１の誘電体層の上面は、同一平面上にある、複数の導電性構造と、
    上面及び側壁を有して、前記導電性構造の上に選択的に配置される導電性キャップ層と、
    第２の誘電体層であって、前記導電性キャップ層の前記側壁が前記第２の誘電体層によって取り囲まれるように、前記第１の誘電体層の上に選択的に配置される、第２の誘電体層と、
    第３の誘電体層であって、前記導電性キャップ層の上面が、前記第３の誘電体層の上面よりも低くなるように、前記第２の誘電体層の上に選択的に配置される、第３の誘電体層と、
    前記複数の導電性構造及び前記第３の誘電体層の上に配置された第４の誘電体層と、
    前記第４の誘電体層内に形成される相互接続構造であって、前記相互接続構造はトレンチ構造、及び前記トレンチ構造の下に配置され前記トレンチ構造に接続されるビア構造を含み、前記ビア構造は第１の部分及び第２の部分を有し、前記第１の部分は前記導電性キャップ層の上に配置され、前記第１の部分の側壁は前記第３の誘電体層によって取り囲まれ、前記第２の部分は前記第１の部分及び前記第３の誘電体層の上に配置される、相互接続構造と
    を含む半導体デバイス。
  13. 前記ビア構造の前記第２の部分は、前記トレンチ構造と前記ビア構造の前記第１の部分との間に配置され、前記ビア構造のビア抵抗を低減するように、前記ビア構造の前記第１の部分よりも大きな限界寸法を有する、請求項１２に記載の半導体デバイス。
  14. 前記ビア構造の前記第１の部分は、前記複数の導電性構造のうちの前記１つに電気的に結合されている、請求項１２に記載の半導体デバイス。
  15. 前記導電性キャップ層は、ルテニウム、タングステン、ニッケル、又はコバルトのうちの少なくとも１つを含む、請求項１２に記載の半導体デバイス。
  16. 前記第２の誘電体層の高さは、前記第３の誘電体層の高さの少なくとも２倍である、請求項１２に記載の半導体デバイス。
  17. 前記第３の誘電体層は金属含有誘電体材料でできている、請求項１２に記載の半導体デバイス。
  18. 半導体デバイスであって、
    第１の誘電体層内に形成される第１の導電性構造であって、前記第１の導電性構造は、前記第１の誘電体層の上面から前記第１の誘電体層の中へと延びる、第１の導電性構造と、
    上面及び側壁を有して、前記第１の導電性構造の上に選択的に配置される、導電性キャップ層と、
    前記第１の誘電体層の上に選択的に配置される誘電体スタックであって、前記導電性キャップ層の前記側壁は前記誘電体スタックによって取り囲まれ、前記誘電体スタックの上面は前記導電性キャップ層の前記上面よりも高い、誘電体スタックと、
    前記第１の導電性構造の上に形成される第２の導電性構造であって、前記第２の導電性構造は第１の部分及び第２の部分を有し、前記第１の部分は前記導電性キャップ層の上に配置され、前記第１の部分の側壁は前記誘電体スタックによって取り囲まれ、前記第２の部分は前記第１の部分及び前記誘電体スタックの上に配置され、前記第２の導電性構造の前記第２の部分は、前記第２の導電性構造の抵抗を低減するように、前記第２の導電性構造の前記第１の部分よりも大きな限界寸法を有する、第２の導電性構造と
    を含む半導体デバイス。
  19. 前記誘電体スタックは、前記第１の誘電体層の上に配置された第２の誘電体層と、前記第２の誘電体層の上に配置された第３の誘電体層と、を含む、請求項１８に記載の半導体デバイス。
  20. 前記第２の誘電体層の高さは、前記第３の誘電体層の高さの少なくとも２倍である、請求項１９に記載の半導体デバイス。
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