TWI816819B - 利用選擇性雙層介電質再生長的完全自對準介層窗 - Google Patents

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Abstract

在一種處理基板的方法中，傳導覆蓋物層選擇性形成於位在第一介電層中的複數傳導結構上。第二介電層選擇性形成於第一介電層上。第三介電層選擇性形成於第二介電層上。第四介電層接著形成於複數傳導結構及第三介電層上，以及互連結構接續形成在第四介電層內。互連結構包含介層窗結構，該介層窗結構具有：第一部分，其位於傳導覆蓋物層上，使得第一部分的側壁由第三介電層所圍繞；以及第二部分，其設置於第一部分及第三介電層上。

Description

利用選擇性雙層介電質再生長的完全自對準介層窗
本申請案主張以下臨時申請案的優先權：於2018年6月27日提交之美國臨時專利申請案第62/690,838號，其全部內容通過引用於此納入。
本發明與半導體微製造相關，包含在給定基板或晶圓上之材料的圖案化、沉積、及移除的系統及製程。
在微影製程中將線寬縮小的方法歷史上涉及使用較大NA(數值孔徑)的光學系統、較短曝光波長、或非空氣之界面介質(例如：水浸潤)。隨著習知微影製程的解析度達到理論極限，製造商開始轉向多圖案(MP)方法，諸如雙圖案(DP)方法來克服光學限制。
在材料處理方法學(例如光微影)中，製造圖案化層的步驟包含輻射敏感材料(諸如光阻)之薄層在基板之上表面的塗佈。將輻射敏感材料的薄層轉換成浮雕圖案，該浮雕圖案可用作蝕刻遮罩以將圖案轉移到在基板上的下伏層。輻射敏感材料薄層的圖案化步驟一般涉及藉由使用例如光微影系統將透過光罩(以及相關光學系統)的光化輻射照在輻射敏感材料的薄層上的曝光製程。該曝光製程之後可藉由使用顯影溶劑將輻射敏感材料的薄層的照射區(在正光阻的情況下)、或未照射區(在負光阻的情況下)加以移除。在某些實施例中，蝕刻遮罩可更包含多個子層。
將輻射或光的圖案照射於基板上的習知微影技術有各種挑戰，其限制了裸露特徵部的尺寸、以及限制了裸露特徵部之間的間距或間隔。已進行了各種研究以改善習知微影技術。舉例而言，減少曝光限制的相關技術應用了雙圖案方法以允許與目前以習知微影技術可行的相比以更小的間距對更小的特徵部加以圖案化。
隨著更小的裝置被製造，圖案特徵部的臨界尺寸(CD)或解析度的生產變得更有挑戰性。最重要的是，額外的挑戰與兩個光微影製程之間的疊對相關，諸如光微影失準。若是遮罩與圖案沒有恰當地對準，可發生裝置缺陷及損壞。舉例而言，線可在所欲之位置被部分地截斷或未截斷，開口可被錯置，或者是可造成短路。當多層金屬線及介層窗與下伏電晶體互連時，這樣的失準在基板之金屬化期間亦帶來挑戰。與金屬化相關的另一挑戰是在不破壞周圍介電質材料的情況下製造溝槽及介層窗。
本技術(或方法)包含將基板圖案化的方法，諸如在後段製程(BEOL)中金屬化期間形成圖案。本技術實現了完全自對準的介層窗以及線。本技術包含使用雙層介電質的選擇性生長以在不使用蝕刻停止層或具有非所欲成分之膜的情況下，實現溝槽及介層窗圖案化的自對準。在雙層介電質結構中，第一介電層可提供對鄰近金屬線的電性隔絕，而第二介電層可防止在溝槽及介層窗圖案化形成期間對第一介電質的蝕刻。介電層兩者均可在相同腔室中沉積且留在基板上在佈線層內而不是如多數蝕刻停止層那樣被移除。
當然，此處所揭露之製造步驟的順序是為了清楚起見而呈現。一般而言，這些製造步驟可以任何合適的順序執行。此外，儘管此處之不同特徵、技術、設置等等中的每一者可在本揭露中的不同地方中加以描述，然而應注意 的是，該等概念的每一者可獨立於彼此地或與彼此結合地加以執行。因此，可以許多不同的方式實施以及查看本揭露。
應注意的是，此發明內容章節並不指明本揭露或所請發明的每一個實施例以及/或者漸進新穎的實施態樣。反之，本發明內容只提供不同實施例及對於習知技術之對應新穎點的初步說明。對於發明及實施例的額外細節以及/或者可能的觀點，讀者可參見本揭露之實施方式章節及對應圖式，如下方更進一步的說明。
根據本揭露的一實施態樣，提供一種處理基板的方法。在所揭露之方法中，提供一基板。該基板包含：第一介電層、以及形成於第一介電層中的複數傳導結構。第一介電層之頂部表面與傳導結構之頂部表面齊平。接著將傳導覆蓋物層形成於傳導結構上，其中傳導覆蓋物層係選擇性放置於傳導結構上，具有頂部表面及側壁。接續將第二介電層形成於第一介電層上。將第二介電層選擇性放置於第一介電層上，因此傳導覆蓋物層的頂部表面係裸露的或未覆蓋的，且傳導覆蓋物層之側壁與第二介電層直接接觸。
在將第二介電層選擇性形成於第一介電層上之後，將第三介電層形成於第二介電層上，其中將第三介電層選擇性放置於第二介電層上，因此傳導覆蓋物層之頂部表面係裸露的或未覆蓋的，且傳導覆蓋物層之頂部表面低於第三介電層之頂部表面。接著將第四介電層形成於複數傳導結構及第三介電層上。接續將互連結構形成於第四介電層內。互連結構包含介層窗結構，該介層窗結構具有：第一部分，位於傳導覆蓋物層上，因此第一部分之側壁與第三介電層直接接觸；以及第二部分，設置在第一部分及第三介電層上。
在某些實施例中，第三介電層可對第四介電層具有蝕刻選擇性，使得蝕刻電漿可比第三介電層之移除更快地將第四介電層移除。第三介電層可 由含金屬介電材料、或對第四介電層具有某種程度之蝕刻選擇性的任何介電材料所製成。
在某些實施例中，在第二介電層形成之後，將傳導覆蓋物層選擇性沉積在複數傳導結構上。在某些實施例中，傳導結構的每一者包含介層窗結構及線結構中的至少一者。再者，傳導覆蓋物層可包括釕、鎢、鎳、或鈷的至少其中一者。第三介電層可由含金屬介電材料所製成。
在某些實施例中，第二介電層的高度至少為第三介電層之高度的兩倍。在某些實施例中，第二介電層及第三介電層係在相同沉積腔室中形成。在某些實施例中，藉由使用共用處理工具形成傳導覆蓋物層、第二及第三介電層。該處理工具包含一或多個腔室，該等腔室係設置以分別形成傳導覆蓋物層、第二介電層及第三介電層。
在所揭露的方法中，可將互連開口形成於第四介電層中，其中該互連開口包含溝槽開口以及位於該溝槽開口下方之介層窗開口且該互連開口將複數傳導結構的其中一者裸露。形成障蔽層(或襯墊)以覆蓋互連開口並使複數傳導結構的其中一者裸露(或露出)。接續將傳導層形成於障蔽層上以填充互連開口，其中傳導層更覆蓋第四介電層的頂部表面。執行表面平坦化製程以將在第四介電層之頂部表面上過多的傳導層移除。
在某些實施例中，可通過多種方法形成傳導層，包含：(a)底填充沉積，其中傳導層之頂部與第四介電膜之頂部表面齊平；(b)傳導層的沉積，使得相對於第四介電膜的導電層最終過載料(over-burden)最小且非常均勻，其中可執行蝕刻凹陷或表面平坦化製程以將在第四介電層之頂部表面上過多的傳導層移除；或者(c)傳導層的傳統沉積，其中傳導層覆蓋第四介電層的頂部表面，其中可執行表面平坦化以將第四介電層之頂部表面上過多的傳導層移除。
在某些實施例中，第三介電層係設置以保護該第二介電層免於受當互連開口形成於第四介電層內時的蝕刻製程所影響。第二介電層之該高度的範圍係從3nm到15nm，因此第二介電層防止了在傳導結構及互連結構之間的電性短路。
根據本揭露之另一實施態樣，提供一半導體裝置。在所揭露之裝置中，複數傳導結構係設置於第一介電層中，其中複數傳導結構之頂部表面與第一介電層之頂部表面為同平面。此外，傳導覆蓋物層係選擇性放置於傳導結構及該第一介電層上，具有頂部表面及側壁。第二介電層選擇性放置於該第一介電層上且配置在該傳導覆蓋物層的該等側壁之間，因此傳導覆蓋物層之側壁與該第二介電層直接接觸，且使得該傳導覆蓋物層之該等側壁由該第二介電層所圍繞且該傳導覆蓋物層之該頂部表面未受該第二介電層所覆蓋。第三介電層選擇性放置於第二介電層上且配置在該傳導覆蓋物層的該等側壁之間，因此傳導覆蓋物層之頂部表面低於第三介電層之頂部表面且未受該第三介電層所覆蓋。在某些實施例中，在傳導覆蓋物層與第三介電層之間上述的高度差提供對後續形成之介層窗結構的自對準。
在所揭露之裝置中，第四介電層設置在複數傳導結構及第三介電層上。倒矩形階梯狀的互連結構更設想於第四介電層中。該互連結構包含溝槽結構及位於該溝槽結構下方並與該溝槽結構連接的介層窗結構。該介層窗結構具有：第一部分，具有位於傳導覆蓋物層上的一第一階面以及垂直於該第一階面且由該第三介電層所圍繞的一第一豎壁，因此第一部分之側壁與第三介電層直接接觸；以及第二部分，具有設置在第三介電層上的一第二階面以及垂直於該第二階面且由該第四介電層所圍繞的一第二豎壁。在所揭露之裝置中，在傳導覆蓋物層與第三介電層之間的高度差、以及在第三介電層與第四介電層之間的蝕刻選擇性提供了介層窗結構與傳導覆蓋物層之間的自對準。
根據本揭露的另一實施態樣，第一傳導結構形成於第一介電層中，其中第一傳導結構從第一介電層之頂部表面延伸進入該第一介電層。傳導覆蓋物層選擇性設置於傳導結構及該第一介電層上，具有頂部表面及側壁。再者，介電質堆疊選擇性設置於第一介電層上且配置在該傳導覆蓋物層的該等側壁之間。該介電質堆疊與傳導覆蓋物層之側壁直接接觸，且該介電質堆疊的頂部表面高於傳導覆蓋物層之頂部表面，該傳導覆蓋物層之該頂部表面未受該介電質堆疊所覆蓋。所揭露之裝置亦包含倒矩形階梯狀的第二傳導結構，其形成於第一傳導結構上。第二傳導結構具有一溝槽部分及位於該溝槽結構下方並與該溝槽部分連接的一介層窗部分，該介層窗部分包含：第一部分，具有位於該傳導覆蓋物層上的一第一階面以及垂直於該第一階面且由該介電質堆疊的一第一部分所圍繞的一第一豎壁，因此第一部分之側壁與介電質堆疊直接接觸，該介電質堆疊的該第一部分的頂部表面係與該介層窗部分的該第一部分的頂部表面同平面；以及第二部分，具有設置在介電質堆疊的該第一部分上的一第二階面以及垂直於該第二階面且由該介電質堆疊的一第二部分所圍繞的一第二豎壁，該介電質堆疊的該第二部分位於該介電質堆疊的該第一部分上方。
100:基板
102:第一佈線層(第一介電層)
102a:表面
104:障蔽層
106a-106c:傳導結構
108:傳導覆蓋物層
108a:頂部表面
108b:側壁
110:第二介電層
110a:頂部表面
112:第三介電層
112a:頂部表面
113:凹陷區域
114:第二佈線層(第四介電層)
116:硬遮罩層
118:互連結構
118a:溝槽結構
118b:介層窗結構
118b’:第一部分
118b”:第二部分
120:傳導材料
122:襯墊
200:半導體裝置
700:半導體設備
702:晶圓裝載埠
704:晶圓機械手
706:負載鎖
708:晶圓傳送機構
710:腔室
712:腔室
714:腔室
716:腔室
800:半導體設備
802:晶圓裝載埠
804:晶圓機械手
806:負載鎖
808:晶圓傳送機構
810:第一處理腔室
812:處理腔室
814:第二處理腔室
900:半導體設備
902:晶圓裝載埠
904:晶圓機械手
906:負載鎖
908:晶圓傳送機構
910:第一腔室
912:第一吹掃腔室
914:電漿處理腔室
916:第二吹掃腔室
918:處理腔室
920:第一準備腔室
922:第一吹掃腔室
924:第二準備腔室
926:第二吹掃腔室
928:第三準備腔室
930:第三吹掃腔室
當結合隨附圖式閱讀後續詳細描述時，可最佳理解本揭露之實施態樣。值得注意的是，根據業界中的標準方法，各種特徵部並不依比例繪製。實際上，各特徵部的尺寸可為了描述清楚而任意地增加或縮減。
圖1-6為根據某些實施例，製造互連結構之各中介步驟的剖面圖。
圖7為根據某些實施例，設置以形成互連結構之第一半導體設備的示意圖。
圖8為根據某些實施例，設置以形成互連結構之第二半導體設備的示意圖。
圖9為根據某些實施例，設置以形成互連結構之第三半導體設備的示意圖。
圖10為根據某些實施例，製造互連結構之製程的流程圖。
後續揭露內容提供用於將所提供之申請標的之不同特徵加以實行的許多不同實施例，或是範例。下方描述元件及設置方式的特定範例以簡化本揭露內容。這些當然只是範例且並不意圖做為限制。此外，本揭露內容可在各範例中重複參考數字以及/或者字母。這樣的重複係為了簡單及清楚的目的且其本身並不指定所論述之各實施例以及/或者設置之間的關係。
再者，為了便於描述，此處可使用空間上相對的用語，例如「下面」、「下方」、「下」、「上方」、「上」等等來描述如圖中所描繪之一個部件或是與另外的部件或特徵部的特徵部關係。除了圖中所描繪的方位外，空間上相對的用語意圖包含儀器在使用中或操作中的不同方位。儀器可以其他方式定向(旋轉90度或其他定向)且同樣地可據此解釋此處所使用空間上相對的描述。
通篇說明書對「一個實施例」或「一實施例」的引用係表示與該實施例結合描述的特定特徵部、結構、材料、或特徵包含在至少一個實施例中，但並不表示他們存在於每一個實施例中。因此，在通篇說明書中各處的語句「在一個實施例中」的出現並不必要意指相同實施例。此外，特定特徵部、結構、材料、或特徵可以任何合適的方式結合於一或多個實施例中。
此處所揭露之技術包含將基板圖案化的方法，例如用於後段製程(BEOL)金屬化製程。此處所揭露之技術實現了完全自對準的介層窗及線，其包含使用雙層介電質的選擇性生長以在不使用蝕刻停止層或具有非所欲成分之膜的情況下實現溝槽及介層窗圖案化的自對準。在所揭露的雙層介電質結構中，第一介電層可提供對諸如金屬線之鄰近傳導元件的電絕緣，而第二介電層可防止在溝槽及介層窗圖案的形成期間對第一介電質的蝕刻。第一及第二介電層兩者均可在相同腔室中沉積並留在基板上在佈線層(亦稱作為介電層)內而不是如多數蝕刻停止層那樣被移除。
提供傳導結構之自對準的相關技術有一些挑戰。舉例而言，一個相關的技術藉由使銅線及介層窗在周圍介電質材料的頂部表面下方凹陷以提供傳導結構的自對準。這樣的銅凹陷操作可導致顯著的整合問題(例如邊緣放置誤差)且帶來潛在的汙染問題。在所揭露之技術中，替代使金屬線凹陷，還可引入一或多個介電層，其透過垂直沉積/再生長製程來圍繞下伏傳導結構，以幫助在下伏傳導結構及上覆傳導結構之間提供自對準。在某些實施例中，一或多個選擇性沉積的介電層可包含由兩個不同介電材料所製成的兩層。舉例而言，選擇性沉積的介電層可包含具有相對薄的金屬氧化物覆蓋物的二氧化矽結構。雙層氧化物(例如SiO2及金屬氧化物)層兩者均可在相同處理腔室中或相同工具/平台中原位地沉積。在所揭露的技術中，介層窗CD容許度可減少10奈米。
如上所述，金屬氧化物層(意即該第二介電層)可用作為保護層以防止在溝槽及介層窗圖案形成期間對設置在該金屬氧化物層下方之第一介電層的蝕刻，其中該第一及第二介電層提供在下伏傳導結構(例如銅金屬線、鎢接觸窗、銅介層窗等等)與溝槽及介層窗圖案之間的自對準。在相關的技術中，蝕刻停止層通常沉積在下伏傳導結構上方。在溝槽及介層窗圖案形成期間，需要移除蝕刻停止層。蝕刻停止層的移除可造成下伏傳導結構的損壞。
圖1-6為製造互連結構之各中介步驟的剖面圖。如圖1中所示，提供(接收、得到、或者是製造出)基板100。基板100具有由第一傳導材料所製成的複數傳導結構106。傳導結構106可在由第一介電材料所製成的第一佈線層(亦指第一介電層)102內形成。舉例而言，如圖1中所示，三個傳導結構106a-106c形成於第一佈線層102中。第一佈線層102界定出未覆蓋的(裸露的或者以其他方式可及的)平面表面102a，其與傳導結構106的頂部表面是齊平的，因此傳導結構106的頂部表面也是未覆蓋的。換句話說，這樣的基板在銅填充及化學機械研磨後可包含給定的第一佈線層102，以完成傳導結構106。傳導結構106可為線以及/或者介層窗。因此，這樣的基板100可預備用於在頂部表面102a上製造額外佈線層或額外結構。
在某些實施例中，第一佈線層(或第一介電層)102可為低k膜、SiO層、或其他合適的介電層。傳導結構可由銅、釕、鎢、鎳、鈷、或其他合適的傳導材料所製成。在某些實施例中，障蔽層104可形成於傳導結構106及第一佈線層102之間。障蔽層104可由Ti、TiN、Ta、TaN或其他合適材料所製成。
在圖2A中，傳導覆蓋物層(或金屬覆蓋物)108可在不在第一佈線層102的頂部表面102a上沉積的情況下，選擇性沉積在傳導結構106的未覆蓋之頂部表面上。傳導覆蓋物層108可具有頂部表面108a及側壁108b。在某些實施例中，傳導覆蓋物層可包含但不限於：釕、鈷、鎢、及鎳。
圖2B為通過掃瞄傳輸電子顯微鏡(STEM)而得的三個影像，以說明示例性傳導覆蓋物層。如圖2B中所示，左圖繪示傳導結構以及基於STEM形成在傳導結構上的傳導覆蓋物層。中間的圖繪示得自傳導結構的元素分析資料。中間的圖顯示傳導結構係由銅所製成。右圖繪示得自傳導覆蓋物層的另一元素分析資料。右圖顯示傳導覆蓋物層為釕層。傳導覆蓋物層108可通過CVD製 程、PVD製程、濺鍍製程、擴散製程、原子層沉積製程、或其他合適的沉積製程加以製造。可形成傳導覆蓋物層108的示例性設備可在圖7-9中說明。
圖3中，將第二介電層110選擇性生長/沉積在第一介電層102的未覆蓋之頂部表面102a上。因此，傳導覆蓋物層108的頂部表面108a為裸露的(未覆蓋的)，且傳導覆蓋物層108的側壁108b與第二介電層110直接接觸。在某些實施例中，傳導覆蓋物層108的側壁108b由第二介電層110所圍繞。在某些實施例中，第一及第二介電層可由相同材料所製成。舉例而言，第一介電層102可由SiO2所製成且第二介電層110亦由SiO2所製成。在某些實施例中，第一及第二介電層係由不同材料所製成。舉例而言，第一介電層102為低k層而第二介電層110為SiO層。在某些實施例中，第二介電層110可具有範圍在3nm到15nm的厚度。第二介電層110的k值可小於4。當然，根據電路設計需求可應用其他合適的k值。
在某些實施例中，第二介電層110的頂部表面110a可高於傳導覆蓋物層108的頂部表面108a。在某些實施例中，根據沉積製程第二介電層110的頂部表面110a可低於傳導覆蓋物層108的頂部表面108a。第二介電層110可通過CVD製程、PVD製程、濺鍍製程、擴散製程、原子層沉積製程、或其他合適的沉積製程加以製造。可形成第二介電層110的示例性設備可在圖7-9中說明。
如圖4中所示，在選擇性沉積第二介電層110之後，可在第二介電層110上選擇性生長第三介電層112。因此，傳導覆蓋物層108的頂部表面108a仍為裸露的或未覆蓋的，且低於第三介電層112的頂部表面112a。此外，可在第三介電層112中形成複數凹陷區域113。凹陷區域113可具有使第三介電層112裸露的側壁。在某些實施例中，凹陷區域113的側壁可更將第二介電層110的一部分裸露。凹陷區域113可具有使傳導覆蓋物層108裸露的底部。
在某些實施例中，第三介電層112可具有蝕刻抗性，其與第二介電層110之蝕刻抗性不同。第三介電層112可具有在1nm及5nm之間的厚度。第三 介電層112可由含金屬介電質或金屬氧化物(諸如Al2O3、HfO2、ZrO2、TiO2、及其組合)所製成。在某些實施例中，第三介電層112可為諸如SiC或SiCN的不含金屬介電質，其具有對第四介電層的蝕刻選擇性，使得蝕刻電漿可比第三介電層之移除更快地將第四介電層移除。第三介電層112可相較於第二介電層110而言相對薄。舉例而言，第二介電層的高度可至少為第三介電層的高度的兩倍。當然，第二及第三介電層可根據不同製造條件而具有其他厚度比例。
在圖5中，第二佈線層(亦稱為第四介電層)114形成於第三介電層112及傳導覆蓋物層108上，因此凹陷區域113由第二佈線層114所填充。第二佈線層114係由第四介電材料所製成，諸如低k材料、SiO2、或其他合適的介電材料。如圖5中所示，第四介電層114可覆蓋第二及第三介電層以及傳導覆蓋物層，並提供平面頂部表面。換句話說，可以第四介電層114塗覆基板100以在後續步驟中形成額外金屬層。一般來說，積體電路可具有大量佈線層，例如10-20層佈線層。在一個佈線層完成之後(通常是在給定層的金屬化及平坦化之後)，可製造下一個佈線層。
仍參照圖5，硬遮罩層116可形成於第四介電層114上。硬遮罩層116可為諸如TiN層的單層，或包含多層。在硬遮罩層的頂部上，可透過微影製程(例如光微影或電子束微影)將光阻層(未示於圖中)沉積並圖案化，微影製程可更包括光阻塗佈(例如旋轉塗佈)、軟烤、光罩對準、曝光、曝後烤、光阻顯影、潤洗、乾燥(例如旋轉乾燥以及/或者硬烤)等等。在光阻中形成的圖案可接著由蝕刻製程轉移到硬遮罩層中，且更進一步轉移到部分第二佈線層114中，以形成一或多個互連開口(未示於圖中)。互連開口的每一者可具有用於後續金屬化的溝槽開口以及/或者介層窗開口以形成一或多個互連結構，諸如一或多個雙鑲嵌結構。
在圖6中，在第二佈線層(或第四介電層)114內形成互連開口(未顯示)之後，可將形成於其中的互連開口金屬化，也就是說，以傳導材料120加以填充。傳導材料120可為銅、鎢、釕、鈷、或其他合適的材料。這樣的金屬化可包含沉積襯墊(或障蔽層)122，接著沉積大塊(bulk)傳導材料120。大塊傳導材料120可更進一步覆蓋第四介電層114的頂部表面。可施加諸如CMP製程的表面平坦化製程以將過多的傳導材料120從第四介電層的頂部表面移除。留在互連開口中的傳導材料120變成互連結構。襯墊122可由Ti、TiN、Ta、TaN或其他合適的材料所製成。
仍參照圖6，互連結構118形成於第四介電層114中。互連結構118可具有溝槽結構118a及位在溝槽結構下方並與溝槽結構連接的介層窗結構118b。介層窗結構118b可具有第一部分118b’以及第二部分118b”。介層窗結構的第一部分118b’係位在傳導覆蓋物層108上，且第一部分118b’的側壁與第三介電層112直接接觸。在某些實施例中，第一部分118b’的側壁由第三介電層112所圍繞。在某些實施例中，依據製程條件，第一部分118b’的側壁亦與部分第二介電層110直接接觸。第二部分118b”設置於第一部分118b’上。第二部分118b”可更進一步位在第三介電層112上且與第三介電層112直接接觸。互連結構118透過介層窗結構118b電性耦接至傳導結構106b。
一旦形成互連結構118，半導體裝置200就完成。半導體裝置200具有基板100。基板100具有形成於第一介電層102中的傳導結構106。在傳導結構106上，選擇性放置傳導覆蓋物層108。第二介電層110選擇性沉積在第一介電層102上因此傳導覆蓋物層108的側壁由第二介電層110所圍繞。第三介電層112選擇性形成在第二介電層110上，因此第三介電層112的頂部表面在傳導覆蓋物層108的頂部表面上方。再者，形成互連結構118。互連結構118透過互連結構的介層窗結構電性耦接至傳導結構106b的其中一者。
在所揭露的半導體裝置200中，選擇性生長的雙層介電質(例如第一及第二介電層)提供了介層窗結構(例如118b)及下伏傳導結構(例如106b)之間自對準且提供了免於受由失準所導致的電容問題影響的保護。舉例而言，即使對應的微影圖案(例如介層窗開口)並未完美達成與預期的金屬線(例如傳導結構106b)對準，因為第三介電層相較於第四介電層而言具有較低蝕刻率，所以雙層介電質可將介層窗開口引至預期的下伏金屬線(例如傳導結構106b)或是其他傳導結構。在所揭露的半導體裝置200中，雙層介電質的高度比傳導覆蓋物層的高度更高，這可防止介層窗結構118b與任何鄰近傳導結構形成重疊並在介層窗結構118b及鄰近下伏傳導結構之間提供足夠距離以防止諸如電性短路的缺陷。
在所揭露的方法中，第一、第二、及第四介電層可由相同介電材料所製成。在其他實施例中，第一介電層可由超低k材料所製成，第二介電層可由氧化矽所製成，第三介電層可由金屬氧化物所製成，而第四介電層可為超低k膜。因此，在活性金屬(例如傳導結構106)上不需要SiCN蝕刻停止層且超低k材料(例如第四介電層114)可形成於下伏金屬層(例如傳導結構106)/佈線層(例如第一介電層)上。在所揭露的方法中，引入的雙層介電質及引入的傳導覆蓋物層僅導致自電容(寄生電容)增加大約1-2%。但是有鑑於介層窗結構的第一部分可與下伏傳導結構自對準且介層窗的第二部分具有比第一部分增加的介層窗尺寸以減少介層窗電阻，介層窗電阻可透過允許介層窗尺寸增加而減少超過5%。因此，本技術提供在對效能影響最小的情況下降低缺陷(例如失準)的好處。
所揭露的方法亦提供產量的益處。所揭露的方法可在共用平台或共用工具內實施，其中將不同腔室分別用於金屬覆蓋物沉積及介電層沉積，且 所有對應的模組可連接至單一平台或晶圓服務系統。在其他實施例中，可將相同腔室用於沉積兩種介電質材料。
圖7為根據本揭露的某些實施例，設置以形成互連結構之第一半導體設備700的示意圖。如圖7中所示，設備700可提供化學氣相沉積(CVD)製程。設備700可包含：設置以接收晶圓的複數晶圓裝載埠702、以及設置以將晶圓從晶圓裝載埠傳送至負載鎖706的晶圓機械手704。負載鎖706用作為第二真空腔室，以容納晶圓並更進一步將晶圓轉移至處理腔室。設備700亦包含複數處理腔室710-716以及設置以將晶圓在處理腔室間傳送的晶圓傳送機構708。
設備700可包含：設置以沉積諸如釕的傳導覆蓋物層的第一處理腔室710、以及設置以將在傳導結構上之表面氧化物透過電漿處理或H2O蒸氣處理加以移除的處理腔室712。處理腔室712亦可提供退火製程、以及自對準單層(SAM)的沉積製程，自對準單層的沉積製程幫助傳導覆蓋物層、第二介電層以及第三介電層的選擇性生長。設備700更包含：設置以形成可由SiO製成之第二介電層的第二沉積腔室714、以及設置以形成由金屬氧化物所製成之第三介電層的第三沉積腔室716。
基於設備700以形成SiO的示例性沉積製程可涉及SiH4及N2O之處理氣體、300℃及400℃之間的處理溫度、以及2及3托之間的處理壓力的應用。形成釕的示例性沉積製程可涉及將Ru CVD前驅物引入第一處理腔室710以及在400℃及600℃之間的處理溫度。Ru CVD前驅物包含：Ru(acac)3(acac亦稱為乙醯丙酮)、Ru(EtCp)2(EtCp亦稱為乙基環戊基)、Ru3(CO)12等等。
圖8為根據本揭露的某些實施例，設置以形成互連結構之第二半導體設備800的示意圖。如圖8中所示，半導體設備800可包含：複數晶圓裝載埠802、一晶圓機械手804、一或多個負載鎖806、複數處理腔室810-814、以及晶圓傳送機構808。處理腔室包含：設置以形成諸如傳導覆蓋物層之金屬層的第 一處理腔室810、具有與上述處理腔室712相似功能的處理腔室812、以及第二處理腔室814。相較於設備700，第二處理腔室814可原位地產生SiO介電層及金屬氧化物層。換句話說，第二處理腔室814可先形成SiO層然後接著形成金屬氧化物層。
圖9為根據本揭露之某些實施例，設置以形成互連結構之第三半導體設備900的示意圖。相較於設備700或800，設備900可提供更簡明的布局以及更高的產量。如圖9中所示，設備900可包含：複數晶圓裝載埠902、一晶圓機械手904、一或多個負載鎖906、以及兩個平台A及B。平台A係設置以執行金屬沉積及處理。平台A包含：設置以進行金屬沉積的第一腔室910、將來自前一步驟的前驅物吹離的第一吹掃腔室912、設置以進行電漿處理(諸如Ar或H2電漿處理)以把表面氧化物從傳導結構移除的電漿處理腔室914、第二吹掃腔室916、以及處理腔室918。處理腔室可進行退火、或形成自對準單層。
設備900的平台B係設置以產生介電層。舉例而言，平台B具有：設置以形成第一介電材料的第一準備腔室920、設置以將前一步驟的前驅物吹離的第一吹掃腔室922、設置以產生第二介電材料的第二準備腔室924、第二吹掃腔室926、設置以產生第三介電材料的第三準備腔室928、以及第三吹掃腔室930。
在示例性製造製程中，可將晶圓送至平台A。晶圓可在電漿處理腔室914中接受電漿處理以將在下伏傳導結構(例如傳導結構106)之頂部表面上的表面氧化物移除。接著將晶圓送至第二吹掃腔室916以將來自電漿處理腔室914的處理氣體殘餘物移除。接著晶圓可在第一腔室910中接受諸如Ru沉積的金屬層沉積，接著被送至第一吹掃腔室922以將Ru CVD前驅物移除。接著透過晶圓傳送機構908將晶圓送至平台B。在平台B中，晶圓可在第一準備腔室920中接收第一介電材料(例如第二介電層)，接著被送至第一吹掃腔室922 以將來自第一介電材料之形成的CVD前驅物移除。接著將晶圓送至第二準備腔室924以接受第二介電材料(例如第三介電層)。接著將該晶圓轉移至第二吹掃腔室926以將來自第二介電材料之形成的前驅物移除。更進一步將晶圓送至第三準備腔室928以接受第三介電材料(例如第四介電層)，且接著送至第三吹掃腔室930以將來自第三介電材料之形成的前驅物移除。
圖10為用於製造互連結構之製程300的流程圖。製程300由步驟310開始，其中傳導覆蓋物層選擇性形成於複數傳導結構上。傳導結構形成於第一介電層中，其中第一介電層的頂部表面與傳導結構的頂部表面齊平。在某些實施例中，步驟310可如參考圖1、2A及2B所述地加以執行。
製程300接著進行步驟320，其中第二介電層形成於第一介電層上。第二介電層選擇性放置在第一介電層上，因此傳導覆蓋物層的頂部表面係裸露的或未覆蓋的，且傳導覆蓋物層的側壁由第二介電層所圍繞。在某些實施例中，步驟320可如參考圖3所述地加以執行。
製程300接續到步驟330，其中第三介電層形成於第二介電層上。第三介電層選擇性放置於第二介電層上，因此傳導覆蓋物層的頂部表面係裸露的或未覆蓋的，且較第三介電層的頂部表面低。在某些實施例中，步驟330可如參考圖4所述地加以執行。
在製程300的步驟340中，第四介電層形成於複數傳導結構及第三介電層上。在某些實施例中，步驟340可如參考圖5所述地加以執行。
製程300接續到步驟350，其中互連結構形成於第四介電層內。互連結構包含介層窗結構，該介層窗結構具有：第一部分，其位在傳導覆蓋物層上因此第一部分的側壁由第三介電層所圍繞；以及第二部分，其設置在第一部分及第三介電層上。在某些實施例中，步驟350可如參考圖6所述地加以執行。
應注意的是，在製程300之前、期間、或之後可提供額外步驟，且對製程300的額外實施例，可將所述之某些步驟取代、消除、或以不同順序執行。在後續製程步驟中，可將各種額外互連結構(例如具有導線以及/或者介層窗之金屬化層)形成於半導體裝置200上。這樣的互連結構將半導體裝置200與其他接觸窗結構以及/或者主動裝置電性連接以形成功能電路。亦可形成諸如鈍化層、輸入/輸出結構等等的額外的裝置特徵。
在前面的說明中，闡述了特定細節，諸如處理系統之特定幾何形狀以及對此處所使用之各元件及製程的描述。然而，應了解的是，本技術可在偏離這些特定細節的其他實施例中實行，且這樣的細節係為了說明而非限制的目的。此處所揭露之實施例已參考隨附圖示加以說明。同樣地，為了說明的目的，已闡述特定數量、材料、及設置以提供完整了解。然而，實施例可在不具這樣的特定細節下加以實行。具有實質上相同功能構造的元件以相同的索引字元表示，且因此可忽略任何多餘的描述。
已將各種技術描述為多個分散的操作以幫助了解各實施例。敘述的順序不應視為暗指這些操作必須與順序相關。確實，這些操作不必以所呈現的順序執行。所描述之操作可以不同於所述之實施例的順序加以執行。在另外的實施例中，可執行各種額外操作以及/或者可忽略所述之操作。
此處所使用之「基板」或「目標基板」通常意指根據本發明受處理的物件。基板可包含裝置的任何材料部分或結構，特別是半導體或其他電子裝置，且可以是，例如，基礎基板結構，諸如半導體晶圓、光罩、或在基礎基板結構上或上覆的層，例如薄膜。因此，基板並不限於任何特定的基礎基板、下伏層或上覆層、圖案化或未圖案化的，反之，意圖包含任何這樣的層或基礎結構、及層以及/或者基礎結構的任何組合。說明內容可參考特定類型的基板，但這僅為說明性的目的。
精於本項技術者將亦理解的是可以對上方說明之技術的操作進行許多變化而仍可達到與本發明相同之目的。這樣的變化可涵蓋在本揭露之範疇。因此，前述之本發明實施例的說明並不旨在限制。反之，對本發明之實施例的任何限制呈現於後續所請專利範圍中。
100‧‧‧基板
106b‧‧‧傳導結構
108‧‧‧傳導覆蓋物層
110‧‧‧第二介電層
112‧‧‧第三介電層
114‧‧‧第二佈線層(第四介電層)
118‧‧‧互連結構
118a‧‧‧溝槽結構
118b‧‧‧介層窗結構
118b’‧‧‧第一部分
118b”‧‧‧第二部分
120‧‧‧傳導材料
122‧‧‧襯墊
200‧‧‧半導體裝置

Claims (23)

  1. 一種處理基板的方法，該方法包含：提供一基板，該基板包含一第一介電層，複數傳導結構形成於該第一介電層中，該第一介電層之一頂部表面與該等傳導結構之頂部表面齊平；將一傳導覆蓋物層形成於該等傳導結構上，將該傳導覆蓋物層選擇性設置於具有一頂部表面及側壁之該等傳導結構上；將一第二介電層形成於該第一介電層上，將該第二介電層選擇性設置於該第一介電層上，使得該傳導覆蓋物層的該頂部表面係未覆蓋的，且該傳導覆蓋物層之該等側壁由該第二介電層所圍繞；將一第三介電層形成於該第二介電層上，將該第三介電層選擇性設置於該第二介電層上，使得該傳導覆蓋物層之該頂部表面係未覆蓋的，且低於該第三介電層之一頂部表面；將一第四介電層形成於該複數傳導結構及該第三介電層上；以及將一互連結構形成於該第四介電層內，該互連結構包含一介層窗結構，該介層窗結構具有：一第一部分，位於該傳導覆蓋物層上，且該第一部分之側壁由該第三介電層所圍繞；以及一第二部分，設置在該第一部分及該第三介電層上。
  2. 如申請專利範圍第1項之處理基板的方法，其中在該第二介電層形成之後，將該傳導覆蓋物層選擇性沉積在該複數傳導結構上。
  3. 如申請專利範圍第1項之處理基板的方法，其中該介層窗結構之該第二部分係設置在一溝槽結構及該介層窗結構之該第一部分之間，且具有比該 介層窗結構之該第一部分更大的一臨界尺寸，以便減少該介層窗結構的一介層窗電阻。
  4. 如申請專利範圍第1項之處理基板的方法，其中該傳導覆蓋物層包括釕、鎢、鎳、或鈷的至少其中一者。
  5. 如申請專利範圍第1項之處理基板的方法，其中該第二介電層的一高度至少為該第三介電層之一高度的兩倍。
  6. 如申請專利範圍第1項之處理基板的方法，其中該第三介電層係由含金屬介電材料所製成。
  7. 如申請專利範圍第1項之處理基板的方法，其中該第二介電層及該第三介電層兩者係在一相同沉積腔室中形成。
  8. 如申請專利範圍第1項之處理基板的方法，其中藉由使用一共用處理工具形成該傳導覆蓋物層、該第二及第三介電層，該共用處理工具包含一或多個腔室，該一或多個腔室係設置以分別形成該傳導覆蓋物層、該第二介電層及該第三介電層。
  9. 如申請專利範圍第1項之處理基板的方法，其中將該互連結構形成於該第四介電層內之步驟更包含： 透過一蝕刻製程將一互連開口形成於該第四介電層中，該互連開口包含一溝槽開口以及位於該溝槽開口下方且使該複數傳導結構的其中一者裸露之一介層窗開口；形成一障蔽層以覆蓋該互連開口及該複數傳導結構的該裸露的其中一者；將一傳導層形成於該障蔽層上以填充該互連開口，該傳導層更覆蓋該第四介電層的一頂部表面；以及執行一表面平坦化製程以將在該第四介電層之該頂部表面上過多的傳導層移除。
  10. 如申請專利範圍第9項之處理基板的方法，其中該第三介電層係設置以保護該第二介電層免於受當該互連開口形成於該第四介電層內時的蝕刻製程所影響。
  11. 如申請專利範圍第5項之處理基板的方法，其中該第二介電層之該高度的範圍係從3nm到15nm，使得該第二介電層防止了在該等傳導結構及該互連結構之間的電性短路。
  12. 一種半導體裝置，包含：複數傳導結構，形成於一第一介電層中，該複數傳導結構之頂部表面與該第一介電層之一頂部表面同平面；一傳導覆蓋物層，選擇性設置於該等傳導結構及該第一介電層上，具有一頂部表面及側壁； 一第二介電層，選擇性設置於該第一介電層上且配置在該傳導覆蓋物層的該等側壁之間，使得該傳導覆蓋物層之該等側壁由該第二介電層所圍繞且該傳導覆蓋物層之該頂部表面未受該第二介電層所覆蓋；一第三介電層，選擇性設置於該第二介電層上且配置在該傳導覆蓋物層的該等側壁之間，使得該傳導覆蓋物層之該頂部表面低於該第三介電層之一頂部表面且未受該第三介電層所覆蓋；一第四介電層，設置在該複數傳導結構及該第三介電層上；以及一倒矩形階梯狀的互連結構，形成於該第四介電層中，該倒矩形階梯狀的互連結構包含一溝槽結構及位於該溝槽結構下方並與該溝槽結構連接的一介層窗結構，該介層窗結構具有：一第一部分，具有位於該傳導覆蓋物層上的一第一階面以及垂直於該第一階面且由該第三介電層所圍繞的一第一豎壁；以及一第二部分，具有設置在該第三介電層上的一第二階面以及垂直於該第二階面且由該第四介電層所圍繞的一第二豎壁。
  13. 如申請專利範圍第12項之半導體裝置，其中該介層窗結構之該第二部分係設置在該溝槽結構及該介層窗結構之該第一部分之間，且具有比該介層窗結構之該第一部分更大的一臨界尺寸，以便減少該介層窗結構的一介層窗電阻。
  14. 如申請專利範圍第12項之半導體裝置，其中該介層窗結構的該第一部份係電性耦接至該複數傳導結構中的其中一者。
  15. 如申請專利範圍第12項之半導體裝置，其中該傳導覆蓋物層包括釕、鎢、鎳、或鈷的至少其中一者。
  16. 如申請專利範圍第12項之半導體裝置，其中該第二介電層的一高度為該第三介電層之一高度的至少兩倍。
  17. 如申請專利範圍第12項之半導體裝置，其中該第三介電層係由含金屬介電材料所製成。
  18. 如申請專利範圍第13項之半導體裝置，其中該第一部分及該第二部分的臨界尺寸係恆定的。
  19. 如申請專利範圍第12項之半導體裝置，其中該第二介電層及該第三介電層具有不同的蝕刻抗性。
  20. 一種半導體裝置，包含：一第一傳導結構，形成於一第一介電層中，該第一傳導結構從該第一介電層之一頂部表面延伸進入該第一介電層；一傳導覆蓋物層，選擇性設置於該第一傳導結構及該第一介電層上，具有一頂部表面及側壁；一介電質堆疊，選擇性設置於該第一介電層上且配置在該傳導覆蓋物層的該等側壁之間，該傳導覆蓋物層之該等側壁由該介電質堆疊所圍繞，該介電質堆疊的一頂部表面高於該傳導覆蓋物層之該頂部表面，該傳導覆蓋物層之該頂部表面未受該介電質堆疊所覆蓋；以及一倒矩形階梯狀的第二傳導結構，形成於該第一傳導結構上，該倒矩形階梯狀的第二傳導結構具有一溝槽部分及位於該溝槽結構下方並與該溝槽 部分連接的一介層窗部分，該介層窗部分包含：一第一部分，具有位於該傳導覆蓋物層上的一第一階面以及垂直於該第一階面且由該介電質堆疊的一第一部分所圍繞的一第一豎壁，該介電質堆疊的該第一部分的頂部表面係與該介層窗部分的該第一部分的頂部表面同平面；以及一第二部分，具有設置在該介電質堆疊的該第一部分上的一第二階面以及垂直於該第二階面且由該介電質堆疊的一第二部分所圍繞的一第二豎壁，該介電質堆疊的該第二部分位於該介電質堆疊的該第一部分上方，該第二傳導結構的該第二部分具有比該第二傳導結構之該第一部分更大的一臨界尺寸，以便減少該第二傳導結構的一電阻。
  21. 如申請專利範圍第20項之半導體裝置，其中該介電質堆疊包括設置在該第一介電層上的一第二介電層、以及位於該第二介電層上的一第三介電層。
  22. 如申請專利範圍第21項之半導體裝置，其中該第二介電層的一高度為該第三介電層之一高度的至少兩倍。
  23. 如申請專利範圍第20項之半導體裝置，其中該第二傳導結構的該第一部分及該第二部分的臨界尺寸係恆定的。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019182913A1 (en) * 2018-03-20 2019-09-26 Tokyo Electron Limited Self-aware and correcting heterogenous platform incorporating integrated semiconductor processing modules and method for using same
US11121025B2 (en) * 2018-09-27 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Layer for side wall passivation
US11515203B2 (en) * 2020-02-05 2022-11-29 Tokyo Electron Limited Selective deposition of conductive cap for fully-aligned-via (FAV)
US11508572B2 (en) * 2020-04-01 2022-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US20220238323A1 (en) * 2021-01-28 2022-07-28 Tokyo Electron Limited Method for selective deposition of dielectric on dielectric
TWI825807B (zh) * 2022-05-25 2023-12-11 南亞科技股份有限公司 具有插塞結構之半導體元件的製備方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060118962A1 (en) * 2004-12-03 2006-06-08 Huang Jui J Damascene interconnect structure with cap layer
US20090275195A1 (en) * 2006-04-04 2009-11-05 Chen-Hua Yu Interconnect Structure Having a Silicide/Germanide Cap Layer
US20100038788A1 (en) * 2006-12-28 2010-02-18 Hynix Semiconductor Inc. Multi-layered metal line of semiconductor device for preventing diffusion between metal lines and method for forming the same
US20160133514A1 (en) * 2011-11-22 2016-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms of forming damascene interconnect structures
TW201725606A (zh) * 2015-10-20 2017-07-16 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6287961B1 (en) * 1999-01-04 2001-09-11 Taiwan Semiconductor Manufacturing Company Dual damascene patterned conductor layer formation method without etch stop layer
JP4910231B2 (ja) * 2000-10-25 2012-04-04 ソニー株式会社 半導体装置の製造方法
US20030148618A1 (en) * 2002-02-07 2003-08-07 Applied Materials, Inc. Selective metal passivated copper interconnect with zero etch stops
US20050082089A1 (en) * 2003-10-18 2005-04-21 Stephan Grunow Stacked interconnect structure between copper lines of a semiconductor circuit
TWI220774B (en) * 2003-11-03 2004-09-01 Univ Nat Sun Yat Sen Method for patterning low dielectric constant film and method for manufacturing dual damascene structure
KR100590205B1 (ko) * 2004-01-12 2006-06-15 삼성전자주식회사 반도체 장치의 배선 구조체 및 그 형성 방법
US7776743B2 (en) * 2008-07-30 2010-08-17 Tel Epion Inc. Method of forming semiconductor devices containing metal cap layers
KR100953736B1 (ko) * 2009-07-27 2010-04-19 주식회사 아토 증착 장치 및 반도체 소자의 제조 방법
TWI424529B (zh) * 2010-10-28 2014-01-21 Macronix Int Co Ltd 半導體結構及其製造方法
JP5665557B2 (ja) * 2011-01-14 2015-02-04 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US8803321B2 (en) * 2012-06-07 2014-08-12 International Business Machines Corporation Dual damascene dual alignment interconnect scheme
US8652962B2 (en) * 2012-06-19 2014-02-18 Taiwan Semiconductor Manufacturing Co., Ltd. Etch damage and ESL free dual damascene metal interconnect
US9583429B2 (en) * 2013-11-14 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming same
US9659857B2 (en) * 2013-12-13 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method making the same
US9553017B2 (en) * 2015-01-23 2017-01-24 GlobalFoundries, Inc. Methods for fabricating integrated circuits including back-end-of-the-line interconnect structures
DE102015114405A1 (de) * 2015-08-28 2017-03-02 Infineon Technologies Dresden Gmbh Halbleitervorrichtung mit sich durch eine zwischenschicht erstreckenden kontaktstrukturen und herstellungsverfahren
KR102616823B1 (ko) * 2015-12-16 2023-12-22 삼성전자주식회사 반도체 장치
US9530691B1 (en) * 2016-02-19 2016-12-27 Globalfoundries Inc. Methods, apparatus and system for forming a dielectric field for dual orientation self aligned vias
US10068764B2 (en) * 2016-09-13 2018-09-04 Tokyo Electron Limited Selective metal oxide deposition using a self-assembled monolayer surface pretreatment
KR102449200B1 (ko) * 2017-07-04 2022-09-30 삼성디스플레이 주식회사 클럭 배선을 포함하는 표시 장치
WO2019182913A1 (en) * 2018-03-20 2019-09-26 Tokyo Electron Limited Self-aware and correcting heterogenous platform incorporating integrated semiconductor processing modules and method for using same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060118962A1 (en) * 2004-12-03 2006-06-08 Huang Jui J Damascene interconnect structure with cap layer
US20090275195A1 (en) * 2006-04-04 2009-11-05 Chen-Hua Yu Interconnect Structure Having a Silicide/Germanide Cap Layer
US20100038788A1 (en) * 2006-12-28 2010-02-18 Hynix Semiconductor Inc. Multi-layered metal line of semiconductor device for preventing diffusion between metal lines and method for forming the same
US20160133514A1 (en) * 2011-11-22 2016-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms of forming damascene interconnect structures
TW201725606A (zh) * 2015-10-20 2017-07-16 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

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WO2020006087A1 (en) 2020-01-02

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