JP4910231B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP4910231B2
JP4910231B2 JP2000326136A JP2000326136A JP4910231B2 JP 4910231 B2 JP4910231 B2 JP 4910231B2 JP 2000326136 A JP2000326136 A JP 2000326136A JP 2000326136 A JP2000326136 A JP 2000326136A JP 4910231 B2 JP4910231 B2 JP 4910231B2
Authority
JP
Japan
Prior art keywords
manufacturing
semiconductor device
layer
etching
plasma
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000326136A
Other languages
English (en)
Other versions
JP2002134611A (ja
Inventor
千種 山根
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2000326136A priority Critical patent/JP4910231B2/ja
Priority to US10/037,989 priority patent/US6642143B2/en
Priority to KR1020010065595A priority patent/KR100838502B1/ko
Publication of JP2002134611A publication Critical patent/JP2002134611A/ja
Application granted granted Critical
Publication of JP4910231B2 publication Critical patent/JP4910231B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、アスペクト比が高い場合にも、低抵抗で抵抗のばらつきの少ないコンタクトを形成できる半導体装置の製造方法に関する。
【0002】
【従来の技術】
従来のコンタクトホールの形成方法を図14〜図16を参照して説明する。
まず、図14(a)に示すように、シリコン基板51上に例えばシリコン酸化膜からなる層間絶縁膜52を形成する。あるいは、シリコン基板51のかわりに金属からなる配線層であってもよい。
【0003】
次に、図14(b)に示すように、フォトリソグラフィ工程によりレジスト53を形成する。レジスト53をマスクとして層間絶縁膜52にエッチングを行い、開口部54を形成する。その後、図14(c)に示すように、レジスト53を除去する。開口部54底部のシリコン基板51の表面には、自然酸化膜55が形成される。
【0004】
次に、図15(d)に示すように、開口部54を形成する際のエッチングにより斜線部分に堆積した反応生成物や、自然酸化膜55を除去する。続いて、図15(e)に示すように、開口部54内および層間絶縁膜52上に例えば化学気相成長(CVD:chemical vapor deposition)によりバリアメタル層56を形成する。その後、図15(f)に示すように、バリアメタル層56上に例えばタングステン(W)等の高融点金属からなるプラグ金属層57aをスパッタリングにより形成する。
【0005】
次に、図16(g)に示すように、プラグ金属層57aおよびバリアメタル層56をエッチバックする。これにより、開口部54内にバリアメタル層56を介してプラグ57が形成される。続いて、図16(h)に示すように、開口部54上を含む全面に例えばアルミニウム(Al)またはAl合金からなる配線金属層58aを形成する。ここで、配線金属層58aを形成する前に、層間絶縁膜52上およびプラグ57上に、開口部54内のバリアメタル層56と同様に、Ti等からなるバリアメタル層を形成してもよい。
【0006】
その後、図示しないレジストをマスクとして配線金属層58aにエッチングを行うことにより、図16(i)に示すように、配線58が形成される。以上の工程により、シリコン基板51あるいは導電体層と上層の配線58とを接続するコンタクトホールが形成される。
【0007】
上記の従来のコンタクトホールの形成方法において、バリアメタル層56を形成する前処理として、開口部54内の自然酸化膜55が除去されるが、この工程は、ウェットエッチングあるいはアルゴン(Ar)逆スパッタリングにより行われることが多い。ウェットエッチングにはフッ酸(HF)を含む溶液が用いられる。ウェットエッチングの場合、プロセスのコストが低いという利点がある。
【0008】
一方、Ar逆スパッタリングはコンタクトホールのアスペクト比が高くなるにつれて、採用されることが多くなってきている。Ar逆スパッタリングは、従来のスパッタリング装置を用いて行うことができるため、自然酸化膜の除去後、続けて配線あるいはバリアメタル層をin−situでスパッタリングにより形成することが可能である。
【0009】
【発明が解決しようとする課題】
近年、半導体装置の微細化に伴い、コンタクトホールの微細化およびアスペクト比の増大が進んでいる。図15(e)に示すバリアメタル層56の形成工程では、アスペクト比が例えば7以上となる。例えば、開口部54のトップ径が0.4μm、ボトム径が0.22μmであり、開口部54の高さ、すなわち層間絶縁膜52の膜厚が3μmであるような高アスペクト比の場合にも、開口部54底部の自然酸化膜や開口部54側壁の堆積物を十分に除去する必要がある。
【0010】
しかしながら、上記のウェットエッチングあるいはAr逆スパッタリングによれば、アスペクト比の増大に伴い、以下のような問題が顕著となる。これにより、アスペクト比の高いコンタクトホールにおける抵抗の上昇が深刻化してきている。
【0011】
図15(d)に示す工程でウェットエッチングを行った場合、図17(a)に示すように、開口部54の上端および底部に比較して、高さ方向の中央部で側壁(層間絶縁膜52)がエッチングされやすい。アスペクト比の増大により、ウェットエッチングに要する時間は長くなる傾向がある。したがって、開口部54の高さ方向の中央部で特にエッチングが進行し、エッチング終了後に開口部54が樽状の形状となる。
【0012】
これにより、開口部54内に例えばWからなるプラグ金属層57aを、良好な段差被覆性で埋め込むことが出来なくなる。結果的に、図17(b)に示すように、配線の一部となるプラグ57に空隙(ボイド)59が形成されてしまう。
また、図17(a)に示すように、ウェットエッチングにより開口部54のトップ径も増大する。図17(a)の点線は、レジスト53(図14(b)参照)の開口幅を表す。開口部54のトップ径が増大することにより、互いに隣接するコンタクトホール間の耐圧を確保することが困難となる。最悪の場合には、コンタクトホール間がショートする。
【0013】
Ar逆スパッタリングの場合には、コンタクト部がダメージを受けて抵抗が上昇するという問題が起こる。アスペクト比の高いコンタクトホールにおいて、Ar逆スパッタリングを行った場合、図18(a)に示すように、開口部54底部の自然酸化膜55が一様に除去されず、開口部54側壁近傍に自然酸化膜55が残留しやすい。この状態で、図18(b)に示すように、バリアメタル層56やプラグ57等を形成すると、コンタクト抵抗が高くなる。
【0014】
自然酸化膜55を完全に除去し、所定の抵抗値を得るため、自然酸化膜55だけでなく下地のシリコン基板51表面にも、ある程度の逆スパッタリングが行われる。この逆スパッタリングが過度になると、コンタクト部60がダメージを受ける。例えば、シリコン基板51の表面がダメージを受けてアモルファス化されると、上層に形成されるバリアメタル層56とシリコンとの反応性が低下して、界面に欠陥が発生しやすくなる。
あるいは、過度の逆スパッタリングを行うと、スパッタされた材料がコンタクト部60に再び付着して抵抗が増大することもある。
【0015】
以上のように、Ar逆スパッタリングによれば、逆スパッタリングが十分でない場合と、過度の逆スパッタリングを行った場合のいずれも、コンタクト部の抵抗が上昇する。
上記のような問題を解消し、コンタクトホールの形状の変化を起こさず、かつコンタクト部の抵抗増大を防止できるような、配線形成の前処理方法が望まれている。ウェットエッチングやAr逆スパッタリング以外の前処理方法としては、プラズマエッチングが挙げられる。
【0016】
例えば、特開平4−186827号公報には、コンタクトホール内に金属を埋め込む前に、エッチングガスとしてフッ素を含有するガスを用い、水素ガスを添加してプラズマエッチングすることを特徴とする半導体装置の製造方法が開示されている。ハロゲン化物をエッチングガスに用いて反応性イオンエッチング(RIE;reactive ion etching)を行った場合、シリコン酸化膜のエッチング速度に比較してシリコンのエッチング速度が高くなり、シリコン基板上の拡散層が大きくエッチングされる。
【0017】
そこで、特開平4−186827号公報記載の方法によれば、水素ガスを添加してシリコンのエッチング速度を低下させている。しかしながら、チャンバ内の圧力とエッチング速度との関係については記載されていない。一実施例として、26mTorrでエッチングを行うことが示されている。
【0018】
また、特開平8−45915号公報には、金属層上の絶縁層をドライエッチングして、金属層表面に達するコンタクトホールを形成する方法が開示されている。このコンタクトホール形成方法は、エッチングガスに窒素原子を含有するガスを添加し、かつ、窒素原子を含有するガスの量がエッチングガスのうちの希釈ガスを除いた部分の量の約4.5%以上であることを特徴とする。窒素原子を含有するガスとしてN2 、NH4 およびNF3 が挙げられている。
【0019】
この発明は、絶縁層をドライエッチングする際に、金属層の表面がプラズマ中のイオンによりスパッタされ、レジストまたはコンタクトホールの側壁に堆積すると、その後の洗浄工程によっても除去できなくなる問題を解決するためになされている。NF3 等、窒素原子を含有するガスを含むエッチングガスを用いてエッチングを行う工程は、前述した図14(b)に示す工程に対応する。
【0020】
したがって、金属層に達する開口部を形成した後は、図14(c)に示す工程と同様にレジストの除去と洗浄が行われる。実施例には硝酸による洗浄後、純水による洗浄を行うことにより、フォトレジストやコンタクトホール側面の堆積物が除去されたことが示されている。
【0021】
以上のように、特開平8−45915号公報に記載されたプラズマエッチングは、開口部の形成工程に適用されており、レジストの除去および洗浄後、開口部底部の金属層表面には自然酸化膜が形成されると予想される。したがって、自然酸化膜を除去するためには、何らかの別の処理が必要となる。
【0022】
特開平8−330537号公報にも、半導体基板上に形成された層間絶縁膜に半導体基板が露出するコンタクトホールを開口する工程と、プラズマエッチングによりコンタクトホール底部の自然酸化膜を除去する工程と、コンタクトホールを介して半導体基板と接続する配線層を形成する工程とを有する半導体装置の製造方法が記載されている。この製造方法は、プラズマ生成室とエッチング反応室とが分離されたケミカルドライエッチング(CDE)装置により、エッチングガスにNF3 を用い、プラズマ生成室内よりエッチング反応室内を低圧にしてプラズマエッチング処理を施すことを特徴としている。
【0023】
この発明は、ウェットエッチングあるいは等方性ドライエッチングによるコンタクトホール側壁のエッチングの問題を解決するためになされている。異方性ドライエッチングを行うと、上記のAr逆スパッタリングと同様に、基板へのダメージが問題となるが、等方性ドライエッチングによれば、ウェットエッチングと同様にコンタクトホールの形状変化が問題となる。
【0024】
特開平8−330537号公報記載のエッチング方法によれば、プラズマ生成室とエッチング反応室とを分離して、質量が軽く移動度が大きい電子をプラズマ生成室の側壁に移動させる。これにより、プラズマ生成室の側壁にシースが形成される。このシースによって、荷電したラジカルが加速されてプラズマ生成室の側壁に入射する。電荷をもたない中性ラジカルはエッチング反応室に移行して、エッチングに関与する。プラズマ生成室内よりもエッチング反応室内が低圧となっているため、エッチング反応室に入射した中性ラジカルの平均自由行程が長くなり、これにより中性ラジカルがコンタクトホールに方向性をもって入射する。
【0025】
この製造方法によれば、エッチングガスがNF3 に限定されており、他のガスの添加によるエッチング速度の制御はなされていない。低エネルギーの中性ラジカルを選択的に用いてエッチングを行うことにより、基板のダメージを防止している。エッチング反応室内の圧力は、入射する中性ラジカルに方向性をもたせるために制御されている。また、半導体基板表面以外、例えば金属層表面への適用については特に記載されていない。さらに、プラズマ生成室とエッチング反応室とが分離されているため、自然酸化膜を除去する前処理工程の後、配線層を形成するためのメタルCVDをin−situで行うことが困難である。
【0026】
特開平4−72621号公報には、フッ素ガスと水素とが導入され、それらのガスにより高温(好適には850℃以下)かつ高真空の状態で自然酸化膜をエッチングすることを特徴とする半導体装置の製造方法が開示されている。この方法によれば、フッ素化合物ガス中に水素ガスを添加することにより、フッ素ラジカルの濃度調整を行い、酸化シリコンのエッチングレートを制御し、酸化シリコンとシリコンとの選択比を向上させている。
フッ素化合物ガスとしてはNF3 、SF6 、CF4 等が挙げられている。炭素を含有するガスをエッチングガスに用いた場合には、コンタクトホール側壁に反応生成物が堆積する問題が起こりやすい。
【0027】
特開平6−338478号公報および特開平10−321610号公報には、水素含有ガスをプラズマ化させた活性化ガスにNF3 ガスまたはNF3 含有ガスを添加して、自然酸化膜の除去(水素プラズマダウンフロー処理)を行う半導体装置の製造方法が開示されている。特開平6−338478号公報には、水素含有ガスの活性化ガスにNF3 ガスを添加すると、NF3 ガスを添加しない場合に比較して処理時間が短縮することが記載されている。
【0028】
また、特開平10−321610号公報には、ウェハを室温より低い所定の温度に冷却して、上記の特開平6−338478号公報に記載されているような水素プラズマダウンフロー処理を行うことにより、自然酸化膜と、それ以外の酸化膜、例えばCVDにより形成されたシリコン酸化膜やBPSG(borophosphosilicate glass)膜等とのエッチング選択比を高め、自然酸化膜をより選択的に除去できることが記載されている。
【0029】
これらの特開平6−338478号公報および特開平10−321610号公報記載の水素プラズマダウンフロー処理によれば、NF3 はプラズマ発生領域以外で導入される。したがって、NF3 は水素ラジカルと反応して活性化されるが、プラズマ発生領域の電界によって活性化されることはない。主に水素ラジカルによって自然酸化膜の除去を行う場合、処理時間が長くなる。
【0030】
以上のように、フッ素化合物ガスを用いたプラズマエッチングにより、配線形成の前処理を行うことは、既に開示されている。しかしながら、コンタクト抵抗をより低減させるのに適したエッチング条件等については、十分に検討されていない。
本発明は上記の問題点に鑑みてなされたものであり、したがって本発明は、コンタクトホールの形状変化を防止でき、低抵抗かつ抵抗のばらつきの少ないコンタクト部を形成できる半導体装置の製造方法を提供することを目的とする。
【0031】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置の製造方法は、基板に形成された導電体層上に、絶縁層を形成する工程と、前記導電体層に達する開口部を前記絶縁層に形成する工程と、前記基板が内部に載置された反応室内に三フッ化窒素(NF)とヘリウム(He)の混合ガスを導入し当該反応室内で行うプラズマエッチングを、熱酸化膜換算で0.5nm以上、10nm以下のエッチング量が得られるまで行うことによって、前記開口部の底部で前記導電体層の表面に形成された自然酸化膜を除去する工程とを有し、前記プラズマエッチングは、前記NF の前記混合ガスに占める濃度の割合を10%以下、前記混合ガスの前記プラズマエッチング時の圧力を10mTorr(≒1.33Pa)以下で行う。
【0032】
本発明の半導体装置の製造方法は、好適には、前記NF の前記混合ガスに占める濃度の割合が10%以下である。
本発明の半導体装置の製造方法は、好適には、前記混合ガスの前記プラズマエッチング時の圧力が10mTorr(≒1.33Pa)以下である。
本発明の半導体装置の製造方法は、好適には、前記プラズマエッチングのエッチング量は熱酸化膜換算で0.5nm以上、10nm以下である。
本発明の半導体装置の製造方法は、好適には、前記プラズマエッチングの後、前記基板を移動させずに、少なくとも前記開口部内に配線を形成する工程をさらに有する。
【0033】
本発明の半導体装置の製造方法は、好適には、前記プラズマエッチングは、高周波誘導磁場により生じる誘導電界によって加速された電子を用いてプラズマを発生させる誘導結合プラズマ(ICP)エッチングであることを特徴とする。
あるいは、本発明の半導体装置の製造方法は、好適には、前記プラズマエッチングは、対向するように平行に配置された2つの電極の一方に高周波を印加し、他方を接地して、前記2つの電極間にプラズマを発生させる平行平板型エッチングであることを特徴とする。
【0034】
あるいは、本発明の半導体装置の製造方法は、好適には、前記プラズマエッチングは、電子サイクロトロン共鳴(ECR)を利用したECRエッチングであることを特徴とする。
あるいは、本発明の半導体装置の製造方法は、好適には、前記プラズマエッチングは、反応室の上部および側面から磁界を形成して、プラズマを発生させる高密度プラズマ(HDP)エッチングであることを特徴とする。
【0035】
本発明の半導体装置の製造方法は、好適には、前記導電体層はシリコン(Si)層であることを特徴とする。
あるいは、本発明の半導体装置の製造方法は、好適には、前記導電体層は高融点金属シリサイド層であることを特徴とする。本発明の半導体装置の製造方法は、さらに好適には、前記高融点金属シリサイド層はコバルトシリサイド(CoSix )層、チタンシリサイド(TiSix )層、またはタングステンシリサイド(WSix )層であることを特徴とする。
【0036】
あるいは、本発明の半導体装置の製造方法は、好適には、前記導電体層は高融点金属層であることを特徴とする。本発明の半導体装置の製造方法は、さらに好適には、前記高融点金属層はチタン(Ti)層、タングステン(W)層、またはタンタル(Ta)層であることを特徴とする。
【0037】
あるいは、本発明の半導体装置の製造方法は、好適には、前記導電体層は高融点金属窒化物からなる層であることを特徴とする。本発明の半導体装置の製造方法は、さらに好適には、前記高融点金属窒化物は窒化チタン(TiN)、窒化タングステン(WN)、または窒化タンタル(TaN)であることを特徴とする。
【0038】
あるいは、本発明の半導体装置の製造方法は、好適には、前記導電体層はアルミニウム(Al)層であることを特徴とする。
あるいは、本発明の半導体装置の製造方法は、好適には、前記導電体層はAl合金層であることを特徴とする。本発明の半導体装置の製造方法は、さらに好適には、前記Al合金層はAlCu層であることを特徴とする。
【0039】
これにより、アスペクト比の高いコンタクトホールを形成する場合にも、自然酸化膜を残留させず、かつ開口部底部に露出する下地へのダメージを低減できるため、コンタクト抵抗を低減することが可能となる。また、本発明の半導体装置の製造方法において、NF3 を用いてプラズマエッチングを行うことにより、炭素を含有する堆積物がコンタクトホール内に形成されるのを防止できる。
本発明の半導体装置の製造方法によれば、層間絶縁層に開口部を形成した後、開口部内にプラズマエッチングによる前処理を行う工程と、開口部内に配線層を形成する工程とをin−situで行うことも可能である。
【0040】
【発明の実施の形態】
以下に、本発明の半導体装置の製造方法の実施の形態について、図面を参照して説明する。
(実施形態1)
図1は、本実施形態の半導体装置の製造方法において、コンタクトホール底部の自然酸化膜をエッチングするのに用いられるエッチング装置の概略図である。図1に示すエッチング装置1は、枚葉処理方式のICP型エッチング装置である。反応室2内にガス導入部3から矢印方向にエッチングガスが導入される。ガス導入部3は上方から見て円形に形成されている。基板4は下部電極5上に載置される。コイル式の上部電極6はドーム7の周囲に配置される。
【0041】
上記のエッチング装置を用いて、以下に示す工程に従ってコンタクトホールを形成した。
まず、図2(a)に示すように、シリコン基板11上に例えばシリコン酸化膜からなる層間絶縁膜12を形成した。次に、図2(b)に示すように、フォトリソグラフィ工程によりレジスト13を形成した。レジスト13をマスクとして層間絶縁膜12にエッチングを行い、開口部14を形成した。その後、図2(c)に示すように、レジスト13を除去した。開口部14底部のシリコン基板11の表面には、自然酸化膜15が形成された。
【0042】
次に、図3(d)に示すように、配線形成の前処理として、図1に示すエッチング装置を用いてエッチングを行った。これにより、開口部14を形成する際のエッチングによって斜線部分に堆積した反応生成物や、開口部14底部に形成された自然酸化膜15を除去した。
【0043】
エッチング条件はNF3 ガス流量3sccm、Heガス流量47sccm、RFパワー(1)100W、RFパワー(2)100W、圧力4.5mTorr(≒0.6Pa)、基板温度常温とした。ここで、RFパワー(1)は上部電極6の出力、RFパワー(2)は下部電極5の出力である。
【0044】
自然酸化膜は厚さ数nm程度の薄膜であり、除去されたかどうかの判定を行うことは可能であるが、エッチング速度を測定することは現状では困難である。例えばフーリエ変換赤外分光法(FT−IR;Fourier transform infrared spectroscopy)による分析から、自然酸化膜の膜質は、CVD膜等の堆積されたシリコン酸化膜の膜質よりも、熱酸化膜の膜質に近いことが知られている。熱酸化膜のエッチング量は膜厚計を用いて測定することが可能である。
【0045】
そこで、熱酸化膜のエッチング量を実測し、エッチング時間とエッチング量とを対応させた。この結果を利用して、所定のエッチング時間での熱酸化膜のエッチング量と、自然酸化膜のエッチング量とが等しいとみなし、自然酸化膜のエッチング量を熱酸化膜換算した。
図3(d)に示す工程において、エッチング量とコンタクト抵抗との関係を調べるため、4通りのエッチング量(7nm、5nm、3nm、1nm)でエッチングを行った。
【0046】
続いて、図3(e)に示すように、開口部14内および層間絶縁膜12上に例えばCVDによりバリアメタル層16を形成した。このCVDは、図3(d)に示す前処理工程の後、in−situで行うことが可能である。その後、図3(f)に示すように、バリアメタル層16上に例えばW等の高融点金属からなるプラグ金属層17aをスパッタリングにより形成した。
【0047】
次に、図4(g)に示すように、プラグ金属層17aおよびバリアメタル層16をエッチバックした。これにより、開口部14内にバリアメタル層16を介してプラグ17が形成された。続いて、図4(h)に示すように、開口部14上を含む全面に例えばAlまたはAl合金からなる配線金属層18aを形成した。
【0048】
その後、図示しないレジストをマスクとして配線金属層18aにエッチングを行うことにより、図4(i)に示すように、配線18が形成された。以上の工程により、シリコン基板11と上層の配線18とを接続するコンタクトホールが形成された。
【0049】
図3(d)に示す工程において、エッチング量を変えた4通りの場合で、コンタクト抵抗はほぼ同等となった。また、これらのコンタクト抵抗は、従来のウェットエッチングあるいはAr逆スパッタリングによる前処理を行った場合に比較して低減された。したがって、自然酸化膜のエッチング量が熱酸化膜換算で少なくとも1nm〜7nmの範囲にあるとき、低抵抗で抵抗のばらつきの少ないコンタクト部を形成できることがわかる。
【0050】
Ar逆スパッタリングによれば、Arがコンタクトホールの底部に垂直に入射し、物理的に自然酸化膜を除去する。したがって、コンタクトホールの側壁近傍の自然酸化膜は除去されにくく、自然酸化膜を完全に除去するには逆スパッタリングを10nm以上、例えば18nm程度行う必要があった。これにより、基板がダメージを受けて、コンタクト抵抗が増加する要因となっていた。
【0051】
それに対し、上記の本実施形態の半導体装置の製造方法によれば、NF3 ガスを用いたエッチングを行うため、エッチングガスが到達すれば、コンタクトホールの側壁や、側壁と底面との境界部でもエッチングの反応が進行する。したがって、従来の方法に比較して、エッチング量を低減することができ、基板あるいは下地の導電体層へのダメージを少なくすることができる。
【0052】
(実施形態2)
本実施形態の半導体装置の製造方法は、実施形態1の図3(d)に示す工程のエッチング条件を変更したものである。エッチング条件はNF3 ガス流量3sccm、Heガス流量70sccm、RFパワー(1)100W、RFパワー(2)100W、圧力5mTorr(≒0.67Pa)、基板温度常温とした。
【0053】
実施形態1のエッチング条件によれば、NF3 濃度は6%であり、実施形態2のエッチング条件によれば、NF3 濃度は4%である。実施形態2の場合、実施形態1の場合に比較してエッチング速度がやや遅くなり、エッチング量の制御が容易となる。ただし、これらのエッチング条件によれば、自然酸化膜がきわめて短時間で除去されるため、エッチング速度が低下してもスループットには影響しない。
【0054】
実施形態2に示すエッチング処理をバリアメタル層の形成前に行った場合にも、実施形態1と同等なコンタクト抵抗が得られた。したがって、実施形態2のエッチング条件の場合にも、シリコン基板にダメージを与えずに自然酸化膜を十分に除去できたことが示唆される。
【0055】
(実施形態3)
本実施形態の半導体装置の製造方法は、実施形態1の図3(d)に示すエッチング工程の後、エッチング装置内を大気開放してから、図3(e)に示すバリアメタル層16の形成を行ったものである。それ以外は実施形態1と同様とした。本実施形態によれば、実施形態1と同様に、低抵抗のコンタクトを形成することができた。
【0056】
通常、自然酸化膜を除去した後に大気開放すると、再び自然酸化膜が形成されるため、コンタクト抵抗は増大する。しかしながら、本実施形態によれば、コンタクト抵抗の増大が見られなかった。この原因は明らかではないが、例えば、プラズマ処理によりシリコン基板がフッ素により終端化され、自然酸化膜の成長が防止されたことが考えられる。
【0057】
(実施形態4)
コンタクトホール径を縮小し、コンタクトホールのアスペクト比が高くなるとコンタクト抵抗は増大する。配線形成の前処理を、HFを用いたウェットエッチング、Ar逆スパッタリング、またはNF3 (4%)を用いたプラズマエッチングにより行い、コンタクト抵抗の変化について比較した。コンタクトはシリコン上に形成した。この結果を図5〜図8に示す。
【0058】
図5はコンタクトホール径0.4μmの場合、図6はコンタクトホール径0.28μmの場合、図7はコンタクトホール径0.26μmの場合、図8はコンタクトホール径0.24μmの場合をそれぞれ示す。これらのコンタクトホールの高さは等しく、コンタクトホール径が小さいものほどアスペクト比が高い。これらのコンタクトホール径はマスクパターンの値である。以下、エッチング量あるいは逆スパッタリング量は前述した熱酸化膜換算とする。
【0059】
図5に示すように、コンタクトホール径が0.4μmのときには、Ar逆スパッタリングを13nm行った場合に、明らかにコンタクト抵抗が高くなった。それに対し他の条件、すなわちウェットエッチングを3nm行った場合、Ar逆スパッタリングを7nm行った場合、およびNF3 を用いたプラズマエッチングを7nm行った場合は、グラフ上でプロットが重なり、コンタクト抵抗に大きな差はなかった。
【0060】
図6に示すように、コンタクトホール径が0.28μmの場合、NF3 を用いたプラズマエッチングのみ、コンタクトホール径0.4μmの場合(図5参照)と同等の低いコンタクト抵抗が得られた。それ以外の前処理方法の場合には、コンタクトホール径0.4μmの場合よりも抵抗が増大し、特にAr逆スパッタリングの場合にコンタクト抵抗が増大した。但し、Ar逆スパッタリング/13nmの場合は、コンタクトホール径0.4μmの場合の異常な高抵抗化は見られなくなる。
【0061】
図7に示すように、コンタクトホール径が0.26μmの場合、Ar逆スパッタリングまたはウェットエッチングによれば、0.28μmの場合(図6参照)と比較して、コンタクト抵抗がさらに増加する。それに対し、NF3 を用いたプラズマエッチングによれば、コンタクト抵抗の増加はわずかである。
【0062】
図8に示すように、コンタクトホール径を0.24μmとした場合、Ar逆スパッタリングによれば、0.26μmの場合(図7参照)と比較して、コンタクト抵抗が明らかに増大する。ウェットエッチングの場合にも、コンタクト抵抗の増加がみられるが、NF3 を用いたプラズマエッチングによれば、コンタクト抵抗の変化を最も小さくすることができる。
【0063】
(実施形態5)
図9は、NF3 を用いたプラズマエッチングにより配線形成の前処理を行い、エッチング量を変化させたときのコンタクト抵抗の変化を示す。NF3 濃度は6%とした。コンタクトはシリコン上に形成した。参考のため、Ar逆スパッタリング/7nmの場合のコンタクト抵抗も示した。
図9に示すように、NF3 を用いたプラズマエッチングによれば、エッチング量が1nmの場合と3nmの場合のいずれも、Ar逆スパッタリングの場合よりもコンタクト抵抗が低減される。
【0064】
Ar逆スパッタリングの逆スパッタリング量を7nmよりも少なくすると、自然酸化膜が残留してコンタクト抵抗はさらに増大する。したがって、逆スパッタリング量は低減できない。
それに対して、NF3 を用いたプラズマエッチングのエッチング量は、Ar逆スパッタリングの逆スパッタリング量よりも少なくできるため、自然酸化膜の下地の基板あるいは導電体層のダメージを少なくすることができる。
【0065】
(実施形態6)
図10は、NF3 を用いたプラズマエッチングにより配線形成の前処理を行い、NF3 濃度を変化させたときのコンタクト抵抗の変化を示す。コンタクトはコバルトシリサイド(CoSix )上に形成した。図10において、NF3 10%のときのプロットはNF3 8%のときのプロットとほぼ一致し、重なっている。
【0066】
図10に示すように、NF3 濃度を2%、6%、8%および10%としたとき、いずれも十分に低いコンタクト抵抗が得られる。NF3 濃度が10%を超えると、エッチング速度が高くなりすぎて、エッチング量の制御が困難となる。一方、NF3 濃度の下限については2%に限定されず、NF3 濃度をさらに下げた場合にも、同様にコンタクトの低抵抗化が可能であると予想される。但し、NF3濃度を0%とすると、エッチング速度は著しく低下する。
【0067】
(実施形態7)
配線形成の前処理としてのNF3 を用いたプラズマエッチングには、実施形態1に示したICP型エッチング装置(図1参照)以外のプラズマエッチング装置を用いることも可能である。例えば、平行平板型プラズマエッチング装置、ECRプラズマエッチング装置、あるいはHDPエッチング装置を用いることもできる。
【0068】
図11は、平行平板型プラズマエッチング装置の概略図である。図11に示すエッチング装置21において、上部電極22と下部電極23は反応室24内に平行に配置される。一方の電極に高周波電力25を印加して電極22、23間にプラズマを発生させる。基板26は下部電極23上に載置され、プラズマ中のイオンが基板26に垂直に入射する。エッチングガスはガス導入部27から反応室24に導入され、排気部28から排気される。
【0069】
図12は、ECRプラズマエッチング装置の概略図である。図12のエッチング装置31においては、マグネトロン32で発生したマイクロ波が導波管33、石英ベルジャー34を介してステージ35上の基板36に到達する。石英ベルジャー34の周囲にコイル37が設けられている。基板36はステージ35に設けられた静電チャック、あるいはクランプ38により固定される。ステージ35は高周波電源39に接続されている。図示しないが、ステージ35には温度制御用の冷媒が循環する。
【0070】
図13は、HDPエッチング装置の概略図である。図13に示すエッチング装置41においては、反応室42にガス導入部43a、43bが設けられており、反応室42の上方および側方からガスが導入される。反応室42の上部にはトップコイル44aが形成され、外周部にはサイドコイル44bが形成されている。トップコイル44aとサイドコイル44bは別々に制御される。反応室42内のステージ45上に基板46が載置される。ステージ45には静電チャックが一体化されている。ステージ45は高周波電源47に接続されている。反応室42はポンプ48によって排気される。
【0071】
図13のエッチング装置41を用いて配線形成の前処理を行う場合、エッチング条件は例えばNF3 流量3sccm、Heガス流量47sccm、RFパワー(1)100W、RFパワー(2)100W、圧力4.5〜8mTorr(≒0.6〜1.07Pa)とする。ここで、RFパワー(1)はトップコイル44aに印加する出力であり、RFパワー(2)はサイドコイル44bに印加する出力である。
以上の図11〜図13に示す装置や、それ以外のプラズマエッチング装置を用いても、配線形成の前処理を行うことができる。
【0072】
上記の本発明の実施形態の半導体装置の製造方法によれば、アスペクト比の高いコンタクトホールのコンタクト抵抗およびそのばらつきを低減できる。
本発明の半導体装置の製造方法の実施形態は、上記の説明に限定されない。例えば、コンタクトホール側壁への堆積等の問題が起こらない範囲で、NF3 を他のフッ素化合物ガスに変更することもできる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【0073】
【発明の効果】
本発明の半導体装置の製造方法によれば、コンタクトホールの形状変化を防止でき、低抵抗かつ抵抗のばらつきの少ないコンタクト部を形成することが可能となる。
【図面の簡単な説明】
【図1】図1は本発明の実施形態1に係る半導体装置の製造方法に用いることができるICP型エッチング装置の概略図である。
【図2】図2(a)〜(c)は本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図3】図3(d)〜(f)は本発明の半導体装置の製造方法の製造工程を示す断面図であり、図2(c)に続く工程を表す。
【図4】図4(g)〜(i)は本発明の半導体装置の製造方法の製造工程を示す断面図であり、図3(f)に続く工程を表す。
【図5】図5は本発明の実施形態4に係り、コンタクトホールのアスペクト比の増大に伴うコンタクト抵抗の変化について、従来の製造方法による場合と、本発明の製造方法による場合とを比較した図である。
【図6】図6は本発明の実施形態4に係り、コンタクトホールのアスペクト比の増大に伴うコンタクト抵抗の変化について、従来の製造方法による場合と、本発明の製造方法による場合とを比較した図である。
【図7】図7は本発明の実施形態4に係り、コンタクトホールのアスペクト比の増大に伴うコンタクト抵抗の変化について、従来の製造方法による場合と、本発明の製造方法による場合とを比較した図である。
【図8】図8は本発明の実施形態4に係り、コンタクトホールのアスペクト比の増大に伴うコンタクト抵抗の変化について、従来の製造方法による場合と、本発明の製造方法による場合とを比較した図である。
【図9】図9は本発明の実施形態5に係り、エッチング量の変化に伴うコンタクト抵抗の変化を表す図である。
【図10】図10は本発明の実施形態6に係り、NF3 濃度の変化に伴うコンタクト抵抗の変化を表す図である。
【図11】図11は本発明の実施形態7に係り、本発明の半導体装置の製造方法に用いることができる平行平板型プラズマエッチング装置の概略図である。
【図12】図12は本発明の実施形態7に係り、本発明の半導体装置の製造方法に用いることができるECR型プラズマエッチング装置の概略図である。
【図13】図13は本発明の実施形態7に係り、本発明の半導体装置の製造方法に用いることができるHDPエッチング装置の概略図である。
【図14】図14(a)〜(c)は従来の半導体装置の製造方法の製造工程を示す断面図である。
【図15】図15(d)〜(f)は従来の半導体装置の製造方法の製造工程を示す断面図であり、図14(c)に続く工程を表す。
【図16】図16(g)〜(i)は従来の半導体装置の製造方法の製造工程を示す断面図であり、図15(f)に続く工程を表す。
【図17】図17(a)および(b)は従来の半導体装置の製造方法において、配線形成の前処理としてウェットエッチングを行った場合の問題を表す断面図である。
【図18】図18(a)および(b)は従来の半導体装置の製造方法において、配線形成の前処理としてAr逆スパッタリングを行った場合の問題を表す断面図である。
【符号の説明】
1、21、31、41…エッチング装置、2、24、42…反応室、3、27…ガス導入部、4、26、36、45…基板、5、23…下部電極、6、22…上部電極、11、51…シリコン基板、12、52…層間絶縁膜、13、53…レジスト、14、54…開口部、15、55…自然酸化膜、16、56…バリアメタル層、17、57…プラグ、17a、57a…プラグ金属層、18、58…配線、18a、58a…配線金属層、25、39、46…高周波電源、28…排気部、32…マグネトロン、33…導波管、34…石英ベルジャー、35、44…ステージ、37…コイル、38…クランプ、43a、43b…ガス導入部、44a…トップコイル、44b…サイドコイル、47…ポンプ、59…空隙、60…コンタクト部。

Claims (22)

  1. 基板に形成された導電体層上に、絶縁層を形成する工程と、
    前記導電体層に達する開口部を前記絶縁層に形成する工程と、
    前記基板が内部に載置された反応室内に三フッ化窒素(NF)とヘリウム(He)の混合ガスを導入し当該反応室内で行うプラズマエッチングを、熱酸化膜換算で0.5nm以上、10nm以下のエッチング量が得られるまで行うことによって、前記開口部の底部で前記導電体層の表面に形成された自然酸化膜を除去する工程と
    を有し、
    前記プラズマエッチングは、前記NFの前記混合ガスに占める濃度の割合10%以下前記混合ガスの前記プラズマエッチング時の圧力10mTorr(≒1.33Pa)以下で行う
    半導体装置の製造方法。
  2. 前記プラズマエッチングの後、前記反応室内に前記基板を載置したままで、当該反応室を用いた化学的気相堆積(CVD)により、少なくとも前記開口部内に配線を構成する導電膜を形成する工程をさらに有する
    請求項1に記載の半導体装置の製造方法。
  3. 前記プラズマエッチングは、高周波誘導磁場により生じる誘導電界によって加速された電子を用いてプラズマを発生させる誘導結合プラズマ(ICP;inductively coupled plasma)エッチングである
    請求項に記載の半導体装置の製造方法。
  4. 前記プラズマエッチングは、対向するように平行に配置された2つの電極の一方に高周波を印加し、他方を接地して、前記2つの電極間にプラズマを発生させる平行平板型エッチングである
    請求項に記載の半導体装置の製造方法。
  5. 前記プラズマエッチングは、電子サイクロトロン共鳴(ECR;electron cyclotron resonance)を利用したECRエッチングである
    請求項に記載の半導体装置の製造方法。
  6. 前記プラズマエッチングは、反応室の上部および側面から磁界を形成して、プラズマを発生させる高密度プラズマ(HDP;high density plasma)エッチングである
    請求項に記載の半導体装置の製造方法。
  7. 前記導電体層はシリコン(Si)層である
    請求項1に記載の半導体装置の製造方法。
  8. 前記導電体層は高融点金属シリサイド層である
    請求項1に記載の半導体装置の製造方法。
  9. 前記高融点金属シリサイド層はコバルトシリサイド(CoSi)層である
    請求項に記載の半導体装置の製造方法。
  10. 前記高融点金属シリサイド層はチタンシリサイド(TiSi)層である
    請求項に記載の半導体装置の製造方法。
  11. 前記高融点金属シリサイド層はタングステンシリサイド(WSix )層である
    請求項に記載の半導体装置の製造方法。
  12. 前記導電体層は高融点金属層である
    請求項1に記載の半導体装置の製造方法。
  13. 前記高融点金属層はチタン(Ti)層である
    請求項12に記載の半導体装置の製造方法。
  14. 前記高融点金属層はタングステン(W)層である
    請求項12に記載の半導体装置の製造方法。
  15. 前記高融点金属層はタンタル(Ta)層である
    請求項12に記載の半導体装置の製造方法。
  16. 前記導電体層は高融点金属窒化物からなる層である
    請求項1に記載の半導体装置の製造方法。
  17. 前記高融点金属窒化物は窒化チタン(TiN)である
    請求項16に記載の半導体装置の製造方法。
  18. 前記高融点金属窒化物は窒化タングステン(WN)である
    請求項16に記載の半導体装置の製造方法。
  19. 前記高融点金属窒化物は窒化タンタル(TaN)である
    請求項16に記載の半導体装置の製造方法。
  20. 前記導電体層はアルミニウム(Al)層である
    請求項1に記載の半導体装置の製造方法。
  21. 前記導電体層はAl合金層である
    請求項1に記載の半導体装置の製造方法。
  22. 前記Al合金層はAlCu層である
    請求項21に記載の半導体装置の製造方法。
JP2000326136A 2000-10-25 2000-10-25 半導体装置の製造方法 Expired - Fee Related JP4910231B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2000326136A JP4910231B2 (ja) 2000-10-25 2000-10-25 半導体装置の製造方法
US10/037,989 US6642143B2 (en) 2000-10-25 2001-10-23 Method of producing semiconductor device
KR1020010065595A KR100838502B1 (ko) 2000-10-25 2001-10-24 반도체 장치의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000326136A JP4910231B2 (ja) 2000-10-25 2000-10-25 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2002134611A JP2002134611A (ja) 2002-05-10
JP4910231B2 true JP4910231B2 (ja) 2012-04-04

Family

ID=18803376

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000326136A Expired - Fee Related JP4910231B2 (ja) 2000-10-25 2000-10-25 半導体装置の製造方法

Country Status (3)

Country Link
US (1) US6642143B2 (ja)
JP (1) JP4910231B2 (ja)
KR (1) KR100838502B1 (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020198343A1 (en) * 2000-03-14 2002-12-26 Willis Carl Lesley Uniform initiation of anionic polymerization using organo-substituted alkali metal initiators
JP4617018B2 (ja) * 2001-04-10 2011-01-19 本田技研工業株式会社 赤外線画像処理装置
JP3775354B2 (ja) * 2002-06-20 2006-05-17 松下電器産業株式会社 半導体装置およびその製造方法
KR100459717B1 (ko) * 2002-08-23 2004-12-03 삼성전자주식회사 반도체 소자의 금속 콘택 형성 방법
US20070269974A1 (en) * 2002-08-23 2007-11-22 Park Hee-Sook Methods for forming a metal contact in a semiconductor device in which an ohmic layer is formed while forming a barrier metal layer
JP4825688B2 (ja) * 2002-09-11 2011-11-30 株式会社東芝 半導体装置の製造方法
US20070048980A1 (en) * 2005-08-24 2007-03-01 International Business Machines Corporation Method for post-rie passivation of semiconductor surfaces for epitaxial growth
US8264086B2 (en) * 2005-12-05 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Via structure with improved reliability
US7501349B2 (en) * 2006-03-31 2009-03-10 Tokyo Electron Limited Sequential oxide removal using fluorine and hydrogen
WO2014092856A1 (en) 2012-12-14 2014-06-19 The Penn State Research Foundation Ultra-high speed anisotropic reactive ion etching
DE112015006921T5 (de) * 2015-10-16 2018-05-30 Ford Global Technologies, Llc System und Verfahren für Pseudonavigationshilfe in einem Fahrzeug
US11031287B2 (en) * 2018-06-27 2021-06-08 Tokyo Electron Limited Fully self-aligned via with selective bilayer dielectric regrowth
JP6838677B1 (ja) * 2020-05-11 2021-03-03 信越半導体株式会社 半導体基板のドライエッチング方法及びシリコン酸化膜のドライエッチング方法
CN116031158B (zh) * 2023-03-29 2023-06-16 长鑫存储技术有限公司 金属氧化物层的去除方法及半导体结构的制备方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04186827A (ja) * 1990-11-21 1992-07-03 Fujitsu Ltd 半導体装置の製造方法
JP3072651B2 (ja) * 1991-01-17 2000-07-31 ソニー株式会社 半導体装置の製造方法およびチャンバ・システム
JPH0745554A (ja) * 1993-07-30 1995-02-14 Sony Corp 配線形成方法
JPH08330537A (ja) * 1995-06-02 1996-12-13 Mitsubishi Electric Corp 半導体装置の製造方法
JP2978748B2 (ja) * 1995-11-22 1999-11-15 日本電気株式会社 半導体装置の製造方法
JPH097969A (ja) * 1996-07-12 1997-01-10 Hitachi Ltd 微細孔への金属穴埋め方法
US6114216A (en) * 1996-11-13 2000-09-05 Applied Materials, Inc. Methods for shallow trench isolation
JPH10321610A (ja) * 1997-03-19 1998-12-04 Fujitsu Ltd 半導体装置の製造方法
US5968279A (en) * 1997-06-13 1999-10-19 Mattson Technology, Inc. Method of cleaning wafer substrates
JPH11168140A (ja) * 1997-12-05 1999-06-22 Toshiba Corp 半導体装置及びその製造方法
US6107192A (en) * 1997-12-30 2000-08-22 Applied Materials, Inc. Reactive preclean prior to metallization for sub-quarter micron application
JP4395896B2 (ja) * 1998-03-10 2010-01-13 ソニー株式会社 半導体装置の製造方法
JP4124543B2 (ja) * 1998-11-11 2008-07-23 東京エレクトロン株式会社 表面処理方法及びその装置
US6110836A (en) * 1999-04-22 2000-08-29 Applied Materials, Inc. Reactive plasma etch cleaning of high aspect ratio openings

Also Published As

Publication number Publication date
US6642143B2 (en) 2003-11-04
US20020119653A1 (en) 2002-08-29
JP2002134611A (ja) 2002-05-10
KR100838502B1 (ko) 2008-06-17
KR20020032342A (ko) 2002-05-03

Similar Documents

Publication Publication Date Title
US5302240A (en) Method of manufacturing semiconductor device
US6583065B1 (en) Sidewall polymer forming gas additives for etching processes
US5240554A (en) Method of manufacturing semiconductor device
US5942446A (en) Fluorocarbon polymer layer deposition predominant pre-etch plasma etch method for forming patterned silicon containing dielectric layer
US8383519B2 (en) Etching method and recording medium
US6372637B2 (en) Method for making semiconductor devices having gradual slope contacts
JP3291889B2 (ja) ドライエッチング方法
JP4910231B2 (ja) 半導体装置の製造方法
JP4451934B2 (ja) 導電層をエッチングする方法及び集積回路
US20030013313A1 (en) Process for fabricating semiconductor device
US6872652B2 (en) Method of cleaning an inter-level dielectric interconnect
JP2001358218A (ja) 有機膜のエッチング方法及び素子の製造方法
TWI843902B (zh) 用於減除式自我對齊之方法及裝置
US6777330B2 (en) Chemistry for chemical vapor deposition of titanium containing films
JPH11168090A (ja) 半導体製造方法
US6541372B2 (en) Method for manufacturing a conductor structure for an integrated circuit
US6756315B1 (en) Method of forming contact openings
JP3619030B2 (ja) プラズマ処理装置及び処理方法
JPH0590225A (ja) 半導体装置の製造方法
JP2002134472A (ja) エッチング方法、エッチング装置および半導体装置の製造方法
JPH1167766A (ja) 半導体装置の製造方法
JP2001250817A (ja) ドライエッチング方法及び半導体装置の製造方法
US7297630B2 (en) Methods of fabricating via hole and trench
JPH08213366A (ja) パターン形成方法およびパターン形成装置、ならびに半導体集積回路装置の製造方法および半導体製造装置
KR100520140B1 (ko) 반도체소자의캐패시터제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070206

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110118

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110322

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110412

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110606

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111011

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111205

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111220

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120102

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150127

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees