JP3775354B2 - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000002184 metal Substances 0.000 claims description 39
- 229910052751 metal Inorganic materials 0.000 claims description 39
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 25
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 25
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 21
- 229910052799 carbon Inorganic materials 0.000 claims description 21
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 10
- 239000001301 oxygen Substances 0.000 claims description 10
- 229910052760 oxygen Inorganic materials 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 6
- 238000001039 wet etching Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 239000000463 material Substances 0.000 claims description 2
- 238000002407 reforming Methods 0.000 claims 3
- 238000000034 method Methods 0.000 description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 125000002496 methyl group Chemical group [H]C([H])([H])* 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Description
【発明の属する技術分野】
本発明は、配線形成技術に関するものである。
【0002】
【従来の技術】
近年、半導体集積回路の高集積化に伴い、配線間隔が狭小化し、配線間に生じる電気寄生容量が増大してきている。高速動作が必要な半導体集積回路では、配線間の電気寄生容量を小さくすることが必要とされている。
【0003】
そこで、配線間の電気寄生容量を低減させるために、配線間の絶縁膜の比誘電率を低減させる方法が開発されて来た。例えば、特開2002−93903号公報に記載されている方法がある。以下に、この半導体装置の製造方法について、図面を参照しながら説明する。
【0004】
まず、図5(a)に示すように、半導体基板100の上に全面に亘って、第1の絶縁材料からなる絶縁膜107を形成した後、絶縁膜107に対して選択的にエッチングを行う。
【0005】
次に、図5(b)に示すように、絶縁膜107における信号遅延防止領域(信号配線が形成される領域)に凹部112を形成する。この場合、エッチング時間を制御することにより、凹部112の下に絶縁膜107を残存させることができる。
【0006】
その後、図5(c)に示すように、絶縁膜107の上に第2の絶縁材料からなる低誘電率絶縁膜106を凹部112が充填されるように形成する。
【0007】
続いて、図6(a)に示すように、低誘電率絶縁膜106における絶縁膜107の上に形成されている部分を例えばCMPにより除去して、低誘電率絶縁膜106の表面と絶縁膜107の表面とを面一にする。
【0008】
次に、低誘電率絶縁膜106及び絶縁膜107にそれぞれ配線溝を形成した後、低誘電率絶縁膜106及び絶縁膜107の上に全面に亘って、銅又は銅合金からなる金属膜を堆積し、その後、金属膜における低誘電率絶縁膜106及び絶縁膜107の上に形成されている部分を、例えばCMPにより除去する。
【0009】
続いて、図6(b)に示すように、低誘電率絶縁膜106の配線溝に信号配線103を形成すると共に、絶縁膜107における配線溝に電源配線101を形成する。
【0010】
最後に、図6(c)に示すように、電源配線101、信号配線103、低誘電率絶縁膜106及び絶縁膜107の上に全面に亘って、銅の拡散を防止する拡散防止層108を形成する。
【0011】
その結果、配線遅延を生じさせたくない領域に選択的に低誘電率膜を形成することが出来、かつ機械的強度を維持した半導体装置を提供することが出来る。
【0012】
【発明が解決しようとする課題】
しかし、従来方法において、配線間隔が密であり、配線自体の機械的強度によって配線層全体の強度を保てる場合には、配線間に低誘電率の絶縁膜を使用出来るが、配線間隔が疎な場合は、配線自体の有する強度では配線層全体の機械的強度を維持することが出来ない。
【0013】
また、従来方法に従うと、それぞれ種類の異なる膜を堆積するためには、その都度マスク工程が必要である。更に、低誘電率膜に対してマスクを用いて、より微細なパターン形成を行うことは困難である。
【0014】
そこで、本発明においては、配線の側壁部分に低誘電率膜を形成することにより、配線間容量を低減し、かつ十分な機械的強度を持つ、半導体装置及びその製造方法を提供することを目的とする。
【0015】
【課題を解決するための手段】
上記課題を解決するために、本発明では、半導体基板上に、第1の絶縁膜を堆積する工程と、第1の絶縁膜中にホールを形成する工程と、ホールの側壁に改質層を形成する工程と、ホールに金属膜を埋め込む工程と、改質層を除去し、スリットを形成する工程と、スリットに第2の絶縁膜を埋め込む工程と、を備えた半導体装置の製造方法を提供する。
【0016】
その結果、金属配線に隣接する部分に、非常に低い比誘電率を有する第2の絶縁膜を形成することが出来るため、配線間容量の低減効果は極めて大きく、かつ、それ以外の領域においては強度のある絶縁膜を用いるので、配線全体において、CMP工程でも耐えうる十分な機械的強度を得ることが出来る。
【0017】
また、改質層をエッチングにより選択的に除去し、スリットを形成するので、新たに工程を追加することなく、微細な配線構造を形成することが出来る。
【0018】
【発明の実施の形態】
本発明の実施形態について、図面を参照しながら説明する。
【0019】
(第1の実施形態)
本発明の第1の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【0020】
まず、図1(a)に示すように、シリコン基板(図示せず)上にシリコン酸化膜からなる第1の絶縁膜11を300nmの厚さで堆積し、続いて、膜硬度が1.5GPaで比誘電率が3.0の炭素含有シリコン酸化膜(SiOC膜)からなる第2の絶縁膜12を、プラズマCVD法を用いて350nm堆積する。
【0021】
次に、第2の絶縁膜12上にレジストを塗布した後、KrFもしくはArFエキシマレーザを用いたリソグラフィー法を用いてレジストパターン13を形成する。その後、CF系を主成分とするガス、例えばCF4、CHF3、アルゴン、酸素等を含むプラズマを用いたドライエッチング法により第2の絶縁膜12をエッチング除去し、配線溝14となるホールを形成する。
【0022】
その後、図1(b)に示すように、酸素プラズマを用いたドライエッチングにより、レジスト13を除去する。このとき、第2の絶縁膜12も、同時に酸素プラズマに暴露される。ここで、第2の絶縁膜12は炭素含有シリコン酸化膜からなるために、酸素プラズマにより第2の絶縁膜12の表面部分は容易に酸化される。酸化された結果、第2の絶縁膜12の上表面及び形成した配線溝14の側壁部分に、炭素含有シリコン酸化膜は炭素が除去され、通常の熱CVD法やプラズマCVD法により形成されたシリコン酸化膜(約2.3g/cm3)に比べ密度の低い(約1.2〜1.3g/cm3)シリコン酸化膜からなる改質層15が形成される。この工程が、本実施形態の特徴であり、大きな効果を示すものである。この点については、後で詳述する。
【0023】
続いて、図1(c)に示すように、電界メッキ法により配線溝14が完全に埋め込まれるように金属膜16を堆積し、CMP法により、第2の絶縁膜12の表面が完全に露出するように配線層表面を平坦化する。
【0024】
次に、図1(d)に示すように、金属配線16が形成された基板を弗酸含有の薬液を用いてウェットエッチングを行い、金属配線16側壁に形成されている改質層15のみを選択的に除去する。その結果、金属配線16間が最小配線間隔となっている部分(領域A)については、金属配線16の間はスリット17のみとなり、配線間隔が比較的広くなっている部分(領域B)は、金属配線16と第2の絶縁膜の間にスリット17が形成される。
【0025】
ここで、図1(b)の効果により、シリコン酸化膜である改質層15は密度が低いため、炭素含有シリコン酸化膜である第2の絶縁膜12、金属膜16、通常のシリコン酸化膜である第1の絶縁膜と比較して、弗酸によるエッチング速度が極端に速い。よって、改質層15のみを選択的に除去することが出来る。なお、第2の絶縁膜12の材料は、プラズマによる改質によって隣接する膜と比較して、ウェットエッチング等で除去しやすい性質に変化させることが出来るものであれば、炭素含有シリコン酸化膜以外の膜でもよい。
【0026】
その後、図1(e)に示すように、金属配線16およびスリット17が形成された基板上に、炭素を含むシリケートグラス膜を堆積し、スリット17の内部を完全に埋め込む。
【0027】
続いて、炭素を含むシリケートグラス膜を400℃程度で加熱し架橋させ、比誘電率が2.0の第3の絶縁膜18を形成する。この第3の絶縁膜18は、比較的強度の高い第2の絶縁膜12若しくは金属膜16に隣接しているので、第3の絶縁膜18自体には、特に大きな機械的強度は必要ではない。
【0028】
次に、図1(f)に示すように、CMP法により、金属配線16および第2の絶縁膜12上にある第3の絶縁膜18を除去し、金属配線層表面を平坦化する。その結果、第3の絶縁膜18は、金属配線16と第2の絶縁膜12の間、及び金属配線16間に存在する構造が形成される。
【0029】
最後に、第2の絶縁膜12、金属配線16、第3の絶縁膜18上に、プラズマCVD法を用いてシリコン炭化膜からなる第4の絶縁膜19を50nm堆積し、配線構造を完成する。
【0030】
その結果、マスクを使用することなく、配線に隣接する部分に比誘電率の小さい第3の絶縁膜18を形成することが出来る。よって、配線間容量を低減し、かつ十分な機械的強度を持つ、半導体装置の製造方法を提供することが出来る。
【0031】
ここで、本実施形態の特徴である、改質層15の形成について説明する。
【0032】
図1(b)に示したように、改質層15は、酸素プラズマによってレジスト13を除去する際に、同時に第2の絶縁膜12の表面を改質することによって形成される。
【0033】
改質層15の膜厚は、酸素プラズマ暴露条件および時間で制御することができるので、例えば最小配線溝間隔の約1/2以上になるように制御する。
【0034】
その結果、最小配線間隔となっている部分(領域A)において、配線間に存在する第2の絶縁膜12を全て、密度の低いシリコン酸化膜からなる改質層15に改質することが出来る。一方、最小配線間隔以外の部分(領域B)においては、第2の絶縁膜12を、配線溝14から一定幅で、密度の低いシリコン酸化膜からなる改質層15に改質することが出来る。
【0035】
次に、酸素プラズマの条件について説明する。
【0036】
図3は、横軸に酸素プラズマ圧力(単位mTorr)を、縦軸にプラズマによる改質により形成されるシリコン酸化膜の膜厚(単位nm)を示し、プラズマ圧力に応じて、形成されるシリコン酸化膜の膜厚の値を表わしている。図3より、プラズマ圧力100mTorr以下であれば、圧力と膜厚はほぼ正比例の関係にあることが分かる。よってこの関係から、プラズマをある圧力に設定した際の、シリコン酸化膜の膜厚値について比較的正確に予測できるため、プラズマ圧力100mTorr以下の任意の圧力で行うことにより、シリコン酸化膜の膜厚を制御することができる。
【0037】
以上より、本実施形態によると、第2の絶縁膜12の表面に対して、酸素プラズマを用いることにより、所望の幅で改質させることが出来る。この改質層15は、ウェットエッチングにより容易に除去することが出来るため、マスクを使用することなく、スリット17を形成することが出来る。このスリット17の幅は、先の工程で形成した改質層15の幅に依存し、改質層15の幅はプラズマ圧力の調整により任意に設定出来るので、所望の幅を持つスリットを形成することが出来る。つまり、マスクの限界以上の微細な幅を持つ、スリットの形成も可能である。なお、配線幅が100nm以下の非常に狭い領域において、より効果的である。
【0038】
その結果、金属配線16の両脇の側壁部分に、もしくは、金属配線16の配線間隔が狭い領域では配線間に、非常に低い比誘電率を有する第3の絶縁膜を形成することが出来るため、配線間容量の低減効果は極めて大きい。
【0039】
また、それ以外の領域、つまり金属配線16の配線間隔が比較的広い領域においては、配線間に一部、より強度のある絶縁膜を用いるので、配線全体において、CMP工程でも耐えうる十分な機械的強度を得ることが出来る。
【0040】
更に、改質層15をエッチングにより除去しスリット17を形成するので、新たにマスクを使用することなく、微細な配線構造を形成することが出来る。
【0041】
(第2の実施形態)
本発明の配線構造について、図面を参照しながら説明する。
【0042】
図2に示すように、シリコン基板(図示せず)上に形成された、第1の絶縁膜(シリコン酸化膜)21の上には、銅からなる金属配線25が形成されている。
【0043】
金属配線25の側壁には、膜硬度が0.1GPaで比誘電率が2.0の炭素含有シリコン酸化膜からなる第3の絶縁膜23(幅50nm)が存在し、金属配線25の側壁にある第3の絶縁膜の間には、膜硬度が1.5GPaで比誘電率が3.0の炭素含有シリコン酸化膜からなる第2の絶縁膜22(幅50nm)が形成されている。また、金属配線25、第2の絶縁膜22、及び第3の絶縁膜23からなる配線層の上面には、シリコン炭化膜からなる第4の絶縁膜24が形成されている。
【0044】
但し、金属配線25の配線間が狭い領域A(100nm以下)では、金属配線25間には比誘電率が2.0の炭素含有シリコン酸化膜からなる第3の絶縁膜23のみが形成されている。
【0045】
以上より、本発明に係る配線構造は、配線間隔が狭く配線自体の持つ機械的強度により配線構造自体の機械的強度が維持出来る領域においては、配線間に存在する絶縁膜として特に低誘電率の膜23のみを使用する。一方、配線間隔が比較的広く、配線自体の持つ機械的強度だけでは配線構造自体の機械的強度を維持できない領域においては、配線の側壁部分にのみ特に低誘電率の絶縁膜23を使用し、配線の両脇の側壁部分を除く配線間の絶縁膜には、機械的強度の大きい絶縁膜22を使用する。
【0046】
ここで、本発明の配線構造が有する3つの効果について、説明する。
【0047】
まず、本発明に係る配線構造では、配線間容量を低下させることが出来る。
【0048】
配線間隔が狭く、配線が密に存在する領域では、低誘電率の絶縁膜23を使用し、さらに配線間隔が比較的広く、配線が疎に存在する領域においても、少なくとも配線の側壁部分にある絶縁膜は、密な領域と同様に低誘電率の絶縁膜23より形成されている。
【0049】
ここで、図4は、横軸にシリコン酸化膜中炭素濃度(atm%)を、縦軸に、膜硬度(Gpa)及び比誘電率を表わしている。この図4より、シリコンの終端基がメチル基である最も一般的な炭素含有シリコン酸化膜において、膜中炭素濃度が高くなる程、膜強度は小さくなり、比誘電率も低下することが分かる。従って、炭素濃度が高い膜は誘電率が低く、機械的強度も小さい。
【0050】
よって、本発明の配線構造によると、配線の両脇にある絶縁膜は、すべて低誘電率膜23であるので、配線間容量を低下させることが出来る。
【0051】
次に、配線構造の強度を維持することが出来る。
【0052】
図2より、金属配線25の配線間隔が狭い、つまり配線が密に存在する領域Aにおいて、第3の絶縁膜23は、膜硬度0.1GPaで、比誘電率が2.0の炭素含有シリコン酸化膜からなる低誘電率膜から形成されるものである。しかし、金属配線25が密に存在しており、配線自体の機械的強度が比較的大きいため、配線構造全体では、配線形成過程におけるCMP工程や、形成後において外からの物理的な要因で配線がつぶれない等、必要な機械的強度は維持することが出来る。
【0053】
一方、金属配線25の配線間隔が比較的広い、つまり配線が疎に存在する領域では、配線間が広いため、配線間に全て低誘電率膜を使用すると、金属配線25の有する機械的強度のみでは、配線構造全体の機械的強度を十分維持出来ない。そこで、配線の両脇にある配線側壁部分の絶縁膜には、配線間容量を低下させるために低誘電率の絶縁膜を使用するが、それ以外の部分、つまり配線の側壁部分ではない配線間の絶縁膜においては、比較的機械的強度を有する、具体的には膜硬度が1.5GPaで比誘電率が3.0の炭素含有シリコン酸化膜からなる第2の絶縁膜22を一部用いることにより、配線構造全体の機械的強度を維持することが出来る。
【0054】
最後に、膜自体の性質を考慮して、配線構造の信頼性を高めることが出来る。
【0055】
配線の側壁には、低誘電率で強度の小さい第3の絶縁膜23が存在する。この膜は金属配線25と比較して軟らかい膜であるので、金属配線25の持つ引っ張り応力、第2の絶縁膜22が持つ圧縮応力等をある程度吸収し、緩衝膜として機能することが出来る。
【0056】
よって、金属配線25へのストレスが減少するため、時間経過と共に金属配線25が塑性変形してしまうことを防ぎ、配線の信頼性を高めることが出来る。
【0057】
【発明の効果】
以上本発明によると、金属配線に隣接する部分に、もしくは、金属配線の配線間隔が狭い領域では配線間に、非常に低い比誘電率を有する絶縁膜を形成する。また、金属配線の配線間隔が比較的広い領域においては、配線間に一部、より機械的強度のある絶縁膜を用いる。
【0058】
その結果、配線間容量の低減を図ると共に、CMP工程等でも耐えうる十分な機械的強度を有する配線構造を形成することが出来る。
【0059】
更に、改質層をエッチングにより除去しスリットを形成するので、工程数を増加させることなく、微細な配線構造を形成することが出来る。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る工程断面図
【図2】本発明の第2の実施形態に係る半導体装置の断面図
【図3】酸素プラズマ下における圧力と炭素含有シリコン酸化膜表面のシリコン酸化膜膜厚の関係を示す図
【図4】炭素含有シリコン酸化膜中炭素濃度と膜硬度および比誘電率の関係を示す図
【図5】従来半導体の製造方法の工程断面図
【図6】従来半導体の製造方法の工程断面図
【符号の説明】
11 第1の絶縁膜
12 第2の絶縁膜
13 レジスト
14 配線溝
15 改質層
16 金属配線
17 スリット
18 第3の絶縁膜
19 第4の絶縁膜
21 第1の絶縁膜
22 第2の絶縁膜
23 第3の絶縁膜
24 第4の絶縁膜
25 金属配線
Claims (7)
- 半導体基板上に、第1の絶縁膜を堆積する工程と、
前記第1の絶縁膜中に配線溝を形成する工程と、
前記配線溝の側壁にある前記第1の絶縁膜を、前記第1の絶縁膜とのエッチングの選択性を確保できるように改質して改質部を形成する工程と、
前記配線溝に金属膜を埋め込み配線を形成する工程と、
前記改質部を除去し、スリットを形成する工程と、
前記スリットに、前記第1の絶縁膜よりも比誘電率が小さい、第2の絶縁膜を埋め込む工程と、を備えた半導体装置の製造方法。 - 前記改質部は、前記第1の絶縁膜を酸素プラズマによって改質させて形成することを特徴とする、請求項1記載の半導体装置の製造方法。
- 前記改質部は、ウェットエッチングによって除去可能な材料からなることを特徴とする、請求項1記載の半導体装置の製造方法。
- 前記改質部は、少なくとも最小配線間隔となっている領域においては配線間部分に存在し、
前記最小配線間隔となっている領域以外の領域においては、配線の側壁部分を含む一部分に存在することを特徴とする、請求項1記載の半導体装置の製造方法。 - 前記第1の絶縁膜が、炭素含有シリコン酸化膜である、請求項1記載の半導体装置の製造方法。
- 半導体基板と、
前記半導体基板上の第1の領域に形成された第1の配線と、
前記半導体基板上の第2の領域に形成された第2の配線と、
前記第1の領域における前記第1の配線間には、前記第1の配線の側面に形成された第1の絶縁膜と前記第1の絶縁膜間に形成された第2の絶縁膜とを備え、
前記第2の領域における前記第2の配線間には、前記第1の絶縁膜のみを備え、
前記第2の絶縁膜の上面と前記第1の配線の上面と前記第2の配線の上面とが同じ高さであり、
前記第1の配線間隔は前記第2の配線間隔よりも広く、
前記第1の絶縁膜は、前記第2の絶縁膜より低誘電率の膜であり、
前記第2の絶縁膜は、前記第1の絶縁膜より機械的強度が高い膜であることを特徴とする、半導体装置。 - 前記第2の絶縁膜が、炭素含有シリコン酸化膜である、請求項6記載の半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002179592A JP3775354B2 (ja) | 2002-06-20 | 2002-06-20 | 半導体装置およびその製造方法 |
US10/459,616 US7057288B2 (en) | 2002-06-20 | 2003-06-12 | Electric device and method for fabricating the same |
CNA031427308A CN1469453A (zh) | 2002-06-20 | 2003-06-16 | 电子器件及其制造方法 |
US11/415,220 US20060205201A1 (en) | 2002-06-12 | 2006-05-02 | Electric device and method for fabricating the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002179592A JP3775354B2 (ja) | 2002-06-20 | 2002-06-20 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004023031A JP2004023031A (ja) | 2004-01-22 |
JP3775354B2 true JP3775354B2 (ja) | 2006-05-17 |
Family
ID=29728227
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002179592A Expired - Lifetime JP3775354B2 (ja) | 2002-06-12 | 2002-06-20 | 半導体装置およびその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (2) | US7057288B2 (ja) |
JP (1) | JP3775354B2 (ja) |
CN (1) | CN1469453A (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7804115B2 (en) | 1998-02-25 | 2010-09-28 | Micron Technology, Inc. | Semiconductor constructions having antireflective portions |
US6274292B1 (en) | 1998-02-25 | 2001-08-14 | Micron Technology, Inc. | Semiconductor processing methods |
US7067414B1 (en) * | 1999-09-01 | 2006-06-27 | Micron Technology, Inc. | Low k interlevel dielectric layer fabrication methods |
US6440860B1 (en) * | 2000-01-18 | 2002-08-27 | Micron Technology, Inc. | Semiconductor processing methods of transferring patterns from patterned photoresists to materials, and structures comprising silicon nitride |
US7485570B2 (en) | 2002-10-30 | 2009-02-03 | Fujitsu Limited | Silicon oxycarbide, growth method of silicon oxycarbide layer, semiconductor device and manufacture method for semiconductor device |
JP4338495B2 (ja) | 2002-10-30 | 2009-10-07 | 富士通マイクロエレクトロニクス株式会社 | シリコンオキシカーバイド、半導体装置、および半導体装置の製造方法 |
US7081393B2 (en) * | 2004-05-20 | 2006-07-25 | International Business Machines Corporation | Reduced dielectric constant spacer materials integration for high speed logic gates |
JP4515309B2 (ja) * | 2005-03-31 | 2010-07-28 | 東京エレクトロン株式会社 | エッチング方法 |
JP5214866B2 (ja) * | 2005-09-16 | 2013-06-19 | アイメック | 誘電性材料に狭いトレンチを形成する方法 |
WO2011021244A1 (ja) * | 2009-08-20 | 2011-02-24 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
US9061902B2 (en) * | 2009-12-18 | 2015-06-23 | The Board Of Trustees Of The Leland Stanford Junior University | Crystalline-amorphous nanowires for battery electrodes |
JP5635301B2 (ja) * | 2010-05-12 | 2014-12-03 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体装置及びその製造方法 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5486493A (en) * | 1994-02-25 | 1996-01-23 | Jeng; Shin-Puu | Planarized multi-level interconnect scheme with embedded low-dielectric constant insulators |
JP4014234B2 (ja) * | 1994-05-27 | 2007-11-28 | テキサス インスツルメンツ インコーポレイテツド | 半導体デバイス中に線間容量の低減化された相互接続線を作製する方法 |
DE69531571T2 (de) * | 1994-05-27 | 2004-04-08 | Texas Instruments Inc., Dallas | Verbesserungen in Bezug auf Halbleitervorrichtungen |
US6030706A (en) * | 1996-11-08 | 2000-02-29 | Texas Instruments Incorporated | Integrated circuit insulator and method |
JP2910713B2 (ja) * | 1996-12-25 | 1999-06-23 | 日本電気株式会社 | 半導体装置の製造方法 |
JP3502750B2 (ja) * | 1997-09-10 | 2004-03-02 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
US5990558A (en) * | 1997-12-18 | 1999-11-23 | Advanced Micro Devices, Inc. | Reduced cracking in gap filling dielectrics |
US6291628B1 (en) * | 1998-02-03 | 2001-09-18 | Allied Signal Inc. | Solvent systems for low dielectric constant polymeric materials |
US6162743A (en) * | 1998-02-10 | 2000-12-19 | Chu; Cheng-Jye | Low dielectric constant film and method thereof |
JP2001223269A (ja) * | 2000-02-10 | 2001-08-17 | Nec Corp | 半導体装置およびその製造方法 |
JP2002093903A (ja) | 2000-07-12 | 2002-03-29 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP4910231B2 (ja) * | 2000-10-25 | 2012-04-04 | ソニー株式会社 | 半導体装置の製造方法 |
JP3448025B2 (ja) * | 2000-10-31 | 2003-09-16 | 松下電器産業株式会社 | 半導体装置の製造方法 |
JP2003163266A (ja) * | 2001-11-28 | 2003-06-06 | Sony Corp | 半導体装置の製造方法および半導体装置 |
-
2002
- 2002-06-20 JP JP2002179592A patent/JP3775354B2/ja not_active Expired - Lifetime
-
2003
- 2003-06-12 US US10/459,616 patent/US7057288B2/en not_active Expired - Fee Related
- 2003-06-16 CN CNA031427308A patent/CN1469453A/zh active Pending
-
2006
- 2006-05-02 US US11/415,220 patent/US20060205201A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20030235979A1 (en) | 2003-12-25 |
US20060205201A1 (en) | 2006-09-14 |
CN1469453A (zh) | 2004-01-21 |
JP2004023031A (ja) | 2004-01-22 |
US7057288B2 (en) | 2006-06-06 |
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A131 | Notification of reasons for refusal |
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|
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FPAY | Renewal fee payment (event date is renewal date of database) |
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