JP3502750B2 - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に、配線層に隣接して
いる層間絶縁膜などの絶縁膜の誘電率が低減化できてい
る半導体集積回路装置およびその製造方法に関するもの
である。
置およびその製造方法に関し、特に、配線層に隣接して
いる層間絶縁膜などの絶縁膜の誘電率が低減化できてい
る半導体集積回路装置およびその製造方法に関するもの
である。
【０００２】
【従来の技術】ところで、本発明者は、半導体集積回路
装置の層間絶縁膜の製造方法について検討した。以下
は、本発明者によって検討された技術であり、その概要
は次のとおりである。
装置の層間絶縁膜の製造方法について検討した。以下
は、本発明者によって検討された技術であり、その概要
は次のとおりである。
【０００３】すなわち、半導体基板の上に、層間絶縁膜
を形成する際に、プラズマＣＶＤ（Chemical Vapor Dep
osition ）法を用いて第１の酸化シリコン膜を形成し、
次に、回転塗布法を用いてＳＯＧ（Spin On Glass ）膜
を形成して平坦化を行った後、ＳＯＧ膜の上にプラズマ
ＣＶＤ法を用いて第２の酸化シリコン膜を形成してい
る。その後、層間絶縁膜にスルーホールを形成した後、
その層間絶縁膜の上に配線層を堆積し、フォトリソグラ
フィ技術と選択エッチング技術を用いてパターン化され
た配線層を形成している。
を形成する際に、プラズマＣＶＤ（Chemical Vapor Dep
osition ）法を用いて第１の酸化シリコン膜を形成し、
次に、回転塗布法を用いてＳＯＧ（Spin On Glass ）膜
を形成して平坦化を行った後、ＳＯＧ膜の上にプラズマ
ＣＶＤ法を用いて第２の酸化シリコン膜を形成してい
る。その後、層間絶縁膜にスルーホールを形成した後、
その層間絶縁膜の上に配線層を堆積し、フォトリソグラ
フィ技術と選択エッチング技術を用いてパターン化され
た配線層を形成している。
【０００４】前述した層間絶縁膜としてのプラズマＣＶ
Ｄ法を用いて形成した第１および第２の酸化シリコン膜
は、Ｐ−ＴＥＯＳ（プラズマ−テトラエトキシシラン）
膜が使用されている。また、前述した層間絶縁膜として
のＳＯＧ膜は、有機ＳＯＧ膜が使用されている。
Ｄ法を用いて形成した第１および第２の酸化シリコン膜
は、Ｐ−ＴＥＯＳ（プラズマ−テトラエトキシシラン）
膜が使用されている。また、前述した層間絶縁膜として
のＳＯＧ膜は、有機ＳＯＧ膜が使用されている。
【０００５】なお、半導体集積回路装置における層間絶
縁膜の形成技術について記載されている文献としては、
例えば平成元年１１月２日、（株）プレスジャーナル発
行の「’９０最新半導体プロセス技術」ｐ２９１〜ｐ２
９５に記載されているものがある。
縁膜の形成技術について記載されている文献としては、
例えば平成元年１１月２日、（株）プレスジャーナル発
行の「’９０最新半導体プロセス技術」ｐ２９１〜ｐ２
９５に記載されているものがある。
【０００６】
【発明が解決しようとする課題】ところが、前述した半
導体集積回路装置の層間絶縁膜において、誘電率の小さ
い有機ＳＯＧ膜（誘電率が２. ９である）を使用してい
るが、その有機ＳＯＧ膜の下部膜および上部膜としての
Ｐ−ＴＥＯＳ膜（誘電率が４. ２である）の誘電率が大
きいことにより、有機ＳＯＧ膜の下部膜および上部膜と
してのＰ−ＴＥＯＳ膜に起因した配線層のフリンジ領域
の誘電率が大きくなっている。
導体集積回路装置の層間絶縁膜において、誘電率の小さ
い有機ＳＯＧ膜（誘電率が２. ９である）を使用してい
るが、その有機ＳＯＧ膜の下部膜および上部膜としての
Ｐ−ＴＥＯＳ膜（誘電率が４. ２である）の誘電率が大
きいことにより、有機ＳＯＧ膜の下部膜および上部膜と
してのＰ−ＴＥＯＳ膜に起因した配線層のフリンジ領域
の誘電率が大きくなっている。
【０００７】したがって、層間絶縁膜の誘電率を３. ９
程度までしか低下することができないことにより、層間
絶縁膜の容量が大きい状態となってしまうので、その層
間絶縁膜に隣接している配線層間に配線信号の変更が発
生するという問題点がある。
程度までしか低下することができないことにより、層間
絶縁膜の容量が大きい状態となってしまうので、その層
間絶縁膜に隣接している配線層間に配線信号の変更が発
生するという問題点がある。
【０００８】本発明の目的は、配線層に隣接している層
間絶縁膜などの絶縁膜の誘電率が低減化できている半導
体集積回路装置およびその製造方法を提供することにあ
る。
間絶縁膜などの絶縁膜の誘電率が低減化できている半導
体集積回路装置およびその製造方法を提供することにあ
る。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１１】すなわち、本発明の半導体集積回路装置
は、炭素含有率がケイ素に対して５％〜１００％となっ
ているＳｉ−Ｃ結合を含む酸化シリコン膜からなる絶縁
膜（誘電率が小さい絶縁膜）を有し、その絶縁膜の選択
的な領域に、Ｓｉ−Ｃ結合を含まない酸化シリコン膜
（配線層との密着性が大きい酸化シリコン膜）が形成さ
れており、Ｓｉ−Ｃ結合を含まない酸化シリコン膜に接
触されている配線層が形成されているものである。
は、炭素含有率がケイ素に対して５％〜１００％となっ
ているＳｉ−Ｃ結合を含む酸化シリコン膜からなる絶縁
膜（誘電率が小さい絶縁膜）を有し、その絶縁膜の選択
的な領域に、Ｓｉ−Ｃ結合を含まない酸化シリコン膜
（配線層との密着性が大きい酸化シリコン膜）が形成さ
れており、Ｓｉ−Ｃ結合を含まない酸化シリコン膜に接
触されている配線層が形成されているものである。
【００１２】また、本発明の半導体集積回路装置の製造
方法は、例えば半導体基板などの基板の上に、炭素含有
率がケイ素に対して５％〜１００％となっているＳｉ−
Ｃ結合を含む酸化シリコン膜からなる絶縁膜を形成する
工程と、レジスト膜をエッチング用マスクとして用い
て、絶縁膜の選択的な領域に、配線層用の溝を形成する
工程と、酸素プラズマによって、溝の表面の絶縁膜を無
機化して、その領域に、Ｓｉ−Ｃ結合を含まない酸化シ
リコン膜を形成する工程と、Ｓｉ−Ｃ結合を含まない酸
化シリコン膜を有する溝に埋め込まれている状態の配線
層を形成する工程とを有するものである。
方法は、例えば半導体基板などの基板の上に、炭素含有
率がケイ素に対して５％〜１００％となっているＳｉ−
Ｃ結合を含む酸化シリコン膜からなる絶縁膜を形成する
工程と、レジスト膜をエッチング用マスクとして用い
て、絶縁膜の選択的な領域に、配線層用の溝を形成する
工程と、酸素プラズマによって、溝の表面の絶縁膜を無
機化して、その領域に、Ｓｉ−Ｃ結合を含まない酸化シ
リコン膜を形成する工程と、Ｓｉ−Ｃ結合を含まない酸
化シリコン膜を有する溝に埋め込まれている状態の配線
層を形成する工程とを有するものである。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
【００１４】図１〜図９は、本発明の一実施の形態であ
る半導体集積回路装置の製造工程を示す概略断面図であ
る。本実施の形態の半導体集積回路装置の製造方法の特
徴は、配線層に隣接している層間絶縁膜などの絶縁膜の
誘電率（絶縁膜の容量）を低減化する製造方法であり、
それ以外の半導体集積回路装置の製造方法は、種々の態
様を適用することができる。同図を用いて、本実施の形
態の半導体集積回路装置およびその製造方法を具体的に
説明する。
る半導体集積回路装置の製造工程を示す概略断面図であ
る。本実施の形態の半導体集積回路装置の製造方法の特
徴は、配線層に隣接している層間絶縁膜などの絶縁膜の
誘電率（絶縁膜の容量）を低減化する製造方法であり、
それ以外の半導体集積回路装置の製造方法は、種々の態
様を適用することができる。同図を用いて、本実施の形
態の半導体集積回路装置およびその製造方法を具体的に
説明する。
【００１５】まず、図１に示すように、例えば単結晶シ
リコンからなるｐ型の半導体基板（基板）１を用意し、
先行技術などの種々の技術を使用して、ＭＯＳＦＥＴを
形成する。
リコンからなるｐ型の半導体基板（基板）１を用意し、
先行技術などの種々の技術を使用して、ＭＯＳＦＥＴを
形成する。
【００１６】すなわち、例えば単結晶シリコンからなる
ｐ型の半導体基板１の表面の選択的な領域を熱酸化して
ＬＯＣＯＳ（Local Oxidation of Silicon）構造の酸化
シリコン膜からなる素子分離用のフィールド絶縁膜２を
形成する。
ｐ型の半導体基板１の表面の選択的な領域を熱酸化して
ＬＯＣＯＳ（Local Oxidation of Silicon）構造の酸化
シリコン膜からなる素子分離用のフィールド絶縁膜２を
形成する。
【００１７】次に、半導体基板１の表面に例えば酸化シ
リコン膜などからなるゲート絶縁膜３を形成した後、導
電性の多結晶シリコン膜からなるゲート電極４を堆積す
る。その後、ゲート電極４の上に酸化シリコン膜などか
らなる絶縁膜５を形成した後、フォトリソグラフィ技術
と選択エッチング技術とを使用して、ゲート電極４など
のパターンを形成した後、ゲート電極４の側壁に、酸化
シリコン膜などからなるサイドウォールスペーサ６を形
成する。
リコン膜などからなるゲート絶縁膜３を形成した後、導
電性の多結晶シリコン膜からなるゲート電極４を堆積す
る。その後、ゲート電極４の上に酸化シリコン膜などか
らなる絶縁膜５を形成した後、フォトリソグラフィ技術
と選択エッチング技術とを使用して、ゲート電極４など
のパターンを形成した後、ゲート電極４の側壁に、酸化
シリコン膜などからなるサイドウォールスペーサ６を形
成する。
【００１８】その後、半導体基板１に例えばリンなどの
ｎ型の不純物をイオン注入し、拡散してＭＯＳＦＥＴの
ソースおよびドレインとなるｎ型の半導体領域７を形成
する。次に、半導体基板１の上に絶縁膜８を形成する。
絶縁膜８は、例えば酸化シリコン膜をＣＶＤ（Chemical
Vapor Deposition ）法により形成した後、表面研磨を
行いその表面を平坦化処理することにより、平坦化され
た絶縁膜８を形成する。平坦化処理は、絶縁膜８の表面
を例えばエッチバック法またはＣＭＰ（Chemical Mecha
nical Polishing 、化学機械研磨）法などにより平坦に
する態様を採用することができる。その後、フォトリソ
グラフィ技術および選択エッチング技術を用いて、絶縁
膜８の選択的な領域にスルーホール（接続孔）を形成し
た後、スルーホールに例えば導電性多結晶シリコンまた
はタングステンなどの導電性材料を埋め込んで、スルー
ホールにプラグ（plug）９を形成する。
ｎ型の不純物をイオン注入し、拡散してＭＯＳＦＥＴの
ソースおよびドレインとなるｎ型の半導体領域７を形成
する。次に、半導体基板１の上に絶縁膜８を形成する。
絶縁膜８は、例えば酸化シリコン膜をＣＶＤ（Chemical
Vapor Deposition ）法により形成した後、表面研磨を
行いその表面を平坦化処理することにより、平坦化され
た絶縁膜８を形成する。平坦化処理は、絶縁膜８の表面
を例えばエッチバック法またはＣＭＰ（Chemical Mecha
nical Polishing 、化学機械研磨）法などにより平坦に
する態様を採用することができる。その後、フォトリソ
グラフィ技術および選択エッチング技術を用いて、絶縁
膜８の選択的な領域にスルーホール（接続孔）を形成し
た後、スルーホールに例えば導電性多結晶シリコンまた
はタングステンなどの導電性材料を埋め込んで、スルー
ホールにプラグ（plug）９を形成する。
【００１９】次に、半導体基板１の上に、１層目の層間
絶縁膜（絶縁膜）１０を形成する（図２）。この場合、
１層目の層間絶縁膜１０は、後述する溝１２内に形成さ
れる配線層およびこの層間絶縁膜１０が介在している配
線層の容量を低減するために、誘電率が小さい絶縁膜を
適用しており、炭素（Ｃ）含有量がケイ素（Ｓｉ）に対
して５％（Ｓｉ：Ｃ＝１：０. ０５）〜１００％（Ｓ
ｉ：Ｃ＝１：１）となっているＳｉ−Ｃ結合を含む酸化
シリコン膜であり、次に述べる製造方法により形成され
ている有機ＳＯＧ（Spin On Glass ）膜（誘電率が２．
９である絶縁膜）またはＣＶＤ法で形成した酸化シリコ
ン膜（誘電率が２．９である絶縁膜）を使用している。
絶縁膜（絶縁膜）１０を形成する（図２）。この場合、
１層目の層間絶縁膜１０は、後述する溝１２内に形成さ
れる配線層およびこの層間絶縁膜１０が介在している配
線層の容量を低減するために、誘電率が小さい絶縁膜を
適用しており、炭素（Ｃ）含有量がケイ素（Ｓｉ）に対
して５％（Ｓｉ：Ｃ＝１：０. ０５）〜１００％（Ｓ
ｉ：Ｃ＝１：１）となっているＳｉ−Ｃ結合を含む酸化
シリコン膜であり、次に述べる製造方法により形成され
ている有機ＳＯＧ（Spin On Glass ）膜（誘電率が２．
９である絶縁膜）またはＣＶＤ法で形成した酸化シリコ
ン膜（誘電率が２．９である絶縁膜）を使用している。
【００２０】すなわち、１層目の層間絶縁膜（絶縁膜）
１０を形成する際に、オルガノシロキサンなどの有機材
料を用いた回転塗布法を使用して、半導体基板１の上
に、有機ＳＯＧ膜を塗布して、例えば０．５μm の膜厚
をもって堆積する。その後、有機ＳＯＧ膜をベーク処理
する。この場合、回転塗布法を使用していることによ
り、表面平坦性を容易に行うことができる。
１０を形成する際に、オルガノシロキサンなどの有機材
料を用いた回転塗布法を使用して、半導体基板１の上
に、有機ＳＯＧ膜を塗布して、例えば０．５μm の膜厚
をもって堆積する。その後、有機ＳＯＧ膜をベーク処理
する。この場合、回転塗布法を使用していることによ
り、表面平坦性を容易に行うことができる。
【００２１】また、１層目の層間絶縁膜（絶縁膜）１０
を形成する際の他の態様として、ＴＥＯＳ（テトラエト
キシシラン、Ｓｉ（ＯＣ2 Ｈ5 ）4 ）と過酸化水素（Ｈ
2 Ｏ2 ）とを用いたＣＶＤ法を使用して、半導体基板１
の上に、酸化シリコン膜を例えば０. ５μm の膜厚をも
って堆積する。この場合、ＣＶＤ法を使用していること
により、スループットを向上することができる。
を形成する際の他の態様として、ＴＥＯＳ（テトラエト
キシシラン、Ｓｉ（ＯＣ2 Ｈ5 ）4 ）と過酸化水素（Ｈ
2 Ｏ2 ）とを用いたＣＶＤ法を使用して、半導体基板１
の上に、酸化シリコン膜を例えば０. ５μm の膜厚をも
って堆積する。この場合、ＣＶＤ法を使用していること
により、スループットを向上することができる。
【００２２】その後、半導体基板１の上に、レジスト膜
１１を塗布した後、そのレジスト膜１１をリソグラフィ
技術を使用してパターン化する。次に、レジスト膜１１
をエッチング用マスクとして用いて、ドライエッチング
などの選択エッチング技術を使用して、層間絶縁膜１０
に配線層用の溝１２を形成する（図３）。
１１を塗布した後、そのレジスト膜１１をリソグラフィ
技術を使用してパターン化する。次に、レジスト膜１１
をエッチング用マスクとして用いて、ドライエッチング
などの選択エッチング技術を使用して、層間絶縁膜１０
に配線層用の溝１２を形成する（図３）。
【００２３】この場合、溝１２は、配線層を配置する部
分に形成する配線層用の溝であり、配線層を形成するた
めの配線層パターンを有する溝である。また、図３に示
す溝１２は、その一部の溝１２の底部がプラグ９の表面
を露出させるために、層間絶縁膜１０の膜厚の値（例え
ば０. ５μm ）と同一の深さ（例えば０. ５μm ）とし
ている。他の態様として、溝１２の底部がプラグ９の表
面を露出させる必要がない態様の場合には、層間絶縁膜
１０の膜厚の値を大きく（例えば０. ８〜１μm ）し
て、その層間絶縁膜１０の膜厚の値（例えば０. ８μm
）よりも小さい値の深さ（例えば０. ５μm ）の溝１
２とすることができる。
分に形成する配線層用の溝であり、配線層を形成するた
めの配線層パターンを有する溝である。また、図３に示
す溝１２は、その一部の溝１２の底部がプラグ９の表面
を露出させるために、層間絶縁膜１０の膜厚の値（例え
ば０. ５μm ）と同一の深さ（例えば０. ５μm ）とし
ている。他の態様として、溝１２の底部がプラグ９の表
面を露出させる必要がない態様の場合には、層間絶縁膜
１０の膜厚の値を大きく（例えば０. ８〜１μm ）し
て、その層間絶縁膜１０の膜厚の値（例えば０. ８μm
）よりも小さい値の深さ（例えば０. ５μm ）の溝１
２とすることができる。
【００２４】次に、例えばＲＩＥ(Reactive Ion Etchin
g)装置を使用して、層間絶縁膜１０を、１０mtorr （ミ
リトール）以下の圧力で放電した酸素プラズマ（反応性
ガスプラズマ）にさらすことにより、溝１２の領域の層
間絶縁膜（Ｓｉ−Ｃ結合を含む酸化シリコン膜）１０を
無機化し、その領域に無機状態の酸化シリコン膜（Ｓｉ
−Ｃ結合を含まない酸化シリコン膜）１３を０. ０１μ
m 以下の膜厚をもって形成する（図４）。
g)装置を使用して、層間絶縁膜１０を、１０mtorr （ミ
リトール）以下の圧力で放電した酸素プラズマ（反応性
ガスプラズマ）にさらすことにより、溝１２の領域の層
間絶縁膜（Ｓｉ−Ｃ結合を含む酸化シリコン膜）１０を
無機化し、その領域に無機状態の酸化シリコン膜（Ｓｉ
−Ｃ結合を含まない酸化シリコン膜）１３を０. ０１μ
m 以下の膜厚をもって形成する（図４）。
【００２５】この場合、酸化シリコン膜１３は、本実施
の形態の特徴の一部であり、溝１２に形成する配線層と
の密着性を高めるための膜として適用されており、本発
明者の検討の結果、０. ０１μm 以下の膜厚をもって形
成することが有効であることが明らかになった。すなわ
ち、酸化シリコン膜１３は、Ｓｉ−Ｃ結合を含まない酸
化シリコン膜１３であることにより、層間絶縁膜（Ｓｉ
−Ｃ結合を含む酸化シリコン膜）１０よりも溝１２に形
成する配線層との密着性を高めることができる。また、
Ｓｉ−Ｃ結合を含まない酸化シリコン膜１３は、層間絶
縁膜（Ｓｉ−Ｃ結合を含む酸化シリコン膜）１０よりも
誘電率が大きいので、溝１２に形成する配線層との密着
性を高めるための膜として機能する膜厚とし、できるだ
け薄膜化することにより、溝１２に形成する配線層の近
傍の絶縁膜の誘電率を低減化することができる。
の形態の特徴の一部であり、溝１２に形成する配線層と
の密着性を高めるための膜として適用されており、本発
明者の検討の結果、０. ０１μm 以下の膜厚をもって形
成することが有効であることが明らかになった。すなわ
ち、酸化シリコン膜１３は、Ｓｉ−Ｃ結合を含まない酸
化シリコン膜１３であることにより、層間絶縁膜（Ｓｉ
−Ｃ結合を含む酸化シリコン膜）１０よりも溝１２に形
成する配線層との密着性を高めることができる。また、
Ｓｉ−Ｃ結合を含まない酸化シリコン膜１３は、層間絶
縁膜（Ｓｉ−Ｃ結合を含む酸化シリコン膜）１０よりも
誘電率が大きいので、溝１２に形成する配線層との密着
性を高めるための膜として機能する膜厚とし、できるだ
け薄膜化することにより、溝１２に形成する配線層の近
傍の絶縁膜の誘電率を低減化することができる。
【００２６】次に、不要となったレジスト膜１１を取り
除いた後、半導体基板１の上に、スパッタリング法を使
用して、アルミニウム層または銅層などからなる配線層
１４を例えば１μm の膜厚をもって堆積して、溝１２に
配線層１４を埋め込む作業を行う（図５）。この場合、
アルミニウム層などからなる配線層１４を溝１２に完全
に埋め込むために、配線層１４を堆積する際に、溝１２
の深さ（例えば０. ５μm ）よりも大きい膜厚（例えば
１μm ）としている。
除いた後、半導体基板１の上に、スパッタリング法を使
用して、アルミニウム層または銅層などからなる配線層
１４を例えば１μm の膜厚をもって堆積して、溝１２に
配線層１４を埋め込む作業を行う（図５）。この場合、
アルミニウム層などからなる配線層１４を溝１２に完全
に埋め込むために、配線層１４を堆積する際に、溝１２
の深さ（例えば０. ５μm ）よりも大きい膜厚（例えば
１μm ）としている。
【００２７】次に、ＣＭＰ装置を用いたＣＭＰ法を使用
して、配線層１４の表面から配線層１４を表面研磨し
て、溝１２に埋め込まれている配線層１４以外の配線層
１４を取り除く作業を行う（図６）。この場合、溝１２
に埋め込まれている配線層１４の表面は、層間絶縁膜１
０の表面と同一面とすることができる。
して、配線層１４の表面から配線層１４を表面研磨し
て、溝１２に埋め込まれている配線層１４以外の配線層
１４を取り除く作業を行う（図６）。この場合、溝１２
に埋め込まれている配線層１４の表面は、層間絶縁膜１
０の表面と同一面とすることができる。
【００２８】本実施の形態の配線層１４は、配線層１４
と密着性が大きい酸化シリコン膜１３を表層部としてい
る溝１２に埋め込まれていると共にその溝１２は誘電率
の低い層間絶縁膜１０に形成されているものであること
により、各々の配線層１４間の誘電率が小さいので、層
間絶縁膜１０の誘電率に影響された各々の配線層１４間
の信号の変動が防止できるので、高性能で高信頼度の配
線層１４とすることができる。
と密着性が大きい酸化シリコン膜１３を表層部としてい
る溝１２に埋め込まれていると共にその溝１２は誘電率
の低い層間絶縁膜１０に形成されているものであること
により、各々の配線層１４間の誘電率が小さいので、層
間絶縁膜１０の誘電率に影響された各々の配線層１４間
の信号の変動が防止できるので、高性能で高信頼度の配
線層１４とすることができる。
【００２９】次に、半導体基板１の上に、２層目の層間
絶縁膜（絶縁膜）１５を前述した１層目の層間絶縁膜１
０の製造方法を適用して形成する（図７）。この場合、
２層目の層間絶縁膜１５の膜厚は、０. ８μm としてい
る。
絶縁膜（絶縁膜）１５を前述した１層目の層間絶縁膜１
０の製造方法を適用して形成する（図７）。この場合、
２層目の層間絶縁膜１５の膜厚は、０. ８μm としてい
る。
【００３０】その後、層間絶縁膜１５に配線層用の溝１
６を形成した後、溝１６の表面の層間絶縁膜１５を無機
化して、その領域に酸化シリコン膜１７を形成する（図
８）。この場合、前述した１層目の層間絶縁膜１０に配
線層用の溝１２を形成する製造工程と、溝１２の表面の
層間絶縁膜１０を無機化して、その領域に酸化シリコン
膜１３を形成する製造工程を適用して行っている。
６を形成した後、溝１６の表面の層間絶縁膜１５を無機
化して、その領域に酸化シリコン膜１７を形成する（図
８）。この場合、前述した１層目の層間絶縁膜１０に配
線層用の溝１２を形成する製造工程と、溝１２の表面の
層間絶縁膜１０を無機化して、その領域に酸化シリコン
膜１３を形成する製造工程を適用して行っている。
【００３１】また、溝１６の底部がプラグの表面を露出
させる必要がない態様のものであることにより、層間絶
縁膜１５の膜厚の値を大きく（例えば０. ８〜１μm ）
して、その層間絶縁膜１５の膜厚の値（例えば０. ８μ
m ）よりも小さい値の深さ（例えば０. ５μm ）の溝１
６としている。
させる必要がない態様のものであることにより、層間絶
縁膜１５の膜厚の値を大きく（例えば０. ８〜１μm ）
して、その層間絶縁膜１５の膜厚の値（例えば０. ８μ
m ）よりも小さい値の深さ（例えば０. ５μm ）の溝１
６としている。
【００３２】次に、前述した配線層１４の製造方法と同
一の製造方法を適用して、半導体基板１の上に、アルミ
ニウム層または銅層などからなる配線層１８を例えば１
μmの膜厚をもって堆積して、溝１６に配線層１８を埋
め込んだ後、ＣＭＰ装置を用いたＣＭＰ法を使用して、
配線層１８の表面から配線層１８を表面研磨して、溝１
６に埋め込まれている配線層１８以外の配線層１８を取
り除く作業を行う（図９）。
一の製造方法を適用して、半導体基板１の上に、アルミ
ニウム層または銅層などからなる配線層１８を例えば１
μmの膜厚をもって堆積して、溝１６に配線層１８を埋
め込んだ後、ＣＭＰ装置を用いたＣＭＰ法を使用して、
配線層１８の表面から配線層１８を表面研磨して、溝１
６に埋め込まれている配線層１８以外の配線層１８を取
り除く作業を行う（図９）。
【００３３】本実施の形態の配線層１８は、配線層１８
と密着性が大きい酸化シリコン膜１６を表層部としてい
る溝１６に埋め込まれていると共にその溝１６は誘電率
の低い層間絶縁膜１５に形成されているものであること
により、各々の配線層１８間の誘電率が小さいので、層
間絶縁膜１５の誘電率に影響された各々の配線層１８間
の信号の変動が防止できるので、高性能で高信頼度の配
線層１８とすることができる。
と密着性が大きい酸化シリコン膜１６を表層部としてい
る溝１６に埋め込まれていると共にその溝１６は誘電率
の低い層間絶縁膜１５に形成されているものであること
により、各々の配線層１８間の誘電率が小さいので、層
間絶縁膜１５の誘電率に影響された各々の配線層１８間
の信号の変動が防止できるので、高性能で高信頼度の配
線層１８とすることができる。
【００３４】その後、前述した製造工程を繰り返し使用
して多層配線層を必要に応じて形成した後、パシベーシ
ョン膜（図示を省略）を形成して、本実施の形態の半導
体集積回路装置の製造工程を終了する。
して多層配線層を必要に応じて形成した後、パシベーシ
ョン膜（図示を省略）を形成して、本実施の形態の半導
体集積回路装置の製造工程を終了する。
【００３５】前述した本実施の形態の半導体集積回路装
置およびその製造方法によれば、層間絶縁膜（絶縁膜）
１０として、炭素（Ｃ）含有量がケイ素（Ｓｉ）に対し
て５％（Ｓｉ：Ｃ＝１：０. ０５）〜１００％（Ｓｉ：
Ｃ＝１：１）となっているＳｉ−Ｃ結合を含む酸化シリ
コン膜を適用していることにより、層間絶縁膜１０の誘
電率を小さく（２. ９）することができる。
置およびその製造方法によれば、層間絶縁膜（絶縁膜）
１０として、炭素（Ｃ）含有量がケイ素（Ｓｉ）に対し
て５％（Ｓｉ：Ｃ＝１：０. ０５）〜１００％（Ｓｉ：
Ｃ＝１：１）となっているＳｉ−Ｃ結合を含む酸化シリ
コン膜を適用していることにより、層間絶縁膜１０の誘
電率を小さく（２. ９）することができる。
【００３６】また、その誘電率が小さい層間絶縁膜１０
として、有機ＳＯＧ膜またはＣＶＤ法で形成した酸化シ
リコン膜を使用していることにより、層間絶縁膜１０の
製造工程を簡単化できると共に高性能でしかも高信頼度
の絶縁膜とすることができる。
として、有機ＳＯＧ膜またはＣＶＤ法で形成した酸化シ
リコン膜を使用していることにより、層間絶縁膜１０の
製造工程を簡単化できると共に高性能でしかも高信頼度
の絶縁膜とすることができる。
【００３７】本実施の形態の半導体集積回路装置および
その製造方法によれば、層間絶縁膜１０の選択的な領域
に配線層用の溝１２を形成した後、例えばＲＩＥ装置を
使用して、層間絶縁膜１０を、１０mtorr 以下の圧力で
放電した酸素プラズマにさらすことにより、溝１２の領
域の層間絶縁膜（Ｓｉ−Ｃ結合を含む酸化シリコン膜）
１０を無機化し、その領域に無機状態の酸化シリコン膜
（Ｓｉ−Ｃ結合を含まない酸化シリコン膜）１３を０.
０１μm 以下の膜厚をもって形成している。
その製造方法によれば、層間絶縁膜１０の選択的な領域
に配線層用の溝１２を形成した後、例えばＲＩＥ装置を
使用して、層間絶縁膜１０を、１０mtorr 以下の圧力で
放電した酸素プラズマにさらすことにより、溝１２の領
域の層間絶縁膜（Ｓｉ−Ｃ結合を含む酸化シリコン膜）
１０を無機化し、その領域に無機状態の酸化シリコン膜
（Ｓｉ−Ｃ結合を含まない酸化シリコン膜）１３を０.
０１μm 以下の膜厚をもって形成している。
【００３８】したがって、溝１２に形成される配線層１
４との密着性を高めることができる。また、本発明者の
検討の結果、０. ０１μm 以下の膜厚をもって形成する
ことが有効であることが明らかになった。すなわち、酸
化シリコン膜１３は、Ｓｉ−Ｃ結合を含まない酸化シリ
コン膜１３であることにより、層間絶縁膜（Ｓｉ−Ｃ結
合を含む酸化シリコン膜）１０よりも溝１２に形成する
配線層１４との密着性を高めることができる。また、Ｓ
ｉ−Ｃ結合を含まない酸化シリコン膜１３は、層間絶縁
膜（Ｓｉ−Ｃ結合を含む酸化シリコン膜）１０よりも誘
電率が大きいので、溝１２に形成する配線層との密着性
を高めるための膜として機能する膜厚とし、できるだけ
薄膜化することにより、溝１２に形成する配線層１０の
近傍の絶縁膜の誘電率を低減化することができる。
４との密着性を高めることができる。また、本発明者の
検討の結果、０. ０１μm 以下の膜厚をもって形成する
ことが有効であることが明らかになった。すなわち、酸
化シリコン膜１３は、Ｓｉ−Ｃ結合を含まない酸化シリ
コン膜１３であることにより、層間絶縁膜（Ｓｉ−Ｃ結
合を含む酸化シリコン膜）１０よりも溝１２に形成する
配線層１４との密着性を高めることができる。また、Ｓ
ｉ−Ｃ結合を含まない酸化シリコン膜１３は、層間絶縁
膜（Ｓｉ−Ｃ結合を含む酸化シリコン膜）１０よりも誘
電率が大きいので、溝１２に形成する配線層との密着性
を高めるための膜として機能する膜厚とし、できるだけ
薄膜化することにより、溝１２に形成する配線層１０の
近傍の絶縁膜の誘電率を低減化することができる。
【００３９】本実施の形態の半導体集積回路装置および
その製造方法によれば、前述した誘電率の小さい層間絶
縁膜１０を適用しており、層間絶縁膜１０に形成されて
いる溝１２の表面に配線層１４との密着性がよい薄膜の
酸化シリコン膜１３を形成しており、その溝１２に埋め
込まれている状態の配線層１４の構造としている。
その製造方法によれば、前述した誘電率の小さい層間絶
縁膜１０を適用しており、層間絶縁膜１０に形成されて
いる溝１２の表面に配線層１４との密着性がよい薄膜の
酸化シリコン膜１３を形成しており、その溝１２に埋め
込まれている状態の配線層１４の構造としている。
【００４０】したがって、配線層１４と密着性が大きい
酸化シリコン膜１３を表層部としている溝１２に配線層
１４が埋め込まれていると共にその溝１２は誘電率の低
い層間絶縁膜１０に形成されているものであることによ
り、各々の配線層１４間の誘電率が小さい（配線層間の
絶縁膜の容量が小さい）ので、層間絶縁膜１０の誘電率
に影響された各々の配線層１４間の信号の変動が防止で
きるので、高性能で高信頼度の配線層１４とすることが
できる。また、配線層１４の配線容量が低下することに
より、配線遅延が低減できるので、半導体集積回路装置
などのデバイス全体の信号速度を向上することができ
る。
酸化シリコン膜１３を表層部としている溝１２に配線層
１４が埋め込まれていると共にその溝１２は誘電率の低
い層間絶縁膜１０に形成されているものであることによ
り、各々の配線層１４間の誘電率が小さい（配線層間の
絶縁膜の容量が小さい）ので、層間絶縁膜１０の誘電率
に影響された各々の配線層１４間の信号の変動が防止で
きるので、高性能で高信頼度の配線層１４とすることが
できる。また、配線層１４の配線容量が低下することに
より、配線遅延が低減できるので、半導体集積回路装置
などのデバイス全体の信号速度を向上することができ
る。
【００４１】本実施の形態の半導体集積回路装置および
その製造方法によれば、層間絶縁膜（絶縁膜）１０に形
成されている溝１２に配線層１４を埋め込んでいる態様
の配線層としていることにより、フォトリソグラフィ技
術と選択エッチング技術とを使用して配線層のパターン
を形成する従来の配線層のパターンの製造工程を使用せ
ずに、配線層１４を形成していることによって、配線層
幅および隣接配線層間の距離が極めて小さい配線層構造
であろうとも微細加工により高精度な寸法精度をもって
配線層１４を製造することができる。
その製造方法によれば、層間絶縁膜（絶縁膜）１０に形
成されている溝１２に配線層１４を埋め込んでいる態様
の配線層としていることにより、フォトリソグラフィ技
術と選択エッチング技術とを使用して配線層のパターン
を形成する従来の配線層のパターンの製造工程を使用せ
ずに、配線層１４を形成していることによって、配線層
幅および隣接配線層間の距離が極めて小さい配線層構造
であろうとも微細加工により高精度な寸法精度をもって
配線層１４を製造することができる。
【００４２】したがって、ＬＳＩなどの半導体集積回路
装置の微細化を行うことができる。
装置の微細化を行うことができる。
【００４３】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００４４】例えば、本発明は、半導体素子を形成して
いる半導体基板をＳＯＩ（Siliconon Insulator）基板
に変更することができ、ＭＯＳＦＥＴ、ＣＭＯＳＦＥＴ
およびバイポーラトランジスタなどの種々の半導体素子
を組み合わせた態様の半導体集積回路装置およびその製
造方法とすることができる。
いる半導体基板をＳＯＩ（Siliconon Insulator）基板
に変更することができ、ＭＯＳＦＥＴ、ＣＭＯＳＦＥＴ
およびバイポーラトランジスタなどの種々の半導体素子
を組み合わせた態様の半導体集積回路装置およびその製
造方法とすることができる。
【００４５】さらに、本発明は、ＭＯＳＦＥＴ、ＣＭＯ
ＳＦＥＴなどを構成要素とするロジック系あるいはＤＲ
ＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（St
aticRandom Access Memory ）などのメモリ系などを有
する種々の半導体集積回路装置およびその製造方法に適
用できる。
ＳＦＥＴなどを構成要素とするロジック系あるいはＤＲ
ＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（St
aticRandom Access Memory ）などのメモリ系などを有
する種々の半導体集積回路装置およびその製造方法に適
用できる。
【００４６】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００４７】（１）．本発明の半導体集積回路装置およ
びその製造方法によれば、層間絶縁膜（絶縁膜）とし
て、炭素（Ｃ）含有量がケイ素（Ｓｉ）に対して５％
（Ｓｉ：Ｃ＝１：０. ０５）〜１００％（Ｓｉ：Ｃ＝
１：１）となっているＳｉ−Ｃ結合を含む酸化シリコン
膜を適用していることにより、層間絶縁膜の誘電率を小
さく（２. ９）することができる。
びその製造方法によれば、層間絶縁膜（絶縁膜）とし
て、炭素（Ｃ）含有量がケイ素（Ｓｉ）に対して５％
（Ｓｉ：Ｃ＝１：０. ０５）〜１００％（Ｓｉ：Ｃ＝
１：１）となっているＳｉ−Ｃ結合を含む酸化シリコン
膜を適用していることにより、層間絶縁膜の誘電率を小
さく（２. ９）することができる。
【００４８】また、その誘電率が小さい層間絶縁膜とし
て、有機ＳＯＧ膜またはＣＶＤ法で形成した酸化シリコ
ン膜を使用していることにより、層間絶縁膜の製造工程
を簡単化できると共に高性能でしかも高信頼度の絶縁膜
とすることができる。
て、有機ＳＯＧ膜またはＣＶＤ法で形成した酸化シリコ
ン膜を使用していることにより、層間絶縁膜の製造工程
を簡単化できると共に高性能でしかも高信頼度の絶縁膜
とすることができる。
【００４９】（２）．本発明の半導体集積回路装置およ
びその製造方法によれば、層間絶縁膜（絶縁膜）の選択
的な領域に配線層用の溝を形成した後、例えばＲＩＥ装
置を使用して、層間絶縁膜を、１０mtorr 以下の圧力で
放電した酸素プラズマにさらすことにより、溝の領域の
層間絶縁膜（Ｓｉ−Ｃ結合を含む酸化シリコン膜）を無
機化し、その領域に無機状態の酸化シリコン膜（Ｓｉ−
Ｃ結合を含まない酸化シリコン膜）を０. ０１μm 以下
の膜厚をもって形成している。
びその製造方法によれば、層間絶縁膜（絶縁膜）の選択
的な領域に配線層用の溝を形成した後、例えばＲＩＥ装
置を使用して、層間絶縁膜を、１０mtorr 以下の圧力で
放電した酸素プラズマにさらすことにより、溝の領域の
層間絶縁膜（Ｓｉ−Ｃ結合を含む酸化シリコン膜）を無
機化し、その領域に無機状態の酸化シリコン膜（Ｓｉ−
Ｃ結合を含まない酸化シリコン膜）を０. ０１μm 以下
の膜厚をもって形成している。
【００５０】したがって、溝に形成される配線層との密
着性を高めることができる。また、本発明者の検討の結
果、０. ０１μm 以下の膜厚をもって形成することが有
効であることが明らかになった。すなわち、酸化シリコ
ン膜は、Ｓｉ−Ｃ結合を含まない酸化シリコン膜である
ことにより、層間絶縁膜（Ｓｉ−Ｃ結合を含む酸化シリ
コン膜）よりも溝に形成する配線層との密着性を高める
ことができる。また、Ｓｉ−Ｃ結合を含まない酸化シリ
コン膜は、層間絶縁膜（Ｓｉ−Ｃ結合を含む酸化シリコ
ン膜）よりも誘電率が大きいので、溝に形成する配線層
との密着性を高めるための膜として機能する膜厚とし、
できるだけ薄膜化することにより、溝に形成する配線層
の近傍の絶縁膜の誘電率を低減化することができる。
着性を高めることができる。また、本発明者の検討の結
果、０. ０１μm 以下の膜厚をもって形成することが有
効であることが明らかになった。すなわち、酸化シリコ
ン膜は、Ｓｉ−Ｃ結合を含まない酸化シリコン膜である
ことにより、層間絶縁膜（Ｓｉ−Ｃ結合を含む酸化シリ
コン膜）よりも溝に形成する配線層との密着性を高める
ことができる。また、Ｓｉ−Ｃ結合を含まない酸化シリ
コン膜は、層間絶縁膜（Ｓｉ−Ｃ結合を含む酸化シリコ
ン膜）よりも誘電率が大きいので、溝に形成する配線層
との密着性を高めるための膜として機能する膜厚とし、
できるだけ薄膜化することにより、溝に形成する配線層
の近傍の絶縁膜の誘電率を低減化することができる。
【００５１】（３）．本発明の半導体集積回路装置およ
びその製造方法によれば、誘電率の小さい層間絶縁膜
（絶縁膜）を適用しており、層間絶縁膜に形成されてい
る溝の表面に配線層との密着性がよい薄膜の酸化シリコ
ン膜を形成しており、その溝に埋め込まれている状態の
配線層の構造としている。
びその製造方法によれば、誘電率の小さい層間絶縁膜
（絶縁膜）を適用しており、層間絶縁膜に形成されてい
る溝の表面に配線層との密着性がよい薄膜の酸化シリコ
ン膜を形成しており、その溝に埋め込まれている状態の
配線層の構造としている。
【００５２】したがって、配線層と密着性が大きい酸化
シリコン膜を表層部としている溝に配線層が埋め込まれ
ていると共にその溝は誘電率の低い層間絶縁膜に形成さ
れているものであることにより、各々の配線層間の誘電
率が小さい（配線層間の絶縁膜の容量が小さい）ので、
層間絶縁膜の誘電率に影響された各々の配線層間の信号
の変動が防止できるので、高性能で高信頼度の配線層と
することができる。また、配線層の配線容量が低下する
ことにより、配線遅延が低減できるので、半導体集積回
路装置などのデバイス全体の信号速度を向上することが
できる。
シリコン膜を表層部としている溝に配線層が埋め込まれ
ていると共にその溝は誘電率の低い層間絶縁膜に形成さ
れているものであることにより、各々の配線層間の誘電
率が小さい（配線層間の絶縁膜の容量が小さい）ので、
層間絶縁膜の誘電率に影響された各々の配線層間の信号
の変動が防止できるので、高性能で高信頼度の配線層と
することができる。また、配線層の配線容量が低下する
ことにより、配線遅延が低減できるので、半導体集積回
路装置などのデバイス全体の信号速度を向上することが
できる。
【００５３】（４）．本発明の半導体集積回路装置およ
びその製造方法によれば、層間絶縁膜（絶縁膜）に形成
されている溝に配線層を埋め込んでいる態様の配線層と
していることにより、フォトリソグラフィ技術と選択エ
ッチング技術とを使用して配線層のパターンを形成する
従来の配線層のパターンの製造工程を使用せずに、配線
層を形成していることによって、配線層幅および隣接配
線層間の距離が極めて小さい配線層構造であろうとも微
細加工により高精度な寸法精度をもって配線層を製造す
ることができる。したがって、ＬＳＩなどの半導体集積
回路装置の微細化を行うことができる。
びその製造方法によれば、層間絶縁膜（絶縁膜）に形成
されている溝に配線層を埋め込んでいる態様の配線層と
していることにより、フォトリソグラフィ技術と選択エ
ッチング技術とを使用して配線層のパターンを形成する
従来の配線層のパターンの製造工程を使用せずに、配線
層を形成していることによって、配線層幅および隣接配
線層間の距離が極めて小さい配線層構造であろうとも微
細加工により高精度な寸法精度をもって配線層を製造す
ることができる。したがって、ＬＳＩなどの半導体集積
回路装置の微細化を行うことができる。
【図１】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図２】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図３】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図４】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図５】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図６】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図７】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図８】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図９】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
１ 半導体基板（基板）
２ フィールド絶縁膜
３ ゲート絶縁膜
４ ゲート電極
５ 絶縁膜
６ サイドウォールスペーサ
７ 半導体領域
８ 絶縁膜
９ プラグ
１０ 層間絶縁膜（絶縁膜）
１１ レジスト膜
１２ 溝
１３ 酸化シリコン膜
１４ 配線層
１５ 層間絶縁膜（絶縁膜）
１６ 溝
１７ 酸化シリコン膜
１８ 配線層
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平５−36858（ＪＰ，Ａ)
特開 平７−211776（ＪＰ，Ａ)
特開 平７−78811（ＪＰ，Ａ)
特開 平８−222550（ＪＰ，Ａ)
特開 平８−306681（ＪＰ，Ａ)
特開 平６−216116（ＪＰ，Ａ)
特開 平３−62950（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/3205,21/3213
H01L 21/768
H01L 21/28 - 21/288
H01L 29/40 - 29/51
Claims (7)
- 【請求項１】 炭素含有率がケイ素に対して５％〜１０
０％となっているＳｉ−Ｃ結合を含む酸化シリコン膜か
らなる絶縁膜を有し、前記絶縁膜の選択的な領域に溝が
形成されており、前記溝の表面に前記Ｓｉ−Ｃ結合を含
まない酸化シリコン膜が形成されており、前記Ｓｉ−Ｃ
結合を含まない酸化シリコン膜を表層部としている前記
溝に配線層が埋め込まれた状態で形成されていることを
特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置であ
って、前記絶縁膜は、前記Ｓｉ−Ｃ結合を含む有機ＳＯ
Ｇ膜またはＣＶＤ法により形成されているＳｉ−Ｃ結合
を含む酸化シリコン膜であることを特徴とする半導体集
積回路装置。 - 【請求項３】 基板の上に、炭素含有率がケイ素に対し
て５％〜１００％となっているＳｉ−Ｃ結合を含む酸化
シリコン膜からなる絶縁膜を形成する工程と、 レジスト膜をエッチング用マスクとして用いて、前記絶
縁膜の選択的な領域に、配線層用の溝を形成する工程
と、 酸素プラズマによって、前記溝の表面の前記絶縁膜を無
機化して、その領域に、Ｓｉ−Ｃ結合を含まない酸化シ
リコン膜を形成する工程と、 前記Ｓｉ−Ｃ結合を含まない酸化シリコン膜を有する前
記溝に埋め込まれている状態の配線層を形成する工程と
を有することを特徴とする半導体集積回路装置の製造方
法。 - 【請求項４】 請求項３記載の半導体集積回路装置の製
造方法であって、前記絶縁膜は、オルガノシロキサンな
どの有機材料を用いた回転塗布法を使用して、前記基板
の上に、有機ＳＯＧ膜を塗布して堆積していることを特
徴とする半導体集積回路装置の製造方法。 - 【請求項５】 請求項３記載の半導体集積回路装置の製
造方法であって、前記絶縁膜は、ＴＥＯＳと過酸化水素
とを用いたＣＶＤ法を使用して、前記基板の上に、酸化
シリコン膜を堆積していることを特徴とする半導体集積
回路装置の製造方法。 - 【請求項６】 請求項３〜５のいずれか１項に記載の半
導体集積回路装置の製造方法であって、前記Ｓｉ−Ｃ結
合を含まない酸化シリコン膜を形成する工程は、前記絶
縁膜を、１０mtorr 以下の圧力で放電した酸素プラズマ
にさらすことにより、前記溝の領域の前記絶縁膜を無機
化し、その領域に無機状態の酸化シリコン膜を形成する
製造工程を適用していることを特徴とする半導体集積回
路装置の製造方法。 - 【請求項７】 請求項６記載の半導体集積回路装置の製
造方法であって、前記Ｓｉ−Ｃ結合を含まない酸化シリ
コン膜は、０．０１μm 以下の膜厚をもって形成するこ
とを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24493097A JP3502750B2 (ja) | 1997-09-10 | 1997-09-10 | 半導体集積回路装置およびその製造方法 |
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|---|---|---|---|
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|---|---|
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ID=17126090
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|---|---|---|---|---|
| GB2362029A (en) * | 1999-10-27 | 2001-11-07 | Lucent Technologies Inc | Multi-layer structure for MOSFET Spacers |
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| JP2004056123A (ja) * | 2000-02-23 | 2004-02-19 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2002026121A (ja) * | 2000-06-30 | 2002-01-25 | Tokyo Electron Ltd | 半導体装置およびその製造方法、絶縁膜の形成方法 |
| JP4661004B2 (ja) * | 2001-08-17 | 2011-03-30 | パナソニック株式会社 | 半導体装置の製造方法 |
| JP3775354B2 (ja) * | 2002-06-20 | 2006-05-17 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
| JP4109531B2 (ja) | 2002-10-25 | 2008-07-02 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| JP4140768B2 (ja) * | 2003-04-24 | 2008-08-27 | 株式会社日立国際電気 | 半導体原料 |
| JP2004335847A (ja) * | 2003-05-09 | 2004-11-25 | Mitsubishi Electric Corp | 半導体集積回路ウエハの製造方法 |
| JP2021005675A (ja) * | 2019-06-27 | 2021-01-14 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置、電子機器及び半導体装置の製造方法 |
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1997
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| JPH1187503A (ja) | 1999-03-30 |
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