JP2002093903A

JP2002093903A - 半導体装置

Info

Publication number: JP2002093903A
Application number: JP2001028624A
Authority: JP
Inventors: Shinichi Domae; 伸一堂前
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2000-07-12
Filing date: 2001-02-05
Publication date: 2002-03-29

Abstract

(57)【要約】【課題】多層配線構造を有する半導体装置において、
ＲＣ遅延時間の低減と、パッド形成領域の機械的強度の
向上との両立を図る。【解決手段】半導体基板上のパッド形成領域１０にお
ける下層配線層と上層配線層との間には、第１の絶縁材
料からなる層間絶縁膜が設けられている。半導体基板上
における信号遅延防止領域（素子領域２０）の配線層に
は、該配線層の隣り合う配線同士の間に第２の絶縁材料
が介在している線間絶縁膜が設けられている。第１の絶
縁材料は第２の絶縁材料よりも機械的強度が大きく、第
２の絶縁材料は第１の絶縁材料よりも比誘電率が低い。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多層配線構造を有
する半導体装置に関する。

【０００２】

【従来の技術】近時、半導体集積回路装置の高密度化に
伴い、半導体集積回路装置においては、配線層が多層に
積層されてなるいわゆる多層配線構造が採用されてい
る。

【０００３】多層配線構造においては、配線層同士の間
隔つまり層間絶縁膜の厚さと、配線同士の間隔つまり線
間絶縁膜の厚さとが小さくなるにつれて、信号遅延の問
題が顕著に現れるようになる。特に、信号を長距離に伝
達するような配線においては、配線抵抗（Ｒ）と、配線
層間及び配線間の容量（Ｃ）とがいずれも大きいため、
他の配線と比較して信号遅延時間（以下、ＲＣ遅延時間
という。）の増大が顕著に現われる。また、クリティカ
ルパス（フリップフロップの出力からフリップフロップ
の入力までの間における回路素子及び配線の一連のパス
のうち、システムの動作速度（クロック周期）を決定す
るパス）における信号遅延は集積回路の動作速度を制限
する要因になっている。

【０００４】従って、近時の半導体集積回路装置におい
ては、ＲＣ遅延時間の低減は極めて重要であり、ＲＣ遅
延時間を低減するためには、配線抵抗と、配線層間及び
配線間の配線寄生容量とを低減させることが必要とな
る。

【０００５】そこで、例えば、特開平１１−８７５１０
号公報においては、配線層の下に形成されている下地絶
縁膜における配線間の領域を掘り下げておいてから、配
線間及び配線層の上に低誘電率膜を堆積することによ
り、配線間の寄生容量を低減し、これによって、ＲＣ遅
延時間の低減を図っている。

【０００６】また、特開平１１−８７５１０号公報にお
いては、長い距離を持つ信号配線又はクロック配線等の
特定の配線にのみ、銅を主成分とする銅配線を用いるこ
とにより配線抵抗を低減し、これによって、ＲＣ遅延時
間の低減を図っている。

【０００７】

【発明が解決しようとする課題】ところで、前述のよう
に、配線層間の絶縁膜である層間絶縁膜又は配線間の絶
縁膜である線間絶縁膜として、シリコン酸化膜よりも比
誘電率が低い低誘電率膜を用いると、配線間の容量を小
さくできるので、ＲＣ遅延時間を低減することができ
る。

【０００８】しかしながら、低誘電率膜は、通常、機械
的強度が劣ると共に熱伝導率が低いので、半導体集積回
路装置内のすべての層間絶縁膜及び線間絶縁膜に低誘電
率膜を用いると、次のような新たな問題が発生する。

【０００９】まず、多層配線構造を有する半導体集積回
路装置の最上層に設けられるパッドは、ワイヤボンディ
ング工程又はバンプ工程などの実装工程において衝撃力
を受けるため、半導体装置におけるパッド形成領域は大
きな機械的ストレスを受ける。ところが、層間絶縁膜及
び線間絶縁膜に用いられる低誘電率膜は、シリコン酸化
膜等に比べて機械的強度が小さいため、実装工程で受け
る機械的ストレスに耐え難いので、半導体装置の信頼性
が低下するという問題がある。

【００１０】次に、電源電圧又は接地電圧を供給する電
源配線（本明細書においては、電源電圧又は接地電圧を
供給する配線のことを単に電源配線と称する。）は多量
の電流が流れるためジュール熱を発生するので、半導体
装置における電源配線領域は高温になる。ところが、層
間絶縁膜及び線間絶縁膜に用いられる低誘電率膜は、シ
リコン酸化膜等に比べて熱伝導率が低いため、電源配線
領域に発生した熱は半導体基板に放出され難く、電源配
線が高温になるので、半導体装置の信頼性が低下すると
いう問題がある。

【００１１】前記に鑑み、本発明は、ＲＣ遅延時間の低
減と、パッド形成領域の機械的強度の向上との両立を図
ることを第１の目的とし、ＲＣ遅延時間の低減と、電源
配線領域の放熱性の向上との両立を図ることを第２の目
的とする。

【００１２】

【課題を解決するための手段】前記の第１の目的を達成
するため、本発明に係る第１の半導体装置は、半導体基
板上のパッド形成領域における下層配線層と上層配線層
との間に形成された第１の絶縁材料からなる層間絶縁膜
と、半導体基板上における信号遅延防止領域の配線層に
形成され、配線層の隣り合う配線同士の間に第２の絶縁
材料が介在している線間絶縁膜とを備え、第１の絶縁材
料は第２の絶縁材料よりも機械的強度が大きく且つ第２
の絶縁材料は第１の絶縁材料よりも比誘電率が低い。

【００１３】尚、本明細書においては、信号遅延防止領
域とはＲＣ遅延時間を低減したい領域を意味する。

【００１４】本発明に係る第１の半導体装置によると、
半導体基板上のパッド形成領域においては、下層配線層
と上層配線層との間に機械的強度が大きい第１の絶縁材
料からなる層間絶縁膜が設けられているため、層間絶縁
膜は機械的に優れているので、実装工程において衝撃力
を受けたときの機械的ストレスが低減する。

【００１５】また、半導体基板上の信号遅延防止領域の
線間絶縁膜は、配線層の隣り合う配線同士の間に比誘電
率が低い第２の絶縁材料が介在しているため、線間絶縁
膜の比誘電率が低くなるので、配線間の寄生容量が低減
してＲＣ遅延時間が低減する。

【００１６】前記の第２の目的を達成するため、本発明
に係る第２の半導体装置は、半導体基板上の電源配線領
域における下層配線層と上層配線層との間に形成された
第１の絶縁材料からなる層間絶縁膜と、半導体基板上に
おける信号遅延防止領域の配線層に形成され、配線層の
隣り合う配線同士の間に第２の絶縁材料が介在している
線間絶縁膜とを備え、第１の絶縁材料は第２の絶縁材料
よりも熱伝導率が低く且つ第２の絶縁材料は第１の絶縁
材料よりも比誘電率が低い。

【００１７】本発明に係る第２の半導体装置によると、
半導体基板上の電源配線領域においては、下層配線層と
上層配線層との間に熱伝導性の高い第１の絶縁材料から
なる層間絶縁膜が設けられているため、層間絶縁膜は熱
伝導性に優れている。このため、電源配線から発生する
ジュール熱は半導体基板に速やかに放出されるので、電
源配線領域は高温になり難い。

【００１８】また、半導体基板上の信号遅延防止領域の
線間絶縁膜は、配線層の隣り合う配線同士の間に比誘電
率が低い第２の絶縁材料が介在しているため、線間絶縁
膜の比誘電率は低くなるので、配線間の寄生容量が低減
してＲＣ遅延時間が低減する。

【００１９】さらに、半導体基板上の電源配線領域にお
いては、熱伝導性の高い第１の絶縁材料からなる層間絶
縁膜が設けられており、熱伝導性の高い第１の絶縁材料
は、通常、比誘電率が低くないため、配線間の寄生容量
は比較的大きくなる。このため、電圧変動の波形がなま
るので、電源電圧は安定する。

【００２０】本発明に係る第１の半導体装置において、
パッド形成領域における上層配線層又は下層配線層のい
ずれかの層の隣り合う配線同士の間には第１の絶縁材料
が介在していることが好ましい。

【００２１】このようにすると、配線同士の間にも機械
的強度に優れた第１の絶縁材料が介在するため、パッド
形成領域が実装工程において衝撃力を受けたときの機械
的ストレスが一層低減するので、半導体装置の信頼性が
一層向上する。

【００２２】本発明に係る第２の半導体装置において、
電源配線領域における上層配線層又は下層配線層のいず
れかの層の隣り合う配線同士の間には第１の絶縁材料が
介在していることが好ましい。

【００２３】このようにすると、配線同士の間にも熱伝
導性に優れた第１の絶縁材料が介在するため、電源配線
から発生するジュール熱は半導体基板に一層速やかに放
出されるので、電源配線領域は高温に一層なり難い。

【００２４】第１又は第２の半導体装置において、信号
防止遅延領域における配線層の上層又は下層の層間絶縁
膜は第２の絶縁材料からなることが好ましい。

【００２５】このようにすると、層間絶縁膜は比誘電率
が低い第２の絶縁材料からなるため、上下に位置する配
線間の寄生容量も低減するので、ＲＣ遅延時間が一層低
減する。

【００２６】第１又は第２の半導体装置において、第１
の絶縁材料は、二酸化シリコン、フルオロシリケートグ
ラス又はＳｉＯ_xＨ_yＣ_z（但し、０＜ｘ＜１、０＜ｙ＜
１、０＜ｚ＜２）であり、第２の絶縁材料は、有機ポリ
マー、アモルファスカーボン又は多孔質材料であること
が好ましい。

【００２７】このようにすると、第１の半導体装置にお
いては、機械的強度が相対的に大きい第１の絶縁材料
と、比誘電率が相対的に低い第２の絶縁材料との組み合
わせを確実に実現でき、また、第２の半導体装置におい
ては、熱伝導率が相対的に高い第１の絶縁材料と、比誘
電率が相対的に低い第２の絶縁材料との組み合わせを確
実に実現できる。

【００２８】第１又は第２の半導体装置において、第１
の絶縁材料は、二酸化シリコン又はフルオロシリケート
グラスであり、第２の絶縁材料は、ＳｉＯ_xＨ_yＣ_z（但
し０＜ｘ＜１、０＜ｙ＜１、０＜ｚ＜２）であることが
好ましい。

【００２９】このようにすると、第１の半導体装置にお
いては、機械的強度が相対的に大きい第１の絶縁材料
と、比誘電率が相対的に低い第２の絶縁材料との組み合
わせを確実に実現でき、また、第２の半導体装置におい
ては、熱伝導率が相対的に高い第１の絶縁材料と、比誘
電率が相対的に低い第２の絶縁材料との組み合わせを確
実に実現できる。

【００３０】前記の第１の目的を達成するため、本発明
に係る第３の半導体装置は、半導体基板上のパッド形成
領域における下層配線層と上層配線層との間に形成され
た絶縁材料からなる層間絶縁膜と、半導体基板上におけ
る信号遅延防止領域の配線層に形成され、該配線層の隣
り合う配線同士の間に空間部を有する線間絶縁膜とを備
えている。

【００３１】本発明に係る第３の半導体装置によると、
半導体基板上のパッド形成領域においては、下層配線層
と上層配線層との間に空間部よりも機械的強度に優れた
層間縁絶縁膜が設けられているため、層間絶縁膜は機械
的に優れているので、実装工程において衝撃力を受けた
ときの機械的ストレスが低減する。

【００３２】また、半導体基板上の信号遅延防止領域の
線間絶縁膜は、配線層の隣り合う配線同士の間に比誘電
率が極めて低い空間部を有しているため、線間絶縁膜の
比誘電率は低くなるので、配線間の寄生容量が低減して
ＲＣ遅延時間が低減する。

【００３３】前記の第２の目的を達成するため、本発明
に係る第４の半導体装置は、半導体基板上の電源配線領
域における下層配線層と上層配線層との間に形成された
絶縁材料からなる層間絶縁膜と、半導体基板上における
信号遅延防止領域の配線層に形成され、該配線層の隣り
合う配線同士の間に空間部を有する線間絶縁膜とを備え
ている。

【００３４】本発明に係る第４の半導体装置によると、
半導体基板上の電源配線領域においては、下層配線層と
上層配線層との間に空間部よりも熱伝導性に優れた層間
絶縁膜が設けられているため、電源配線から発生するジ
ュール熱は半導体基板に速やかに放出されるので、電源
配線領域は高温になり難い。

【００３５】また、半導体基板上の信号遅延防止領域の
線間絶縁膜は、配線層の隣り合う配線同士の間に比誘電
率が極めて低い空間部を有しているため、線間絶縁膜の
比誘電率は低くなるので、配線間の寄生容量が低減して
ＲＣ遅延時間が低減する。

【００３６】第３の半導体装置において、パッド形成領
域における上層配線層又は下層配線層のいずれかの層の
隣り合う配線同士の間には絶縁材料が介在していること
が好ましい。

【００３７】このようにすると、配線同士の間にも空間
部に比べて機械的強度に優れた絶縁材料が介在するた
め、パッド形成領域が実装工程において衝撃力を受けた
ときの機械的ストレスが一層低減するので、半導体装置
の信頼性が一層向上する。

【００３８】第４の半導体装置において、電源配線領域
における上層配線層又は下層配線層のいずれかの層の隣
り合う配線同士の間には前記の絶縁材料が介在している
ことが好ましい。

【００３９】このようにすると、配線同士の間にも空間
部に比べて熱伝導性に優れた絶縁材料が介在するため、
電源配線から発生するジュール熱は半導体基板に一層速
やかに放出されるので、電源配線領域は高温に一層なり
難い。

【００４０】第３又は第４の半導体装置において、信号
防止遅延領域における配線層の上層又は下層のいずれか
の層間絶縁膜は、前記の絶縁材料よりも比誘電率が低い
材料からなることが好ましい。

【００４１】このようにすると、層間絶縁膜の比誘電率
が低くなるため、上下に位置する配線間の寄生容量も低
減するので、ＲＣ遅延時間が一層低減する。

【００４２】第１又は第３の半導体装置において、信号
遅延防止領域は、半導体基板上におけるパッド形成領域
以外の領域であることが好ましい。

【００４３】このようにすると、パッド形成領域以外の
領域において、機械的強度を大きくしたり又は熱伝導率
を低くしたりすることができる。

【００４４】第２又は第４の半導体装置において、信号
遅延防止領域は、半導体基板上における電源配線領域以
外の領域であることが好ましい。

【００４５】このようにすると、電源配線領域以外の領
域において、機械的強度を大きくしたり又は熱伝導率を
低くしたりすることができる。

【００４６】第１、第２、第３又は第４の半導体装置に
おいて、信号遅延防止領域は、機能ブロック領域である
ことが好ましい。

【００４７】このようにすると、機能ブロックにおける
配線間の寄生容量を低減して、ＲＣ遅延時間を低減する
ことができる。

【００４８】第１、第２、第３又は第４の半導体装置に
おいて、信号遅延防止領域は、メモリブロック領域であ
ることが好ましい。

【００４９】このようにすると、ＤＲＡＭ、ＳＲＡＭ、
ＲＯＭ等のメモリセルにおける配線間の寄生容量を低減
して、ＲＣ遅延時間を低減できると共に、信号線におけ
るノイズを低減することができる。

【００５０】第１、第２、第３又は第４の半導体装置に
おいて、信号遅延防止領域は、クリティカルパス領域で
あることが好ましい。

【００５１】このようにすると、クリティカルパスにお
ける配線間の寄生容量を低減して、ＲＣ遅延時間を低減
することができる。

【００５２】

【発明の実施の形態】（第１の実施形態）第１の実施形
態に係る半導体装置の第１実施例は、半導体基板上のパ
ッド形成領域における下層配線層と上層配線層との間
に、第１の絶縁材料からなる層間絶縁膜が形成されてい
ると共に、半導体基板上における信号遅延を防止したい
領域である信号遅延防止領域の配線層に、該配線層の隣
り合う配線同士の間に第２の絶縁材料が介在する線間絶
縁膜が形成されている半導体装置を前提とし、第１の絶
縁材料は第２の絶縁材料よりも機械的強度が大きく且つ
第２の絶縁材料は第１の絶縁材料よりも比誘電率が低い
配線構造である。

【００５３】第１の実施形態に係る半導体装置の第２実
施例は、半導体基板上の電源配線領域における下層配線
層と上層配線層との間に、第１の絶縁材料からなる層間
絶縁膜が形成されていると共に、半導体基板上における
信号遅延を防止したい領域である信号遅延防止領域の配
線層に、該配線層の隣り合う配線同士の間に第２の絶縁
材料が介在する線間絶縁膜が形成されている半導体装置
を前提とし、第１の絶縁材料は第２の絶縁材料よりも熱
伝導率が高く且つ第２の絶縁材料は第１の絶縁材料より
も比誘電率が低い配線構造である。

【００５４】以下、第１実施例及び第２実施例に共通し
て用いられる、第１の絶縁材料と第２の絶縁材料との第
１の組み合わせについて説明する。

【００５５】第１の絶縁材料としては、二酸化シリコン
（ＳｉＯ₂）、フルオロシリケートグラス（ＦＳＧ）又
はＳｉＯ_xＨ_yＣ_z（但し、０＜ｘ＜１、０＜ｙ＜１、０
＜ｚ＜２）が挙げられ、二酸化シリコンとしては、各種
のＣＶＤ法により形成されるものを用いることができる
と共に、不純物が含まれないもの又はボロンやリン等の
不純物が含まれるものを用いることができる。

【００５６】第２の絶縁材料としては、ポリアリルエー
テル（ＰＡＥ）若しくはベンゾシクロブタン（ＢＣＢ）
等の有機ポリマー、アモルファスカーボン又は多孔質材
料が挙げられる。

【００５７】この第１の組み合わせによると、第１の絶
縁材料は第２の絶縁材料に比べて、機械的強度が大きい
と共に熱伝導率が高く、また、第２の絶縁材料は第１の
絶縁材料に比べて比誘電率が低い。

【００５８】以下、第１実施例及び第２実施例に共通し
て用いられる、第１の絶縁材料と第２の絶縁材料との第
２の組み合わせについて説明する。

【００５９】第１の絶縁材料としては、二酸化シリコン
（ＳｉＯ₂）又はフルオロシリケートグラス（ＦＳＧ）
が挙げられ、二酸化シリコンとしては、各種のＣＶＤ法
により形成されるものを用いることができると共に、不
純物が含まれないもの又はボロンやリン等の不純物が含
まれるものを用いることができる。

【００６０】第２の絶縁材料としては、ＳｉＯ_xＨ_yＣ_z
（但し、０＜ｘ＜１、０＜ｙ＜１、０＜ｚ＜２）が挙げ
られる。

【００６１】この第２の組み合わせによると、第１の絶
縁材料は第２の絶縁材料に比べて、機械的強度が大きい
と共に熱伝導率が高く、また、第２の絶縁材料は第１の
絶縁材料に比べて比誘電率が低い。

【００６２】従って、第１の実施例においては、半導体
基板上のパッド形成領域において、下層配線層と上層配
線層との間に機械的強度が大きい第１の絶縁材料からな
る層間絶縁膜が設けられているため、層間絶縁膜は機械
的に優れている。また、半導体基板上の信号遅延防止領
域の線間絶縁膜は、配線層の隣り合う配線同士の間に比
誘電率が低い第２の絶縁材料が介在しているため、線間
絶縁膜の比誘電率は低くなる。

【００６３】このため、パッド形成領域においては、機
械的強度が向上するため、実装工程において衝撃力を受
けても、機械的ストレスが低減すると共に、信号遅延防
止領域においては、線間絶縁膜の比誘電率が低くなるた
め、配線間の寄生容量が低減してＲＣ遅延時間が低減す
るので、第１の実施例に係る半導体装置の信頼性が向上
する。

【００６４】また、第２の実施例においては、半導体基
板上の電源配線領域においては、下層配線層と上層配線
層との間に熱伝導性の高い第１の絶縁材料からなる層間
絶縁膜が設けられているため、層間絶縁膜は熱伝導性に
優れている。また、半導体基板上の信号遅延防止領域の
線間絶縁膜は、配線層の隣り合う配線同士の間に比誘電
率が低い第２の絶縁材料が介在しているため、線間絶縁
膜の比誘電率は低くなる。

【００６５】このため、電源配線領域においては、熱伝
導性が向上するため、電源配線から発生するジュール熱
は半導体基板に速やかに放出されるので、電源配線領域
は高温になり難いと共に、信号遅延防止領域において
は、線間絶縁膜の比誘電率が低くなるため、配線間の寄
生容量が低減してＲＣ遅延時間が低減するので、第１の
実施例に係る半導体装置の信頼性が向上する。

【００６６】（レイアウト）以下、第１の実施形態の第
１及び第２の実施例を具体化するレイアウト、つまり、
機械的強度を向上させたいパッド形成領域、放熱性を向
上させたい電源配線領域、及び配線間の寄生容量を低減
したい信号遅延防止領域のレイアウトについて、図面を
参照しながら説明する。

【００６７】＜第１のレイアウト＞図１（ａ）は、パッ
ド形成領域及び信号遅延防止領域の平面的な第１のレイ
アウトを示しており、半導体チップの周縁部には、ボン
ディングパッド１１が形成されるパッド形成領域１０が
設けられていると共に、半導体チップの中央部には、素
子領域２０からなる信号遅延防止領域が設けられてい
る。

【００６８】パッド形成領域１０には、図１（ｂ）に示
すように、ボンディングパッド１１と保護回路１２とが
形成されている。保護回路１２とは、ボンディングパッ
ド１１の近傍に形成されているダイオード又はトランジ
スタ等を有し、ボンディングパッド１１から素子領域に
流れ込む突発的なパルス状の電流（サージ電流等と呼ば
れる。）により、素子領域に形成されているトランジス
タ等の回路素子２１が破壊されることを防止する回路で
ある。

【００６９】また、信号遅延防止領域となる素子領域２
０とは、前述したように、トランジスタ等の回路素子２
１が形成されている領域であって、該素子領域２０に形
成される具体的な回路ブロックについては、図１
（ｃ）、図２（ａ）及び図２（ｂ）を参照しながら後述
する。

【００７０】従って、第１のレイアウトにおいては、パ
ッド形成領域１０においては、第１の絶縁材料からなる
層間絶縁膜が形成されていると共に、信号遅延防止領域
（素子領域２０）の配線層の隣り合う配線同士の間に
は、第２の絶縁材料からなる線間絶縁膜が形成されてい
る。

【００７１】＜第２のレイアウト＞図１（ｃ）は、パッ
ド形成領域、電源配線領域及び信号遅延防止領域の平面
的な第２のレイアウトを示しており、第１のレイアウト
と同様、半導体チップの周縁部には、ボンディングパッ
ド１１が形成されるパッド形成領域１０が設けられてい
る。

【００７２】信号遅延防止領域は、素子領域２０（図１
（ａ）を参照）における、第１のＬＯＧＩＣ回路ブロッ
ク２２、ＣＰＵブロック２３、ＳＲＡＭブロック２４、
Ｉ／Ｏブロック２５、ＤＲＡＭブロック２６及び第２の
ＬＯＧＩＣブロック２７のみである。

【００７３】電源配線領域３０は、素子領域２０におけ
る、第１のＬＯＧＩＣ回路ブロック２２、ＣＰＵブロッ
ク２３、ＳＲＡＭブロック２４、Ｉ／Ｏブロック２５、
ＤＲＡＭブロック２６及び第２のＬＯＧＩＣブロック２
７を除く領域である。

【００７４】従って、第２のレイアウトにおいては、パ
ッド形成領域１０及び電源配線領域３０には、第１の絶
縁材料からなる層間絶縁膜が形成されていると共に、信
号遅延防止領域（第１のＬＯＧＩＣ回路ブロック２２、
ＣＰＵブロック２３、ＳＲＡＭブロック２４、Ｉ／Ｏブ
ロック２５、ＤＲＡＭブロック２６及び第２のＬＯＧＩ
Ｃブロック２７）の配線層の隣り合う配線同士の間に
は、第２の絶縁材料からなる線間絶縁膜が形成されてい
る。

【００７５】＜第３のレイアウト＞図２（ａ）は、パッ
ド形成領域、電源配線領域及び信号遅延防止領域の平面
的な第３のレイアウトを示しており、第１のレイアウト
と同様、半導体チップの周縁部には、ボンディングパッ
ド１１が形成されるパッド形成領域１０が設けられてい
る。

【００７６】信号遅延防止領域は、素子領域２０（図１
（ａ）を参照）におけるＤＲＡＭブロック２６のみであ
る。

【００７７】電源配線領域３０は、素子領域２０におけ
る、第１のＬＯＧＩＣ回路ブロック２２、ＣＰＵブロッ
ク２３、ＳＲＡＭブロック２４、Ｉ／Ｏブロック２５、
ＤＲＡＭブロック２６及び第２のＬＯＧＩＣブロック２
７を除く領域である。

【００７８】尚、素子領域２０における、第１のＬＯＧ
ＩＣ回路ブロック２２、ＣＰＵブロック２３、ＳＲＡＭ
ブロック２４、Ｉ／Ｏブロック２５及び第２のＬＯＧＩ
Ｃブロック２７においては、第１の絶縁材料からなる層
間絶縁膜が形成されている。

【００７９】従って、第３のレイアウトにおいては、パ
ッド形成領域１０、電源配線領域３０、並びに素子領域
２０における、第１のＬＯＧＩＣ回路ブロック２２、Ｃ
ＰＵブロック２３、ＳＲＡＭブロック２４、Ｉ／Ｏブロ
ック２５及び第２のＬＯＧＩＣブロック２７には、第１
の絶縁材料からなる層間絶縁膜が形成されていると共
に、信号遅延防止領域（ＤＲＡＭブロック２６）の配線
層の隣り合う配線同士の間には、第２の絶縁材料からな
る線間絶縁膜が形成されている。

【００８０】尚、信号遅延防止領域としては、ＤＲＡＭ
ブロック２６に代えて、ＳＲＡＭブロック、ＲＯＭブロ
ック等の他のメモリセルブロックであってもよい。

【００８１】＜第４のレイアウト＞図２（ｂ）は、パッ
ド形成領域及び信号遅延防止領域の平面的な第３のレイ
アウトを示しており、第１のレイアウトと同様、半導体
チップの周縁部には、ボンディングパッド１１が形成さ
れるパッド形成領域１０が設けられている。

【００８２】信号遅延防止領域は、素子領域２０（図１
（ａ）を参照）におけるクリティカルパス領域２８のみ
である。ところで、クリティカルパスとは、前述したよ
うに、フリップフロップの出力からフリップフロップの
入力までの間における回路素子及び配線の一連のパスの
うち、システムの動作速度（クロック周期）を決定する
パスのことを言うが、具体的には、半導体チップの短辺
長の１／２以上の配線長を持つ配線経路として現われ
る。従って、半導体チップの短辺長の１／２以上の配線
長を持つ配線が形成されている領域を信号遅延防止領域
にすると、この領域における信号遅延を確実に防止する
ことができる。

【００８３】尚、素子領域２０におけるクリティカルパ
ス領域２８を除く領域においては、第１の絶縁材料から
なる層間絶縁膜が形成されている。

【００８４】従って、第４のレイアウトにおいては、パ
ッド形成領域１０、及び素子領域２０におけるクリティ
カルパス領域２８を除く領域には、第１の絶縁材料から
なる層間絶縁膜が形成されていると共に、信号遅延防止
領域（クリティカルパス領域２８）の配線層の隣り合う
配線同士の間には、第２の絶縁材料からなる線間絶縁膜
が形成されている。

【００８５】（断面構造）前述した第１〜第４のレイア
ウトは、多層配線構造のうちの１つの配線層の平面的な
レイアウトを示したが、以下においては、多層配線構造
における各配線層において、第１の実施形態の第１及び
第２の実施例を具体化する断面構造について説明する。
すなわち、以下においては、機械的強度を向上させたい
パッド形成領域、放熱性を向上させたい電源配線領域、
及び配線間の寄生容量を低減したい信号遅延防止領域の
各層毎の断面構造について、図面を参照しながら説明す
る。

【００８６】＜第１の断面構造＞図３は、パッド形成領
域、電源配線領域及び信号遅延防止領域を有する半導体
装置の第１の断面構造を示しており、図３における左側
部分はパッド形成領域及び電源配線領域を表わし、図３
における右側部分は信号遅延防止領域を表わしている。
尚、第１の断面構造において示されている全ての電源配
線及び信号配線は、銅又は銅合金よりなる埋め込み配線
である。

【００８７】図３における左側部分には、半導体基板１
００上に、下層から上層にかけて順に、第１の電源配線
１０１Ａ、第２の電源配線１０１Ｂ、第３の電源配線１
０１Ｃ、第４の電源配線１０１Ｄ及び第５の電源配線１
０１Ｅが形成されていると共に、最上層にはボンディン
グパッド１０２が形成されている。

【００８８】図３における右側部分には、半導体基板１
００上に、下層から上層にかけて順に、第１の信号配線
１０３Ａ、第２の信号配線１０３Ｂ、第３の信号配線１
０３Ｃ、第４の信号配線１０３Ｄ、第１のクリティカル
配線１０４Ａ及び第２のクリティカル配線１０４Ｂが形
成されている。

【００８９】第４の信号配線１０３Ｄの下側領域及び該
第４の信号配線１０３Ｄ間の領域には、第２の絶縁材料
からなる第１の低誘電率絶縁膜１０６Ａが形成されてお
り、第１のクリティカル配線１０４Ａの下側領域及び該
第１のクリティカル配線１０４Ａ同士の間の領域には、
第２の絶縁材料からなる第２の低誘電率絶縁膜１０６Ｂ
が形成されており、第２のクリティカル配線１０４Ｂの
下側領域及び該第２のクリティカル配線１０４Ｂ同士の
間の領域には、第２の絶縁材料からなる第３の低誘電率
絶縁膜１０６Ｃが形成されている。

【００９０】第１の電源配線１０１Ａの下側領域、第１
の電源配線１０１Ａ間の領域、第１の信号配線１０３Ａ
の下側領域及び第１の信号配線１０３Ａ間の領域には、
第１の絶縁材料からなる第１の絶縁膜１０７Ａが形成さ
れている。第２の電源配線１０１Ｂの下側領域、第２の
電源配線１０１Ｂ間の領域、第２の信号配線１０３Ｂの
下側領域及び第２の信号配線１０３Ｂ間の領域には、第
１の絶縁材料からなる第２の絶縁膜１０７Ｂが形成され
ている。第３の電源配線１０１Ｃの下側領域、第３の電
源配線１０１Ｃ間の領域、第３の信号配線１０３Ｃの下
側領域及び第３の信号配線１０３Ｃ間の領域には、第１
の絶縁材料からなる第３の絶縁膜１０７Ｃが形成されて
いる。第４の電源配線１０１Ｄの下側領域、第４の電源
配線１０１Ｄ間の領域及び第１の低誘電率絶縁膜１０６
Ａの下側領域には、第１の絶縁材料からなる第４の絶縁
膜１０７Ｄが形成されている。第５の電源配線１０１Ｅ
の下側領域、第５の電源配線１０１Ｅ間の領域及び第２
の低誘電率絶縁膜１０６Ｂの下側領域には、第１の絶縁
材料からなる第５の絶縁膜１０７Ｅが形成されている。
ボンディングパッド１０２の下側領域、ボンディングパ
ッド１０２間の領域及び第３の低誘電率絶縁膜１０６Ｃ
の下側領域には、第１の絶縁材料からなる第６の絶縁膜
１０７Ｆが形成されている。

【００９１】第３の電源配線１０１Ｃ、第３の信号配線
１０３Ｃ及び第３の絶縁膜１０７Ｃの上面、第４の電源
配線１０１Ｄ、第４の信号配線１０３Ｄ、第１の低誘電
率絶縁膜１０６Ａ及び第４の絶縁膜１０７Ｄの上面、並
びに第５の電源配線１０１Ｅ、第１のクリティカル配線
１０４Ａ、第２の低誘電率絶縁膜１０６Ｂ及び第５の絶
縁膜１０７Ｅの上面には、それぞれ銅の拡散を防止する
拡散防止層１０８が形成されている。

【００９２】上下に位置し且つ同電位に設定される電源
配線同士及び上下に位置し且つ同信号が伝送される信号
配線同士は、ヴィア１０９によりそれぞれ接続されてい
る。

【００９３】第２のクリティカル配線１０４Ｂ、第３の
低誘電率絶縁膜１０６Ｃ及び第６の絶縁膜１０７Ｆの上
面には、全面に亘って保護絶縁膜１１０が形成されてい
る。

【００９４】尚、本実施例では、パッド形成領域及び電
源配線領域と、信号遅延防止領域とが左右に隣り合う場
合を示したが、パッド形成領域又は電源配線領域と信号
遅延防止領域とが上下に重なり合う場合、すなわち、ク
リティカル配線がパッド又は電源配線の下側に存在する
場合もあり得る。

【００９５】＜第２の断面構造＞図４は、パッド形成領
域、電源配線領域及び信号遅延防止領域を有する半導体
装置の第２の断面構造を示しており、図４における左側
部分はパッド形成領域及び電源配線領域を表わし、図４
における右側部分は信号遅延防止領域を表わしている。
尚、第２の断面構造において示されている全ての電源配
線及び信号配線は、銅又は銅合金よりなる埋め込み配線
である。

【００９６】図４における左側部分には、半導体基板１
００上に、下層から上層にかけて順に、第１の電源配線
１０１Ａ、第２の電源配線１０１Ｂ、第３の電源配線１
０１Ｃ、第４の電源配線１０１Ｄ及び第５の電源配線１
０１Ｅが形成されていると共に、最上層にはボンディン
グパッド１０２が形成されている。

【００９７】図４における右側部分には、半導体基板１
００上に、下層から上層にかけて順に、ＤＲＡＭブロッ
ク１０５、ビット線１０５Ａ、ワード線１０５Ｂ、第３
の信号配線１０３Ｃ、第４の信号配線１０３Ｄ、第１の
クリティカル配線１０４Ａ及び第２のクリティカル配線
１０４Ｂが形成されている。

【００９８】ビット線１０５Ａの下側領域及びビット線
１０５Ａ間の領域には、第２の絶縁材料からなる低誘電
率絶縁膜１０６が形成されている。

【００９９】第１の電源配線１０１Ａの下側領域、第１
の電源配線１０１Ａ間の領域及びＤＲＡＭブロック１０
５と第１の低誘電率絶縁膜１０６Ａとの間の領域には、
第１の絶縁材料からなる第１の絶縁膜１０７Ａが形成さ
れている。第２の電源配線１０１Ｂの下側領域、第２の
電源配線１０１Ｂ間の領域、ワード線１０５Ｂの下側領
域及びワード線１０５Ｂ間の領域には、第１の絶縁材料
からなる第２の絶縁膜１０７Ｂが形成されている。第３
の電源配線１０１Ｃの下側領域、第３の電源配線１０１
Ｃ間の領域、第３の信号配線１０３Ｃの下側領域及び第
３の信号配線１０３Ｃ間の領域には、第１の絶縁材料か
らなる第３の絶縁膜１０７Ｃが形成されている。第４の
電源配線１０１Ｄの下側領域、第４の電源配線１０１Ｄ
間の領域、第４の信号配線１０３Ｄの下側領域及び第４
の信号配線１０３Ｄ間の領域には、第１の絶縁材料から
なる第４の絶縁膜１０７Ｄが形成されている。第５の電
源配線１０１Ｅの下側領域、第５の電源配線１０１Ｅ間
の領域、第１のクリティカル配線１０４Ａ及び第１のク
リティカル配線１０４Ａ間の領域には、第１の絶縁材料
からなる第５の絶縁膜１０７Ｅが形成されている。ボン
ディングパッド１０２の下側領域、ボンディングパッド
１０２間の領域、第２のクリティカル配線１０４Ｂ及び
第２のクリティカル配線１０４Ｂ間の領域には、第１の
絶縁材料からなる第６の絶縁膜１０７Ｆが形成されてい
る。

【０１００】上下に位置し且つ同電位に設定される電源
配線同士及び上下に位置し且つ同信号が伝送される信号
配線同士は、ヴィア１０９によりそれぞれ接続されてい
る。

【０１０１】第２のクリティカル配線１０４Ｂ及び第６
の絶縁膜１０７Ｆの上面には、全面に亘って保護絶縁膜
１１０が形成されている。

【０１０２】尚、本実施例では、パッド形成領域及び電
源配線領域と、信号遅延防止領域とが左右に隣り合う場
合を示したが、パッド形成領域又は電源配線領域と信号
遅延防止領域とが上下に重なり合う場合、すなわち、Ｄ
ＲＡＭブロックがパッド又は電源配線の下側に存在する
場合もある。

【０１０３】＜第３の断面構造＞図５は、パッド形成領
域、電源配線領域及び信号遅延防止領域を有する半導体
装置の第３の断面構造を示しており、図５における左側
部分はパッド形成領域及び電源配線領域を表わし、図５
における右側部分は信号遅延防止領域を表わしている。
尚、第２の断面構造において示されている全ての電源配
線及び信号配線は、銅又は銅合金よりなる埋め込み配線
である。

【０１０４】図５における左側部分には、半導体基板１
００上に、下層から上層にかけて順に、第１の電源配線
１０１Ａ、第２の電源配線１０１Ｂ、第３の電源配線１
０１Ｃ、第４の電源配線１０１Ｄ及び第５の電源配線１
０１Ｅが形成されていると共に、最上層にはボンディン
グパッド１０２が形成されている。

【０１０５】図５における右側部分には、第１の信号配
線１０３Ａ、第２の信号配線１０３Ｂ、第３の信号配線
１０３Ｃ、第４の信号配線１０３Ｄ、第１のクリティカ
ル配線１０４Ａ及び第２のクリティカル配線１０４Ｂが
形成されている。

【０１０６】図５における右側部分には、周縁部を除く
全領域に亘って、下層から上層にかけて順に、第２の絶
縁材料からなる、第１の低誘電率絶縁膜１０６Ａ、第２
の低誘電率絶縁膜１０６Ｂ、第３の低誘電率絶縁膜１０
６Ｃ、第４の低誘電率絶縁膜１０６Ｄ、第５の低誘電率
絶縁膜１０６Ｅ及び第６の低誘電率絶縁膜１０６Ｆが形
成されている。

【０１０７】図５における左側部分には、全領域に亘っ
て、下層から上層にかけて順に、第１の絶縁材料からな
る、第１の絶縁膜１０７Ａ、第２の絶縁膜１０７Ｂ、第
３の絶縁膜１０７Ｃ、第４の絶縁膜１０７Ｄ、第５の絶
縁膜１０７Ｅ及び第６の絶縁膜１０７Ｆが形成されてい
る。

【０１０８】上下に位置し且つ同電位に設定される電源
配線同士及び上下に位置し且つ同信号が伝送される信号
配線同士は、ヴィア１０９によりそれぞれ接続されてい
る。

【０１０９】第２のクリティカル配線１０４Ｂ、第６の
低誘電率絶縁膜１０６Ｆ及び第６の絶縁膜１０７Ｆの上
面には、全面に亘って保護絶縁膜１１０が形成されてい
る。

【０１１０】尚、本実施例では、パッド形成領域及び電
源配線領域と、信号遅延防止領域とが左右に隣り合う場
合を示したが、パッド形成領域又は電源配線領域と信号
遅延防止領域とが上下に重なり合う場合もある。

【０１１１】図６（ａ）〜（ｃ）は、電源配線領域及び
信号遅延防止領域を有する第１の実施形態に係る半導体
装置における、前述の第１〜第３の断面構造とは異なる
部位の断面構造を示している。

【０１１２】図６（ａ）は、銅又は銅合金よりなる信号
配線１０３が形成されている信号遅延防止領域には第２
の絶縁材料からなる低誘電率絶縁膜１０６が全面に亘っ
て形成されていると共に、銅又は銅合金よりなる電源配
線１０１が形成されている電源配線領域には第１の絶縁
材料からなる絶縁膜１０７が全面に亘って形成された半
導体装置の断面構造を示している。尚、電源配線１０
１、信号配線１０３、低誘電率絶縁膜１０６及び絶縁膜
１０７の上には、例えばＳｉＣ、ＳｉＣＮ又はＳｉＮか
らなり、銅の拡散を防止する拡散防止層１０８が形成さ
れている。

【０１１３】図６（ｂ）は、銅又は銅合金よりなる信号
配線１０３の下側領域及び信号配線１０３間の領域には
第２の絶縁材料からなる低誘電率絶縁膜１０６が形成さ
れていると共に、銅又は銅合金よりなる電源配線１０１
が形成されている電源配線領域及び低誘電率絶縁膜１０
６の下側領域には第１の絶縁材料からなる絶縁膜１０７
が全面に亘って形成された半導体装置の断面構造を示し
ている。尚、電源配線１０１、信号配線１０３、低誘電
率絶縁膜１０６及び絶縁膜１０７の上には、例えばＳｉ
Ｃ、ＳｉＣＮ又はＳｉＮからなり、銅の拡散を防止する
拡散防止層１０８が形成されている。

【０１１４】図６（ｃ）は、銅又は銅合金よりなる信号
配線１０３同士の間には第２の絶縁材料からなる低誘電
率絶縁膜１０６が形成されていると共に、銅又は銅合金
よりなる電源配線１０１同士の間には第１の絶縁材料か
らなる絶縁膜１０７が形成された半導体装置の断面構造
を示している。電源配線１０１、信号配線１０３、低誘
電率絶縁膜１０６及び絶縁膜１０７の上には、例えばＳ
ｉＣ、ＳｉＣＮ又はＳｉＮ等からなり、銅の拡散を防止
する拡散防止層１０８が形成されている。また、電源配
線１０１、信号配線１０３、低誘電率絶縁膜１０６及び
絶縁膜１０７の下には、例えばＳｉＣからなるエッチン
グストッパー層１１１が形成されており、該エッチング
ストッパー層１１１は、電源配線１０１及び信号配線１
０３を埋め込むための配線溝をエッチングにより形成す
る際のストッパーとなる。このように、電源配線１０１
及び信号配線１０３下にエッチングストッパ層１１１を
設けておくと、配線溝をエッチングにより形成する際に
オーバーエッチングを確実にできるので、配線溝の深さ
がばらつくことを防止できる。

【０１１５】以下、図６（ｂ）において断面構造を示し
た半導体装置の製造方法について、図７（ａ）〜（ｃ）
及び図８（ａ）〜（ｃ）を参照しながら説明する。

【０１１６】まず、図７（ａ）に示すように、半導体基
板１００の上に全面に亘って、第１の絶縁材料からなる
絶縁膜１０７を形成した後、該絶縁膜１０７に対して選
択的にエッチングを行なって、図７（ｂ）に示すよう
に、絶縁膜１０７における信号遅延防止領域（信号配線
が形成される領域）に凹部１１２を形成する。この場
合、エッチング時間を制御することにより、凹部１１２
の下に絶縁膜１０７を残存させることができる。

【０１１７】次に、図７（ｃ）に示すように、絶縁膜１
０７の上に第２の絶縁材料からなる低誘電率絶縁膜１０
６を凹部１１２が充填されるように形成した後、図８
（ａ）に示すように、低誘電率絶縁膜１０６における絶
縁膜１０７の上に形成されている部分を例えばＣＭＰに
より除去して、低誘電率絶縁膜１０６の表面と絶縁膜１
０７の表面とを面一にする。

【０１１８】次に、低誘電率絶縁膜１０６及び絶縁膜１
０７にそれぞれ配線溝を形成した後、低誘電率絶縁膜１
０６及び絶縁膜１０７の上に全面に亘って、銅又は銅合
金からなる金属膜を堆積し、その後、該金属膜における
低誘電率絶縁膜１０６及び絶縁膜１０７の上に形成され
ている部分を例えばＣＭＰにより除去して、図８（ｂ）
に示すように、低誘電率絶縁膜１０６の配線溝に信号配
線１０３を形成すると共に、絶縁膜１０７における配線
溝に電源配線１０１を形成する。

【０１１９】次に、図８（ｃ）に示すように、電源配線
１０１、信号配線１０３、低誘電率絶縁膜１０６及び絶
縁膜１０７の上に全面に亘って、銅の拡散を防止する拡
散防止層１０８を形成する。

【０１２０】（第２の実施形態）第２の実施形態に係る
半導体装置の第１実施例は、半導体基板上のパッド形成
領域における下層配線層と上層配線層との間に、絶縁材
料からなる層間絶縁膜が形成されていると共に、半導体
基板上における信号遅延を防止したい領域である信号遅
延防止領域の配線層に、該配線層の隣り合う配線同士の
間に空間部を有する線間絶縁膜が形成されている構造で
ある。

【０１２１】第２の実施形態に係る半導体装置の第２実
施例は、半導体基板上の電源配線領域における下層配線
層と上層配線層との間に、絶縁材料からなる層間絶縁膜
が形成されていると共に、半導体基板上における信号遅
延を防止したい領域である信号遅延防止領域の配線層
に、該配線層の隣り合う配線同士の間に空間部を有する
線間絶縁膜が形成されている構造である。

【０１２２】第２の実施形態においては、絶縁材料とし
ては、二酸化シリコン（ＳｉＯ₂）、フルオロシリケー
トグラス（ＦＳＧ）、ＳｉＯ_xＨ_yＣ_z（但し、０＜ｘ＜
１、０＜ｙ＜１、０＜ｚ＜２）、有機ポリマー、アモル
ファスカーボン又は多孔質材料が挙げられる。二酸化シ
リコンとしては、各種のＣＶＤ法により形成されるもの
を用いることができると共に、不純物が含まれないもの
又はボロンやリン等の不純物が含まれるものを用いるこ
とができる。また、有機ポリマーとしては、ポリアリル
エーテル（ＰＡＥ）若しくはベンゾシクロブタン（ＢＣ
Ｂ）等を用いることができる。

【０１２３】第２の実施形態においては、空間部を構成
する空気の比誘電率は、前述の絶縁材料のいずれの比誘
電率よりも低い。また、前述の絶縁材料は、空間部を構
成する空気に比べて、機械的強度が大きいと共に熱伝導
率は高い。

【０１２４】従って、第１の実施例においては、半導体
基板上のパッド形成領域においては、下層配線層と上層
配線層との間に空間部よりも機械的強度に優れた層間縁
絶縁膜が設けられている。また、半導体基板上の信号遅
延防止領域の線間絶縁膜は、配線層の隣り合う配線同士
の間に比誘電率が極めて低い空間部を有しているため、
線間絶縁膜の比誘電率は低くなる。

【０１２５】このため、パッド形成領域においては、機
械的強度が向上するため、実装工程において衝撃力を受
けても、機械的ストレスが低減すると共に、信号遅延防
止領域においては、線間絶縁膜の比誘電率が低くなるた
め、配線間の寄生容量が低減してＲＣ遅延時間が低減す
るので、第１の実施例に係る半導体装置の信頼性が向上
する。

【０１２６】また、第２の実施例においては、半導体基
板上の電源配線領域においては、下層配線層と上層配線
層との間に空間部よりも熱伝導性に優れた層間絶縁膜が
設けられている。また、半導体基板上の信号遅延防止領
域の線間絶縁膜は、配線層の隣り合う配線同士の間に比
誘電率が極めて低い空間部を有しているため、線間絶縁
膜の比誘電率は低くなる。

【０１２７】このため、電源配線領域においては、熱伝
導性が向上するため、電源配線から発生するジュール熱
は半導体基板に速やかに放出されるので、電源配線領域
は高温になり難いと共に、信号遅延防止領域において
は、線間絶縁膜の比誘電率が低くなるため、配線間の寄
生容量が低減してＲＣ遅延時間が低減するので、第１の
実施例に係る半導体装置の信頼性が向上する。

【０１２８】以下、第２の実施形態の第１及び第２の実
施例を具体化するレイアウト、つまり、機械的強度を向
上させたいパッド形成領域、放熱性を向上させたい電源
配線領域、及び配線間の寄生容量を低減したい信号遅延
防止領域のレイアウトについて説明する。

【０１２９】第２の実施形態の第１のレイアウトは、図
１（ａ）を参照しながら説明した第１の実施形態の第１
のレイアウトと同じであり、半導体チップの周縁部には
パッド形成領域１０が設けられていると共に、半導体チ
ップの中央部には、素子領域２０からなる信号遅延防止
領域が設けられている。

【０１３０】第２の実施形態の第２のレイアウトは、図
１（ｃ）を参照しながら説明した第１の実施形態の第２
のレイアウトと同じであり、半導体チップの周縁部には
パッド形成領域１０が設けられており、信号遅延防止領
域は、素子領域２０（図１（ａ）を参照）における、第
１のＬＯＧＩＣ回路ブロック２２、ＣＰＵブロック２
３、ＳＲＡＭブロック２４、Ｉ／Ｏブロック２５、ＤＲ
ＡＭブロック２６及び第２のＬＯＧＩＣブロック２７の
みであり、電源配線領域３０は、素子領域２０におけ
る、第１のＬＯＧＩＣ回路ブロック２２、ＣＰＵブロッ
ク２３、ＳＲＡＭブロック２４、Ｉ／Ｏブロック２５、
ＤＲＡＭブロック２６及び第２のＬＯＧＩＣブロック２
７を除く領域である。

【０１３１】第２の実施形態の第３のレイアウトは、図
２（ａ）を参照しながら説明した第１の実施形態の第３
のレイアウトと同じであり、半導体チップの周縁部には
パッド形成領域１０が設けられており、信号遅延防止領
域は、素子領域２０（図１（ａ）を参照）におけるＤＲ
ＡＭブロック２６のみであり、電源配線領域３０は、素
子領域２０における、第１のＬＯＧＩＣ回路ブロック２
２、ＣＰＵブロック２３、ＳＲＡＭブロック２４、Ｉ／
Ｏブロック２５、ＤＲＡＭブロック２６及び第２のＬＯ
ＧＩＣブロック２７を除く領域である。

【０１３２】尚、信号遅延防止領域としては、ＤＲＡＭ
ブロック２６に代えて、ＳＲＡＭブロック、ＲＯＭブロ
ック等の他のメモリセルブロックであってもよい。

【０１３３】第２の実施形態の第４のレイアウトは、図
２（ｂ）を参照しながら説明した第１の実施形態の第４
のレイアウトと同じであり、半導体チップの周縁部には
パッド形成領域１０が設けられており、信号遅延防止領
域は、素子領域２０（図１（ａ）を参照）におけるクリ
ティカルパス領域２８のみである。

【０１３４】以下、多層配線構造における各配線層おい
て、第２の実施形態の第１及び第２の実施例を具体化す
る断面構造について説明する。

【０１３５】第２の実施形態の第１の断面構造は、図３
における低誘電率絶縁膜が、配線層の隣り合う配線同士
の間に空間部を有する線間絶縁膜に相当し、第２の実施
形態の第２の断面構造は、図４における低誘電率絶縁膜
が、配線層の隣り合う配線同士の間に空間部を有する線
間絶縁膜に相当し、第２の実施形態の第３の断面構造
は、図５における低誘電率絶縁膜が、配線層の隣り合う
配線同士の間に空間部を有する線間絶縁膜に相当する。

【０１３６】図９（ａ）〜（ｃ）は、電源配線領域及び
信号遅延防止領域を有する第２の実施形態に係る半導体
装置における、前述の第１〜第３の断面構造とは異なる
部位の断面構造を示している。

【０１３７】図９（ａ）は、銅又は銅合金よりなる信号
配線１０３が形成されている信号遅延防止領域には全面
に亘って空間部１１３が形成されていると共に、銅又は
銅合金よりなる電源配線１０１が形成されている電源配
線領域には前述の絶縁材料からなる絶縁膜１０７が全面
に亘って形成された半導体装置の断面構造を示してい
る。尚、電源配線１０１、信号配線１０３、空間部１１
３及び絶縁膜１０７の上には銅の拡散を防止する拡散防
止層１０８が形成されている。

【０１３８】図９（ｂ）は、銅又は銅合金よりなる信号
配線１０３の下側領域及び信号配線１０３間の領域には
空間部１１３が形成されていると共に、銅又は銅合金よ
りなる電源配線１０１が形成されている電源配線領域及
び空間部１２３の下側領域には前述の絶縁材料からなる
絶縁膜１０７が全面に亘って形成された半導体装置の断
面構造を示している。尚、電源配線１０１、信号配線１
０３、空間部１１３及び絶縁膜１０７の上には銅の拡散
を防止する拡散防止層１０８が形成されている。

【０１３９】図９（ｃ）は、銅又は銅合金よりなる信号
配線１０３同士の間には空間部１１３が形成されている
と共に、銅又は銅合金よりなる電源配線１０１同士の間
には前述の絶縁材料からなる絶縁膜１０７が形成された
半導体装置の断面構造を示している。電源配線１０１、
信号配線１０３、空間部１１３及び絶縁膜１０７の上に
は銅の拡散を防止する拡散防止層１０８が形成されてい
ると共に、電源配線１０１、信号配線１０３、空間部１
１３及び絶縁膜１０７の下にはエッチングストッパー層
１１１が形成されている。

【０１４０】以下、図９（ｂ）において断面構造を示し
た第１の実施形態に係る半導体装置の製造方法につい
て、図１０（ａ）、（ｂ）を参照しながら説明する。

【０１４１】まず、図６（ｂ）において断面構造を示し
た半導体装置の製造方法と同様の工程により、図８
（ｃ）に示すように、電源配線１０１、信号配線１０
３、低誘電率絶縁膜１０６及び絶縁膜１０７の上に全面
に亘って、銅の拡散を防止する拡散防止層１０８を形成
した後、図１０（ａ）に示すように、拡散防止層１０８
における低誘電率絶縁膜１０６の上に形成されている部
分に適当な大きさの開口部１０８ａを形成する。

【０１４２】次に、低誘電率絶縁膜１０６に対して開口
部１０８からエッチングガスを供給して低誘電率絶縁膜
１０６を除去すると、図１０（ｂ）に示すように、低誘
電率絶縁膜１０６が除去された跡に空間部１１３が形成
される。尚、低誘電率絶縁膜１０６が有機成分を主成分
とする場合には、酸素プラズマにより除去することがで
きる。

【０１４３】尚、空間部１１３は低誘電率絶縁膜１０６
が形成されていた部分にのみ形成されるので、低誘電率
絶縁膜１０６を選択的に形成することにより、空間部１
１３を選択的に形成することができる。

【０１４４】

【発明の効果】本発明に係る第１の半導体装置による
と、パッド形成領域においては、実装工程において衝撃
力を受けたときの機械的ストレスを低減できると共に、
信号遅延防止領域においては、配線間の寄生容量を低減
してＲＣ遅延時間を低減できるので、半導体装置の信頼
性を大きく向上することができる。

【０１４５】本発明に係る第２の半導体装置によると、
電源配線領域においては、電源配線から発生するジュー
ル熱を半導体基板に速やかに放出できるので、電源配線
領域は高温になり難いと共に、信号遅延防止領域におい
ては、配線間の寄生容量を低減してＲＣ遅延時間を低減
できるので、半導体装置の信頼性を大きく向上すること
ができる。

【０１４６】本発明に係る第３の半導体装置によると、
実装工程において衝撃力を受けたときの機械的ストレス
を低減できると共に、信号遅延防止領域においては、配
線間の寄生容量を低減してＲＣ遅延時間を低減できるの
で、半導体装置の信頼性を大きく向上することができ
る。

【０１４７】本発明に係る第４の半導体装置によると、
電源配線領域においては、電源配線から発生するジュー
ル熱を半導体基板に速やかに放出できるので、電源配線
領域は高温になり難いと共に、信号遅延防止領域におい
ては、配線間の寄生容量を低減してＲＣ遅延時間を低減
できるので、半導体装置の信頼性を大きく向上すること
ができる。

【図面の簡単な説明】

【図１】（ａ）は、半導体基板上におけるパッド形成領
域及び信号遅延防止領域の平面的な第１のレイアウトを
示す平面図であり、（ｂ）はパッド形成領域の構成要素
を示す回路図であり、（ｃ）は半導体基板上におけるパ
ッド形成領域、電源配線領域及び信号遅延防止領域の平
面的な第２のレイアウトを示す平面図である。

【図２】（ａ）は半導体基板上におけるパッド形成領
域、電源配線領域及び信号遅延防止領域の平面的な第３
のレイアウトを示す平面図であり、（ｂ）は半導体基板
上におけるパッド形成領域、電源配線領域及び信号遅延
防止領域の平面的な第４のレイアウトを示す平面図であ
る。

【図３】パッド形成領域、電源配線領域及び信号遅延防
止領域を有する半導体装置の第１の断面構造を示す断面
図である。

【図４】パッド形成領域、電源配線領域及び信号遅延防
止領域を有する半導体装置の第２の断面構造を示す断面
図である。

【図５】パッド形成領域、電源配線領域及び信号遅延防
止領域を有する半導体装置の第３の断面構造を示す断面
図である。

【図６】（ａ）〜（ｃ）は、電源配線領域及び信号遅延
防止領域を有する第１の実施形態に係る半導体装置にお
ける、第１〜第３の断面構造とは異なる部位の断面構造
を示す断面図である。

【図７】（ａ）〜（ｃ）は、図６（ｂ）において断面構
造を示した半導体装置の製造方法の各工程を示す断面図
である。

【図８】（ａ）〜（ｃ）は、図６（ｂ）において断面構
造を示した半導体装置の製造方法の各工程を示す断面図
である。

【図９】（ａ）〜（ｃ）は、電源配線領域及び信号遅延
防止領域を有する第２の実施形態に係る半導体装置にお
ける、第１〜第３の断面構造とは異なる部位の断面構造
を示す断面図である。

【図１０】（ａ）、（ｂ）は、図９（ｂ）において断面
構造を示した半導体装置の製造方法の各工程を示す断面
図である。

【符号の説明】

１０パッド形成領域１１ボンディングパッド１２保護回路２０素子領域２１回路素子２２第１のＬＯＧＩＣ回路ブロック２３ＣＰＵブロック２４ＳＲＡＭブロック２５Ｉ／Ｏブロック２６ＤＲＡＭブロック２７第２のＬＯＧＩＣブロック２８クリティカルパス領域３０電源配線領域１００半導体基板１０１Ａ第１の電源配線１０１Ｂ第２の電源配線１０１Ｃ第３の電源配線１０１Ｄ第４の電源配線１０１Ｅ第５の電源配線１０１Ｆ第６の電源配線１０２ボンディングパッド１０３Ａ第１の信号配線１０３Ｂ第２の信号配線１０３Ｃ第３の信号配線１０３Ｄ第４の信号配線１０４Ａ第１のクリティカル配線１０４Ｂ第２のクリティカル配線１０５ＤＲＡＭブロック１０５Ａビット線１０５Ｂワード線１０６Ａ第１の低誘電率絶縁膜１０６Ｂ第２の低誘電率絶縁膜１０６Ｃ第３の低誘電率絶縁膜１０７Ａ第１の絶縁膜１０７Ｂ第２の絶縁膜１０７Ｃ第３の絶縁膜１０７Ｄ第４の絶縁膜１０７Ｅ第５の絶縁膜１０７Ｆ第６の絶縁膜１０８拡散防止層１０９ヴィア１１０保護絶縁膜１１１エッチングストッパ層１１２凹部１１３空間部

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F033 HH11 HH12 JJ11 JJ12 KK11 KK12 MM01 QQ08 QQ09 QQ12 QQ25 QQ48 QQ60 QQ65 RR01 RR04 RR06 RR09 RR11 RR21 RR23 SS04 SS11 UU02 UU05 XX19 XX22 XX24 5F038 CA16 CD02 CD06 CD09 EZ04 EZ20

Claims

【特許請求の範囲】

【請求項１】半導体基板上のパッド形成領域における
下層配線層と上層配線層との間に形成された第１の絶縁
材料からなる層間絶縁膜と、前記半導体基板上における信号遅延防止領域の配線層に
形成され、前記配線層の隣り合う配線同士の間に第２の
絶縁材料が介在している線間絶縁膜とを備え、前記第１の絶縁材料は前記第２の絶縁材料よりも機械的
強度が大きく、前記第２の絶縁材料は前記第１の絶縁材料よりも比誘電
率が低いことを特徴とする半導体装置。
【請求項２】半導体基板上の電源配線領域における下
層配線層と上層配線層との間に形成された第１の絶縁材
料からなる層間絶縁膜と、前記半導体基板上における信号遅延防止領域の配線層に
形成され、前記配線層の隣り合う配線同士の間に第２の
絶縁材料が介在している線間絶縁膜とを備え、前記第１の絶縁材料は前記第２の絶縁材料よりも熱伝導
率が高く、前記第２の絶縁材料は前記第１の絶縁材料よりも比誘電
率が低いことを特徴とする半導体装置。
【請求項３】前記パッド形成領域における前記上層配
線層又は前記下層配線層のいずれかの層の隣り合う配線
同士の間には前記第１の絶縁材料が介在していることを
特徴とする請求項１に記載の半導体装置。
【請求項４】前記電源配線領域における前記上層配線
層又は前記下層配線層のいずれかの層の隣り合う配線同
士の間には前記第１の絶縁材料が介在していることを特
徴とする請求項２に記載の半導体装置。
【請求項５】前記信号防止遅延領域における前記配線
層の上層又は下層の層間絶縁膜は前記第２の絶縁材料か
らなることを特徴とする請求項１又は２に記載の半導体
装置。
【請求項６】前記第１の絶縁材料は、二酸化シリコ
ン、フルオロシリケートグラス又はＳｉＯ_xＨ_yＣ_z（但
し、０＜ｘ＜１、０＜ｙ＜１、０＜ｚ＜２）であり、前記第２の絶縁材料は、有機ポリマー、アモルファスカ
ーボン又は多孔質材料であることを特徴とする請求項１
又は２に記載の半導体装置。
【請求項７】前記第１の絶縁材料は、二酸化シリコン
又はフルオロシリケートグラスであり、前記第２の絶縁材料は、ＳｉＯ_xＨ_yＣ_z（但し０＜ｘ＜
１、０＜ｙ＜１、０＜ｚ＜２）であることを特徴とする
請求項１又は２に記載の半導体装置。
【請求項８】半導体基板上のパッド形成領域における
下層配線層と上層配線層との間に形成された絶縁材料か
らなる層間絶縁膜と、前記半導体基板上における信号遅延防止領域の配線層に
形成され、前記配線層の隣り合う配線同士の間に空間部
を有する線間絶縁膜とを備えていることを特徴とする半
導体装置。
【請求項９】半導体基板上の電源配線領域における下
層配線層と上層配線層との間に形成された絶縁材料から
なる層間絶縁膜と、前記半導体基板上における信号遅延防止領域の配線層に
形成され、前記配線層の隣り合う配線同士の間に空間部
を有する線間絶縁膜とを備えていることを特徴とする半
導体装置。
【請求項１０】前記パッド形成領域における前記上層
配線層又は前記下層配線層のいずれかの層の隣り合う配
線同士の間には前記絶縁材料が介在していることを特徴
とする請求項８に記載の半導体装置。
【請求項１１】前記電源配線領域における前記上層配
線層又は前記下層配線層のいずれかの層の隣り合う配線
同士の間には前記絶縁材料が介在していることを特徴と
する請求項９に記載の半導体装置。
【請求項１２】前記信号防止遅延領域における前記配
線層の上層又は下層のいずれかの層間絶縁膜は、前記絶
縁材料よりも比誘電率が低い材料からなることを特徴と
する請求項８又は９に記載の半導体装置。
【請求項１３】前記信号遅延防止領域は、前記半導体
基板上における前記パッド形成領域以外の領域であるこ
とを特徴とする請求項１又は８に記載の半導体装置。
【請求項１４】前記信号遅延防止領域は、前記半導体
基板上における前記電源配線領域以外の領域であること
を特徴とする請求項２又は９に記載の半導体装置。
【請求項１５】前記信号遅延防止領域は、機能ブロッ
ク領域であることを特徴とする請求項１、２、８又は９
に記載の半導体装置。
【請求項１６】前記信号遅延防止領域は、メモリブロ
ック領域であることを特徴とする請求項１、２、８又は
９に記載の半導体装置。
【請求項１７】前記信号遅延防止領域は、クリティカ
ルパス領域であることを特徴とする請求項１、２、８又
は９に記載の半導体装置。