KR20110110575A - 강화된 복합 절연막을 포함하는 반도체 칩 구조 및 그 제조 방법 - Google Patents

강화된 복합 절연막을 포함하는 반도체 칩 구조 및 그 제조 방법 Download PDF

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Abstract

본 발명의 실시예들은 강화된 복합 절연막을 포함하는 반도체 칩 구조 및 그 제조 방법에 관한 것이다. 본 발명의 일 실시예에 따른 반도체 칩 구조는 기판과 패시베이션막 사이에 복수의 회로 층을 구현하는 회로 부재들 및 저유전율을 갖는 제 1 절연막 및 제 1 절연막보다 기계적으로 강화된 제 2 절연막을 갖고, 회로 부재들 사이에 배치되는 복합 절연막을 포함한다. 상기 제 2 절연막은 상기 제 1 절연막에 인접하여 상기 제 1 절연막과 동일한 레벨에서 상기 반도체 칩 구조 내에 기계적 강화 영역을 한정하도록 선택적으로 배치된다.

Description

강화된 복합 절연막을 포함하는 반도체 칩 구조 및 그 제조 방법{Semiconductor chip structure having a complex reinforced insulator and method of fabricating the same}
본 발명은 반도체 칩 구조 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 강화된 복합 절연막을 포함하는 반도체 칩 구조 및 그 제조 방법에 관한 것이다.
반도체 소자의 제조를 위하여, 기판 상에 복수의 다양한 절연층, 반도체층 및 도전층이 형성된다. 최근 집적 회로의 디자인 룰이 더욱 협소화되면서, 더욱 좁아진 배선들 사이에서 발생하는 용량성 결합이 저전력 및 고속 집적 회로의 구현에 중요한 장해 요인이 되고 있다. 이러한 배선들 사이의 용량성 결합을 감소시키기 위하여, 예를 들면, 배선간 절연체로서 일반적으로 사용되는 유전체 재료인 SiO2 막 (k > 3.6) 또는 SiNx 막 (k > 5)을 저유전율(low-k) 절연체로 대체하는 기술이 광범위하게 연구되고 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, low-k 유전체를 사용하는 반도체 소자의 기계적 특성을 강화시켜, 웨이퍼 레벨과 칩 레벨에서 수행되는 공정 중에 발생할 수 있는 기계적 및 열적 스트레스에 대해 내성이 큰 반도체 칩 구조를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 전술한 이점을 갖는 반도체 칩 구조의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 칩 구조는 기판과 패시베이션막 사이에 복수의 회로 층을 구현하는 회로 부재들 및 저유전율을 갖는 제 1 절연막 및 상기 제 1 절연막보다 기계적으로 강화된 제 2 절연막을 갖고, 상기 회로 부재들 사이에 배치되는 복합 절연막을 포함한다.
상기 제 2 절연막은 상기 제 1 절연막에 인접하여 상기 제 1 절연막과 동일한 레벨에서 상기 반도체 칩 구조 내에 기계적 강화 영역을 한정하도록 선택적으로 배치될 수 있다. 일부 실시예에서, 상기 제 1 절연막은 상기 기계적 강화 영역을 한정하는 리세스부 또는 관통부를 포함하고, 상기 제 2 절연막은 상기 리세스부 또는 상기 관통부에 매립될 수 있다. 다른 실시예에서, 상기 제 2 절연막은 상기 제 1 절연막의 상기 기계적 강화 영역을 한정하는 소정 영역으로부터 유도될 수도 있다.
상기 제 1 절연막은 C, H 및 F 중 어느 하나 또는 이들의 조합을 포함하는 실리콘 산화물계 절연막이며, 상기 제 2 절연막의 산소 농도는 상기 제 1 절연막의 산소 농도보다 더 클 수 있다. 일부 실시예에서, 상기 제 1 절연막은 C, H 및 F 중 어느 하나 또는 이들의 조합을 포함하는 실리콘 산화물계 절연막이며, 상기 제 2 절연막의 실리콘 농도는 상기 제 1 절연막의 실리콘 농도보다 더 클 수 있다.
일부 실시예에서, 상기 제 1 절연막은 SiOCH 막을 포함할 수 있다. 상기 제 2 절연막은 가유성 화학기상증착막일 수 있다.
일부 실시예에서, 상기 회로 부재들은 도전성 퓨즈를 포함하며, 상기 제 2 절연막은 상기 도전성 퓨즈의 하부에 배치될 수 있다. 이 경우, 상기 회로 부재들은 도전성 라인들을 더 포함하며, 상기 제 1 절연막은 상기 도전성 라인들의 하부에 배치될 수 있다. 상기 도전성 퓨즈는 상기 제 2 절연막의 트랜치 내에 매립된 구리 또는 구리 합금 다마신 구조를 가질 수 있다. 이 경우, 상기 회로 부재들은 상기 제 1 절연막의 트랜치 내에 매립된 구리 또는 구리 합금 다마신 구조를 가질 수 있다.
일부 실시예에서, 상기 회로 부재들은 외부 회로와 전기적 접속을 위한 도전성 패드들을 포함하며, 상기 제 2 절연막은 상기 도전성 패드들의 하부에 배치될 수 있다. 다른 실시예로서, 상기 제 2 절연막은 스크라이브 라인에 의해 정의되는 상기 반도체 칩 구조의 가장자리에 배치될 수도 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 칩 구조는, 기판과 패시베이션막 사이에 복수의 회로 층을 구현하는 회로 부재들 및 저유전율을 갖는 제 1 절연막 및 상기 제 1 절연막보다 기계적으로 강화된 제 2 절연막을 갖고, 상기 회로 부재들 사이에 배치되는 복합 절연막을 포함하며, 상기 제 1 절연막은 C, H 및 F 중 어느 하나 또는 이들의 조합을 포함하는 실리콘 산화물계 절연막이고, 상기 제 2 절연막의 실리콘 농도가 상기 제 1 절연막의 실리콘 농도보다 더 크다.
일부 실시예에서, 상기 회로 부재들은 도전성 라인들을 포함하며, 상기 도전성 라인들은 상기 제 1 절연막 내에 매립되는 다마신 구조를 가질 수 있다. 또한, 상기 반도체 칩 구조는 상기 복합 절연막의 상부 또는 하부에 배치되는 버퍼 막을 더 포함할 수 있다.
일부 실시예에서, 상기 제 1 절연막은 SiOCH 막을 포함할 수 있다. 또한, 상기 제 2 절연막은 가유성 화학기상증착 막을 포함할 수 있다. 상기 버퍼 막은 SiN 막 및 SiCN 막 중 어느 하나 또는 이들의 조합을 포함한다.
일부 실시예에서, 상기 회로 부재들은 도전성 퓨즈들을 포함하며, 상기 제 2 절연막은 상기 도전성 퓨즈들의 하부에 배치될 수 있다. 또한, 상기 회로 부재들은 외부 회로와 전기적 접속을 위한 도전성 패드들을 포함하며, 상기 제 2 절연막은 상기 도전성 패드들의 하부에 배치될 수 있다. 또한, 상기 제 2 절연막은 스크라이브 라인에 의해 정의되는 상기 반도체 칩 구조의 가장자리에 배치될 수도 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 칩 구조의 제조 방법은, 각각 회로 부재들을 포함하는 복수의 회로 층 및 상기 복수의 회로 층들 중 적어도 2개의 회로층들 사이에 배치된 저유전율을 갖는 제 1 절연막 및 상기 제 1 절연막보다 기계적으로 강화된 제 2 절연막을 갖는 복합 절연막을 포함한다. 상기 반도체 칩 구조의 제조 방법은, 상기 제 1 절연막에 인접하여, 상기 반도체 칩 구조 내에 기계적 강화 영역을 한정하도록 선택적으로 배치되는 상기 제 2 절연막을 형성하는 단계를 포함한다.
일부 실시예에서, 상기 제 2 절연막을 형성하는 단계는, 저유전율을 갖는 제 1 절연층을 형성하는 단계, 상기 제 1 절연층에 상기 기계적 강화 영역을 한정하는 리세스부 또는 관통부를 형성하는 단계, 상기 리세스부 또는 관통부를 매립하도록, 상기 제 1 절연층 상에 상기 제 1 절연층보다 기계적으로 강화된 제 2 절연층을 형성하는 단계, 및 상기 제 1 절연층의 표면이 노출되도록 상기 제 2 절연층을 평탄화하여, 상기 제 1 절연막 및 상기 제 2 절연막을 한정하는 단계를 포함한다.
상기 제 2 절연층을 형성하는 단계는, 가유성 화학기상증착(flowable chemical vapor deposition; FCVD)에 의해 수행된다. 상기 제 2 절연층을 형성하는 단계는, 열적 화학기상증착(thermal CVD), 플라즈마 강화 화학기상증착, 또는 스핀온글래스(SOG) 공정에 의해 수행될 수도 있다.
상기 제 2 절연막을 형성하는 단계는, 저유전율을 갖는 제 1 절연층을 형성하는 단계; 및 상기 제 1 절연막 및 상기 제 2 절연막을 한정하도록, 상기 제 1 절연층의 상기 기계적 강화 영역이 될 소정 영역의 미세 구조를 선택적으로 변경하는 단계를 포함한다.
상기 소정 영역의 미세 구조를 선택적으로 변경하는 단계는, 상기 제 1 절연층 상에 상기 소정 영역을 노출시키는 마스크막을 형성하는 단계; 및 상기 제 1 절연층의 노출된 상기 소정 영역에 산소 이온 주입 또는 산소 애싱 공정을 수행하는 단계를 포함할 수 있다.
일부 실시예에서는, 상기 산소 이온 주입 또는 산소 애싱 공정을 수행하는 단계 이후에, 상기 소정 영역에 실리콘 이온 주입 공정 또는 3족 및 5족 원소의 이온 주입 공정을 추가적으로 수행할 수도 있다. 또한, 상기 산소 이온 주입 또는 산소 애싱 공정을 수행하는 단계 이후에, 열적 또는 UV 어닐링 공정을 더 수행할 수도 있다.
일부 실시예에서, 상기 제 1 절연막은 C, H 및 F 중 어느 하나 또는 이들의 조합을 포함하는 실리콘 산화물계 절연막이며, 상기 제 2 절연막의 산소 농도는 상기 제 1 절연막의 산소 농도보다 더 크다.
일부 실시예에서, 상기 제 1 절연막은 C, H 및 F 중 어느 하나 또는 이들의 조합을 포함하는 실리콘 산화물계 절연막이며, 상기 제 2 절연막의 실리콘 농도는 상기 제 1 절연막의 실리콘 농도보다 더 클 수 있다. 상기 실리콘계 산화물계 절연막은 SiOCH 막을 포함할 수 있다.
상기 복수의 회로층들 중 제 1 회로층은 도전성 퓨즈들을 포함하며, 상기 복합 절연막을 형성하는 단계 이후에, 상기 제 2 절연막 상에 상기 도전성 퓨즈들을 형성하는 단계가 더 수행될 수 있다. 상기 도전성 퓨즈들은 상기 제 2 절연막 내에 매립된 다마신 구조를 가질 수 있다. 상기 제 1 회로층은 다마신 구조를 갖는 도전성 라인들을 더 포함하며, 상기 도전성 퓨즈들을 형성하는 단계와 동시에, 제 1 절연막 상에 매립되는 상기 도전성 라인들을 형성하는 단계를 더 포함할 수 있다.
상기 복수의 회로층들 중 제 1 회로층은 외부 회로와 전기적 접속을 위한 도전성 패드들을 포함하며, 상기 제 2 절연막 상에 상기 도전성 패드들을 형성하는 단계가 더 수행될 수 있다.
또한, 상기 반도체 칩 구조의 제조 방법은 상기 제 2 절연막 상에 정의된 스크라이브 라인을 따라 개별화하는 단계가 수행될 수 있다.
본 발명의 일 실시예에 따른 반도체 칩 구조는 low-k 절연막을 사용하는 절연층의 일부 영역에 기계적으로 강화된 절연막을 배치하여, 웨이퍼 레벨과 칩 레벨에서 수행되는 공정 중에 발생할 수 있는 기계적 및 열적 스트레스에 대한 내성을 증가시켜, 반도체 소자의 제조 수율을 개선할 수 있다.
또한, 본 발명의 다른 실시예에 따른 반도체 칩 구조의 제조 방법은 전술한 이점을 갖는 반도체 칩 구조를 얻기 위한 실리콘 기반의 반도체 제조 공정에 부합하는 반도체 칩 구조의 제조 방법을 제공한다.
도 1은 본 발명의 일 실시예에 따른 반도체 칩 구조를 도시하는 단면도이다.
도 2a는 본 발명의 실시예에 따라 기계적으로 강화된 절연막의 트랜치 내에 도전성 퓨즈들을 형성한 후 리페어 공정을 수행한 결과를 나타내는 상측부 사진이다.
도 2b는 비교예로서 저유전율 막인 SiOCH 막(DLr)의 트랜치 내에 도전성 퓨즈들을 형성한 후 리페어 공정을 수행한 결과를 나타내는 상측부 사진이다.
도 3은 본 발명의 일 실시예에 따른 반도체 칩 구조를 도시하는 단면도이다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 칩 구조의 복합 절연막의 제조 방법을 공정 순서에 따라 도시하는 단면도이다.
도 5는 저유전율막인 SiOCH 막 대비 전술한 증착법에 의해 형성된 FCVD 막, SiOF 막, TEOS 막 및 HDP 산화막의 유전율과 탄성 계수의 크기를 도시하는 그래프이다.
도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 반도체 칩 구조의 복합 절연막 구조의 층간 절연막의 제조 방법을 공정 순서에 따라 도시하는 단면도이다.
도 7a 내지 도 7d는 도 6a 내지 도 6e을 참조하여 전술한 실시예들에 따른 제조된 막의 미세 구조를 정성적 이해를 위하여 공정 순서 별로 설명한 모델을 나타내는 도면이다.
도 8a는 산소 이온 주입과 어닐링에 따른 절연막의 탄성 계수 및 경도의 변화를 나타내는 그래프이다.
도 8b는 추가적으로 실리콘 이온 주입을 한 경우의 절연막의 탄성 계수 및 경도의 변화를 나타내는 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 칩 구조(100)를 도시하는 단면도이다.
도 1을 참조하면, 반도체 칩 구조(100)는 기판(10)과 패시베이션막(20) 사이에 기판(10)의 주면에 대하여 수직 방향(Y)으로 적층된 다층 구조를 갖는 복수의 회로 층들(CL1, CL2, CL3, CL4, CL5)을 포함한다. 기판(10)은, 예를 들면, 실리콘 기판일 수 있다. 그러나, 이는 예시적일 뿐, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 기판(10)은 실리콘 기판의 전하 이동도를 개선하거나 기판의 벌크 효과를 감소시키기 위한 실리콘-온-절연체 기판, 스트레인드 실리콘 기판, 실리콘 게르마늄 합금, 게르마늄 기판 및 이들이 조합된 기판, 예를 들면, 스트레인드 실리콘 온 절연체 기판일 수도 있다. 또는, 기판(10)은, GaAs와 같은 적합한 Ⅲ-Ⅴ족 화합물 기판일 수도 있다. 반도체 칩 구조(100)의 최상부 표면을 보호하기 위한 패시베이션막(20)은 실리콘 산화막 및 실리콘 질화막과 같은 무기 박막 또는 폴리이미드와 같은 유기 박막을 포함할 수 있다.
복수의 회로 층들(CL1, CL2, CL3, CL4 및 CL5)은 각각 이들 회로 층들을 구현하는 회로 부재들을 포함한다. 상기 회로 부재들은 마이크로프로세서, 로직 소자, 디지털 신호 처리 소자 및 메모리 소자 또는 이들의 복합 기능을 구현하기 위한 회로 부품들일 수 있다. 예를 들면, 상기 회로 부재들은 트랜지스터와 같은 액세스 소자(TR), 정보 저장을 위한 용량성 부품 또는 1 이상의 저항값을 갖는 저항 부품과 같은 수동 소자(PC)일 수 있으며, 본 발명이 이에 제한되는 것은 아니다.
또는, 상기 회로 부재들은 서로 다른 회로 층들에 속하는 회로 부재를 전기적으로 연결하기 위한 콘택 플러그(또는, 비아라고도 함, CP), 동일한 회로 층들에 속하는 회로 부재를 서로 전기적으로 연결하기 위한 버스 라인들, 비트 라인들, 워드 라인들 및 로직 배선 라인과 같은 도전성 라인들(CI1, CI2), 그리고 소정 회로 부재의 불량에 대비하여 리던던시 셀을 활성화시키거나 원하는 기능을 구현하기 위해 회로들의 구성을 변경하기 위한 도전성 퓨즈들(CF)일 수 있다.
상기 열거된 회로 부재들은 예시적이며, 본 발명이 이에 의해 제한되는 것은 아니다. 예를 들면, 상기 회로 부재들은 정보 저장을 위한 자성 부품 또는 외부 회로와의 연결을 위한 패드 패턴들(이에 대하여는 후술함)을 포함할 수도 있다.
예시된 회로 부재들은 하나 이상의 절연 구조에 의해 전기적으로 절연될 수 있다. 상기 절연 구조는, 예를 들면, 복수의 회로 층들 중, 예를 들면, 2 개의 층들, 예를 들면, 회로 층(CL1)에 속하는 회로 부재들(TR, PC)과 회로 층(CL3)에 속하는 도전성 라인들(CI1)을 전기적으로 절연시키기 위한 층간 절연막(DL1)일 수 있다. 또한, 상기 절연 구조는 다른 층간 절연막, 예를 들면, 회로 층(CL5)과 회로 층(CL3)에 각각 속하는 도전성 라인들(CI1, CI2)을 전기적으로 절연시키기 위한 층간 절연막(DL3)일 수도 있다.
상기 절연 구조는, 어느 하나의 회로 층에 속하는 회로 부재들, 예를 들면, 회로 층(CL3)의 도전성 라인들(CI1)을 서로 전기적으로 절연시키기 위해 도전성 라인들(CI1) 사이에 배치되는 층간 절연막(DL2)일 수도 있다. 또한, 상기 절연 구조는, 도전성 라인들(CI2) 및 도전성 퓨즈들(CF)의 상부에서 이들을 피복하기 위한 층간 절연막(DL4)을 더 포함할 수도 있다.
이들 층간 절연막들 중 일부는, 층간 절연막(DL1)과 같이, 하부의 회로 부재들(TR, PC)과 상부의 도전성 라인들(CI)의 전기적 연결을 위한 콘택 플러그(CP)를 형성하기 위해, 하부의 회로 부재들(TR, PC)을 노출시키는 비아 홀(VH)을 포함할 수 있다. 또한, 이들 층간 절연막들은, 층간 절연막(DL3)과 같이, 다마신 구조의 배선 패턴들, 예를 들어 도전성 라인들(CI2) 및 도전성 퓨즈들(CF)을 매립하기 위한 트랜치(TC)를 포함할 수도 있다.
또한, 이들 층간 절연막들은, 층간 절연막(DL4)과 같이, 후술하는 리페어 공정을 위해 도전성 퓨즈들(CF)을 노출시키기 위한 하나 이상의 퓨즈 윈도우(FW)를 포함할 수도 있다. 이와 같이, 층간 절연막들은 회로 부재들의 배치를 위하여 증착 이후에, 비아 홀(VH), 트렌치(TC) 또는 퓨즈 윈도우(FW)를 형성하기 위한 적절한 가공 공정을 겪을 수 있다.
도 1에 도시된 실시예에서, 기판 상에 형성된 5 개의 회로 층들과 이들 사이에 배치되는 4 개의 절연 구조가 개시되어 있으나, 본 발명의 당업자라면, 회로 층들이 6 이상일 수 있으며, 층간 절연막의 상부 표면은 기판 전체에 걸쳐 평탄하거나, 회로 부재들의 높이 및 패턴 밀도 차이로 인하여 표면 상에 단차를 가질 수 있음을 알 수 있을 것이다.
상기 층간 절연막들 중 일부, 예를 들면, 층간 절연막(DL3)은 필요에 따라 저유전율을 갖는 제 1 절연막(DL3a)과 제 1 절연막(DL3a)보다 기계적으로 강화된 제 2 절연막(DL3b)을 갖는 복합 절연막일 수 있다. 상기 복합 절연막에서, 제 1 절연막(DL3a)과 제 2 절연막(DL3b)은 서로 인접하여 동일한 레벨에 배치된다.
제 1 절연막(DL3a)은 표준적으로 사용되는 유전체 재료인 SiO2 막 (k > 3.6)보다 작은 유전율을 갖는 저유전율(low-k) 절연막을 포함할 수 있다. 상기 저유전율 절연막은, C, H 및 F 중 어느 하나 또는 이들의 조합을 포함하는 실리콘계 절연막, 다공성 실리콘 산화막 또는 폴리머 절연막일 수 있다. 바람직하게는, 상기 저유전율 절연막은 C, H 및 F 중 어느 하나 또는 이들의 조합을 포함하는 상기 실리콘계 절연막일 수 있다.
더욱 바람직하게는, 상기 저유전율 절연막은 SiOCH 막일 수 있다. 상기 SiOCH 막은 3 이하의 작은 유전율을 가질 뿐만 아니라, 절연막 내 미세 조직의 변화를 용이하게 제어하여, 기계적 특성을 개선할 수 있는 이점이 있다. 이러한 이점은 후술하는 반도체 칩 구조의 제조 공정으로부터 명확하게 이해될 것이다.
반도체 칩 구조(100) 내에서, 저유전율을 갖는 제 1 절연막(DL3a)은 회로 부재들 사이의 감소된 거리에 의한 용량성 결합을 감소시켜 신호 전달의 지연을 개선할 수 있기 때문에, 반도체 소자의 고속 동작이 요구되는 영역(도 1의 고속 동작 영역), 예를 들면, 버스 라인들, 비트 라인들, 워드 라인들 및 로직 배선 라인들과 같이 고속의 신호 전송이 요구되는 도전성 라인들(CL2)이 배치되는 영역에 적용될 수 있다.
제 2 절연막(DL3b)은 제 1 절연막(DL3a)보다 기계적으로 강화된, 즉, 경도(hardness) 및/또는 탄성 계수(elastic modulus)가 높은 절연막이다. 제 2 절연막(DL3b)은 SiO2, SiON, 또는 SiN 막을 포함할 수 있다. 제 2 절연막(DL3b)은 반도체 소자의 제조 공정에서 기계적 및/또는 열적 스트레스가 집중되는 영역에 선택적으로 배치될 수 있다. 즉, 제 2 절연막(DL3b)은 반도체 칩 구조(100) 내에 기계적 강도가 요구되는 영역(도 1의 기계적 강화 영역)에 적용될 수 있다. 예를 들면, 제 2 절연막(DL3b)는 기계적 특성이 약한 제 1 절연막이 적용된다면, 제조 공정 동안 균열, 파괴 또는 인접층과의 박리와 같은 불량이 발생하는 영역, 후속 배선 구조(Back end of line; BEOL)에 적용될 수 있다. 이러한 기계적 강화 영역은 웨이퍼 레벨에서 또는 칩 레벨에서 요구될 수 있다.
도 1에서, 기계적 강도가 요구되는 영역은 도전성 퓨즈들(CF)이 형성되는 영역일 수 있으며, 상기 기계적 강도가 요구되는 영역에 제 2 절연막(DL3b)이 선택적으로 배치되어, 기계적 강화 영역을 한정할 수 있다. 도전성 퓨즈들(CF)은 기계적 강화 영역인 제 2 절연막(DL3b) 상에 형성된다.
일부 실시예에서, 도전성 퓨즈들(CF)은, 도 1에 도시된 바와 같이, 제 2 절연막(DL3b)의 트랜치(TC) 내에 매립된 다마신 구조를 가질 수도 있다. 마찬가지로, 제 1 절연막(DL3a) 상의 도전성 라인들(CI2)도 다마신 구조를 갖도록 형성할 수 있다. 이 경우, 제 2 절연막(DL3b) 상의 도전성 퓨즈들(CF)과 제 1 절연막(DL3a) 상의 도전성 라인들(CI2)을 동시에 형성하게 되어, 도전성 퓨즈들(CF)을 형성하는 공정이 단순화될 수 있다. 도시하지는 아니 하였으나, 하부의 도전성 라인들(CL1)도 다마신 구조로 형성될 수 있다. 이 경우, 하부 도전성 라인들(CL1)은 층간 절연막(DL2) 내에 형성된 트랜치에 매립될 수 있다.
전술한 다마신 구조의 도전성 라인들(CI2)과 도전성 퓨즈들(CF)은 구리 또는 구리 합금을 포함할 수 있다. 당해 기술 분야에 잘 알려진 바와 같이, 구리 또는 구리 합금의 다마신 구조는 무전해질 도금, 전기 도금 등과 같은 전기 화학 증착(electrochemical deposition)에 의해 형성될 수 있다. 구리 또는 구리 합금의 도전성 라인들은 종래의 알루미늄 배선과 비교시 그 두께를 3 배이상 감소시키더라도 Al 배선과 동등한 면저항을 달성할 수 있다. 그에 따라, 고속 동작 영역에 구리 또는 구리 합금의 도전성 라인들을 사용하면, 소비 전력과 동작 온도가 감소될 수 있다. 이러한 구리 다마신 도전성 라인들(Cl2)과 저유전율을 갖는 제 1 절연막(DL3a)을 사용한 배선 구조는 RC 지연을 감소시키거나 억제하여, 반도체 칩 구조(100) 내에 고속 동작 영역을 확보할 수 있게 된다.
일부 실시예에서는, 상술한 복합 절연막 구조의 층간 절연막(DL3)과 하부의 구리 및 구리 합금 다마신 구조의 도전성 라인들(CI1) 사이에, 구리가 제 1 절연막(DL3a)으로 확산되어 제 1 절연막(DL3a)을 열화시키는 것을 방지하기 위한 구리 확산 방지막 또는 식각 방지막으로서 기능하는 버퍼 막(BL1)이 제공될 수 있다. 상기 제 1 버퍼 막(BL1)은, 예를 들면, SiCN 막일 수 있다.
일부 실시예에서는, 제 1 절연막(DL3a)의 트랜치(TC)의 내벽과 다마신 구조의 도전성 라인들(CI2) 사이에도 구리 확산 방지를 위한 버퍼 막(BL2)을 형성할 수 있다. 마찬가지로, 제 2 절연막(DL3b)의 트랜치(TC) 내벽과 다마신 구조의 퓨즈 라인들(CF) 사이에도 버퍼 막(BL2)을 형성할 수 있다. 이들 트랜치(TC) 내벽에 형성되는 버퍼 막(BL2)은 Ta 막, TaN 막, Ti 막, TiN 막, W 막 및 WN막과 같은 도전성 막을 포함할 수 있다. 그러나, 버퍼 막(BL2)은 구리 보다 저항이 높아 구리 배선의 효과를 저감시킬 수 있다. 다른 실시예에서는, 버퍼 막(BL2)을 SiCN과 같은 절연막으로 형성할 수도 있다. 일부 실시예에서는, 다마신 구조의 도전성 라인들(CI2) 상에도 구리 확산을 방지하기 위해 실리콘 질화물과 같은 버퍼 막(BL3)을 더 형성할 수도 있다.
전술한 도전성 라인들(CI1, CI2)에 대하여 다마신 구조를 예시하였지만, 당업자라면, 듀얼 다마신 구조도 본 발명에 포함됨을 이해할 수 있다. 이 경우, 도전성 라인들(CI1, CI2)은 당해 기술 분야에 잘 알려진 바와 같이, 갭 필 특성이 우수한 화학기상증착 및 플라즈마 강화 화학기상증착 등을 통해 해당 콘택 플러그(CP)와 동시에 형성될 수 있다.
도전성 퓨즈들(CF)을 완성한 후, 도전성 퓨즈들(CF)을 보호하기 위한 절연막(미도시)을 형성하는 후속 공정이 완료되면, 반도체 소자는 불량 여부를 판단하기 위한테스트 공정을 거쳐 불량으로 판정된 셀 영역을 리던던시 셀로 교체하는 리페어 공정을 진행할 수 있다. 또한, 원하는 기능을 구현하기 위해 회로들의 구성을 변경하도록 도전성 퓨즈들(CF)의 연결 상태를 변경할 수 있다. 통상적으로 상기 리페어 공정은 퓨즈 윈도우(FW)를 통하여 노출된 도전성 퓨즈들(CF) 중 일부를 레이저 빔으로 조사하여 블로잉(blowing)시킴으로써 수행될 수 있다.
도 2a는 본 발명의 실시예에 따라 기계적으로 강화된 절연막(DLp)의 트랜치 내에 도전성 퓨즈들(CF)을 형성한 후 리페어 공정을 수행한 결과를 나타내는 상측부 사진이다. 도 2b는 비교예로서 저유전율 막인 SiOCH 막(DLr)의 트랜치 내에 도전성 퓨즈들(CF)을 형성한 후 리페어 공정을 수행한 결과를 나타내는 상측부 사진이다. 도 2a는 리페어 공정시 0.8 μJ과 0.16 μJ의 에너지를 갖는 레이저로 2회의 레이저 블로잉 공정을 수행한 경우를 나타내며, 도 2b는 0.16 μJ 에너지로 1 회의 레이저 블로잉 공정을 수행한 경우를 나타낸다.
도 2a를 참조하면, 도전성 퓨즈들 중 일부(CF')의 절단을 위하여 2 회의 레이저 블로잉 공정이 수행되었음에도 불구하고, 제 2 절연막(DLp)의, 레이저 블로잉된 도전성 퓨즈들(CF') 하부의 영역(DLPs)에는 붕괴가 발생하지 않는다. 그러나, 도 2b를 참조하면, SiOCH 막(DLr)의 레이저 블로잉된 도전성 퓨즈들(CF')의 하부 영역(DLPs)에서는 붕괴가 발생하며, 이러한 붕괴는 레이저 블로잉 공정을 겪지 않은 인접한 다른 도전성 퓨즈들의 하부 영역까지 확장되는 것을 관찰할 수 있다.
이와 같이, 본 발명의 실시예에 따른 제 2 절연막(DLp)은, 레이저 블로잉과 같은 열적 스트레스에 대하여 강한 내성을 가지며, 신뢰성있는 리페어 공정을 가능하게 한다. 다시, 도 1을 참조하면, 도전성 퓨즈들(CF)의 하부 영역에만 선택적으로 기계적으로 강화된 제 2 절연막(DL3b)을 사용하고, 다른 고속 동작 영역에는 저유전율 절연막인 제 1 절연막(DL3a)을 사용함으로써, 고속 동작을 보장하면서도 리페어 공정과 같은 제조 공정 중에 열적 및/또는 기계적 스트레스에 대해 내성이 큰 반도체 칩 구조(100)가 제공될 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 칩 구조(200)를 도시하는 단면도이다. 이하에서, 도 3에 도시된 구성 부재들 중 도 1에 도시된 구성 부재와 동일한 참조 부호를 갖는 구성 부재들에 관한 설명은 다른 설명이 없는 한 도 1에 관한 개시 사항을 참조할 수 있다.
도 3을 참조하면, 반도체 칩 구조(200)는 기판(10)과 패시베이션막(20) 사이에 기판(10)의 주면에 대하여 수직 방향(Y)으로 적층된 다층 구조를 갖는 복수의 회로 층들(CL1-CL6)을 포함할 수 있다.
상기 회로 층들 중 회로 층(CL6)은 외부 회로(미도시), 예를 들면, 다른 반도체 칩 또는 리드 프레임의 리드와 전기적 접속을 위한 하나 이상의 도전성 패드들(PL)을 포함할 수 있다. 도전성 패드들(PL)은 알루미늄, 구리 또는 이들의 합금으로 이루어질 수 있다. 도전성 패드들(PL)은 층간 절연막(DL5)에 의해 다른 도전성 라인들(CI2)과 전기적으로 절연된다.
도전성 패드들(PL)은, 예를 들면, 와이어 본딩 또는 범프에 의해 외부 회로와 전기적으로 연결될 수 있다. 상기 와이어 본딩 공정은, 당해 기술 분야에 잘 알려진 바와 같이, 캐필러리(미도시)를 사용하여, 와이어 볼(WB)에 의해 와이어(W)의 일단부가 본딩되고, 이후, 와이어(W)의 타단부를 외부 회로에 본딩함으로써 수행된다. 와이어 볼(WB)은 초음파 및 열 에너지를 인가하면서 가압되어 도전성 패드들(PL)에 본딩되고, 도전성 패드들(PL) 상에 저저항 콘택을 형성하게 된다.
상기 와이어 본딩 공정 중에 초음파 및 열 에너지가 접속 패드들(PL) 상에 집중될 수 있으며, 이들 에너지는 접속 패드들(PL)을 따라 접속 패드들(PL)의 하부 구조, 예를 들면, 도전성 라인들(CI2) 및 이를 절연시키는 층간 절연막(DL3)으로 전달될 수 있다.
도 3에 도시된 실시예에서는 도전성 패드들(PL)의 하부에, 기계적 강화 영역을 한정하는 기계적으로 강화된 제 2 절연막(DL3b)이 선택적으로 배치된다. 접속 패드들(PL)을 따라 전달되는 에너지는 기계적 강화 영역에 흡수되어, 인접하는 제 1 절연막(DL3a)이 손상되는 것을 억제하여, 와이어 본딩 공정에 의한 수율 감소를 개선할 수 있다.
본 발명자들은, 도전성 라인들(CI2)로서 구리 다마신 배선 구조와 층간 절연막(DL3)으로서 저유전율막인 SiOCH 막을 사용하는 경우, 구리 확산을 방지하는 버퍼 막(BL3)인 SiN 막과 상기 SiOCH 막 사이에 누적되는 전단 응력의 축적으로 이들 막의 박리가 일어남을 관찰하였다. 특히, 와이어 본딩 공정 중에 인가되는 스트레스로 인하여, 버퍼 막(BL3)과 상기 SiOCH 막 사이에 박리 현상은 빈번하게 발생한다. 이것은, 상기 SiOCH이, 종래의 SiO2 막에 비하여, SiN 막(BL3)에 대하여 더 큰 계면 에너지를 갖고 기계적 강도가 더 약하기 때문인 것으로 이해된다.
따라서, 반도체 칩 구조(200) 내에서 와이어 본딩 공정 동안 스트레스가 집중적으로 인가되는 도전성 패드들(PL)의 하부 영역은 기계적 강도가 요구되는 영역(도 3의 기계적 강화 영역)일 수 있으며, 상기 영역에 제 2 절연막(DL3b)이 적용되는 것은 바람직하다.
전술한 실시예는 와이어 본딩 공정에 대하여 개시하고 있지만, 당업자라면, 외부 회로와의 연결을 위하여 도전성 패드들(PL) 상에 도전성 범프를 형성하는 경우에도 스트레스의 집중적으로 인가되므로, 이 경우에도 제 2 절연막(DL3b)을 사용함으로써 범프 형성 공정 동안 발생하는 스트레스에 대한 반도체 칩 구조의 내성을 향상시킬 수 있음을 이해할 것이다.
반도체 칩의 개별화 공정을 고려할 때, 스크라이브 라인이 지나는 반도체 칩 구조(200)의 가장자리 부분(도 3의 점선으로 둘러싸인 영역)도 블레이드 또는 레이저에 의해 기계적 및/또는 열적 스트레스를 받을 수 있다. 고속 동작을 위하여, 배선 구조들(CI2)을 절연시키기 위한 층간 절연막(DL3)을 저유전율 절연막으로 형성하는 경우, 상기 개별화 공정 동안 기계적 및/또는 열적 스트레스에 취약한 저유전율 절연막이 형성된 레벨에서, 반도체 칩 구조의 가장자리로부터 내부로 크랙이 전파되거나, 인접하는 다른 버퍼 막들(BL1, BL3) 사이에서 박리 현상이 발생할 수 있다. 그러나, 본 발명의 실시예와 같이, 상기 스크라이브 라인에 의해 정의되는 반도체 칩 구조(200)의 가장자리 부분에서, 기계적으로 강화된 제 2 절연막(DL3b)을 제공함으로써 상기 개별화 공정에 대하여 내성을 갖는 반도체 칩 구조를 제공할 수 있다.
도전성 패드들(PL)이 반도체 칩 구조(200)의 상부의 가장자리 부근에 형성되는 경우, 도 3에 도시된 실시예와 같이, 도전성 패드들(PL)의 하부 영역으로부터 반도체 칩 구조(200)의 가장자리까지 기계적으로 강화된 제 2 절연막(DL3b)을 일체로 형성할 수도 있다.
전술한 반도체 칩 구조들은 저유전율을 갖는 제 1 절연막(DL3a)과 기계적으로 강화된 제 2 절연막(DL3b)을 갖는 복합 절연막 구조의 층간 절연막(DL3)을 이용하여, 도전성 라인들(CL2)이 형성된 영역에서는 고속 동작을 확보할 수 있을 뿐만 아니라, 상기 반도체 칩 구조의 제조 동안 국부적으로 인가되는 열적 및/또는 기계적 스트레스에 대하여 웨이퍼 또는 칩 레벨에서 모두 내성을 갖도록 반도체 칩 구조를 기계적으로 강화시킬 수 있다. 상기 복합 절연막은 상기 제 1 절연막과 인접하는 버퍼 막(BL1, BL3) 사이의 계면에서 발생하는 박리 현상을 억제하거나 감소시켜, 반도체 칩 구조의 전기적 및 기계적 신뢰성을 개선할 수 있다.
전술한 다양한 반도체 칩 구조들(100, 200) 내에서 복합 절연막 구조의 층간 절연막(DL3)은, 하나의 절연막 레벨에서, 복수의 기계적 강화 영역을 한정할 수도 있다. 예를 들면, 도 3에서, 도전성 패드들(PL)의 하부 영역과 스크라이브 라인 영역에 별도로 기계적 강화 영역이 배치될 수도 있다. 또한, 반도체 칩 구조들(100, 200)에서, 복합 절연막 구조의 층간 절연막(DL3)은 복수의 레벨로 적용될 수도 있음은 자명하다. 예를 들어, 도전성 패드들(PL)의 하부 영역과 도전성 퓨즈들(CF)의 하부 영역의 레벨이 서로 다른 경우, 해당 레벨에 각각 복합 절연막이 적용될 수도 있다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 칩 구조(300)의 복합 절연막의 제조 방법을 공정 순서에 따라 도시하는 단면도이다. 이하에서, 도 4a 내지 도 4c의 구성 부재들 중 도 1 내지 도 3의 구성 부재와 동일한 참조 부호를 갖는 구성 부재들에 관한 설명은 다른 설명이 없는 한 도 1 내지 도 3에 관한 개시 사항을 참조할 수 있다.
도 4a를 참조하면, 기판(10) 상에, 예를 들면, 복수의 회로 층들(CL1, CL2, CL3)과 이들을 절연시키는 층간 절연막들(DL1, DL2)을 갖는 하부 구조를 형성한다. 그 결과물 상에 저유전율을 갖는 제 1 절연층(DL3a')를 형성한다. 제 1 절연층(DL3a')은 C, H 및 F 중 어느 하나 또는 이들의 조합을 포함하는 실리콘계 절연막, 다공성 실리콘 산화막 또는 폴리머 절연막일 수 있다. 바람직하게는, 상기 저유전율 절연막은 C, H 및 F 중 어느 하나 또는 이들의 조합을 포함하는 상기 실리콘계 절연막, 예를 들면, SiOF 막, SiOCF 막 또는 SiOCH 막일 수 있다. 더욱 바람직하게는, 상기 저유전율 절연막은 SiOCH 막일 수 있다.
상기 SiOCH 막은 예를 들면 전구체로서 트리메틸사일렌과 산소의 혼합 가스를 이용하여 200 ℃ 내지 450 ℃의 온도에서 플라즈마 강화 화학기상증착법(PECVD)에 의해 형성될 수 있다. 공정 변수인 기판 온도를 조절함으로써, 상기 SiOCH의 공극률(porosity)과 같은 미세 구조 및/또는 C의 함량과 같은 조성비를 변화시켜 유전율을 제어할 수 있다. 제 1 절연막을 형성하기 위한 열거된 공정들은 예시적이며, 이에 의해 본 발명이 제한되는 것은 아니다. 그러나, 예를 들어, 상기 SiOCH 막은, 가유성 화학기상증착법(flowable chemical vapor deposition; FCVD)에 의해 형성될 수도 있다. 상기 가유성 화학기상증착법은, 안상훈 등의 "Flowable CVD low k (k=2.8) C-doped oxide for Inter-metallic dielectrics (IMD) application with 30nm level line/spacing"이란 제하의 논문에 개시되어 있으며, 이의 개시 사항은 참조에 의해 그 전체가 개시된 바와 같이 본 명세서에 포함된다. 상기 가유성 화학기상증착법은 저온 증착을 통해 반응종의 응축 현상을 유도하여 갭-필 특성이 우수한 막을 얻는 것으로서, 이에 관하여는 도 4b를 참조하여 후술하도록 한다.
이후, 제 1 절연층(DL3a') 상에 기계적 강화 영역을 한정하는 개구부(MO)를 갖는 포토레지스트막 또는 SiO2 막과 같은 마스크 패턴(M1)을 형성한다. 마스크 패턴(M1)을 이용한 건식 또는 습식 식각 공정에 의하여, 노출된 제 1 절연층(DL3a')을 소정의 깊이(h)만큼 식각함으로써, 리세스부(R)를 형성한다. 선택적으로는, 버퍼 막(BL1)을 식각 방지막으로서 사용하여, 제 1 절연층(DL3a')을 그 두께만큼 식각하여 관통부(미도시)를 형성할 수도 있다(도 1의 TH 참조).
도 4b를 참조하면, 리세스부(R) 또는 관통부(TH, 도 1 참조)를 매립하도록 제 1 절연층(DL3a')보다 기계적으로 강화된 제 2 절연층(DL3b')을 형성한다. 제 2 절연층(DL3b')은 당해 기술 분야에 잘 알려진 절연막 형성 공정, 예를 들면, 화학기상증착, 플라즈마 강화 화학기상증착, 고밀도 플라즈마 화학기상증착, 및 졸-겔법에 의해 형성될 수 있다.
제 2 절연층(DL3b')은, 예를 들면, 기계적 특성이 우수한 SiO2, SiON 또는 SiN 막으로 형성될 수 있다. 그러나, 이는 예시적일 뿐, 본 발명이 이에 제한되는 것은 아니다. 예를 들면, 제 2 절연층(DL3b')은 제 1 절연층(DL3a')과 같이 동일한 원소를 포함하는 절연막, 예를 들면, SiOCH막일 수 있으며, 기판 온도 또는 챔버 압력에 대하여 막의 특성이 예민하게 조절될 수 있고 갭필 특성이 우수한 가유성 화학기상증착법에 의해 증착될 수도 있다.
가유성 화학기상증착법에 의한 제 2 절연층(DL3b')의 제조 방법은 예를 들면, 100 ℃ 미만의 기판 온도와 10 Torr 미만의 챔버 압력하에서, 실록산(Siloxane) 및/또는 실리콘 알콕시화물과 같이 쉽게 응축될 수 있는 중간 종을 형성하는 Si 및 C 함유 전구체와 O2와 같은 적절한 산화제를 기판(10) 상으로 흘리는 공정을 포함한다. 상기 중간 종은, 예를 들면, SiORn-x-(OH)x. SiORn-x-(OH)x 분자이며, 제 1 절연층(DL3a')의 표면 상에서 쉽게 응축되면서 리세스부(R)의 내부로 흐른다.
본 발명자들은 실록산 전구체의 SiO-Rn (R=탄화수소기)가 산화제의 존재 하에서 가수분해(hydrolysis) 반응을 겪으면서 기판 상에서 쉽게 응축될 수 있는 중간 종들을 형성하는 것으로 이해하고 있으며, 산화제의 유량에 대한 실록산의 유량이 증가할수록 SiORn-x-(OH)x 의 n 값이 증가하고, 그에 따라, 상기 중간 종의 유동성이 더욱 증가되는 것을 관찰하였다. 유동성의 증가는 갭필 특성을 개선시켜, 종횡비(aspect ratio)가 큰 패턴에 대하여도 씸(seam)과 같은 결함이 없이 제 2 절연층(DL3b')을 형성할 수 있다.
이후, 제 1 절연층(DL3b')의 표면이 노출될 때까지 화학기계적연마(CMP) 또는 에치백과 같은 평탄화 공정을 수행하여 제 2 절연층(DL3b')의 일부를 제거하며, 이 때 마스크 패턴(M1)도 제거될 수 있다. 그에 따라, 도 4c에 도시된 바와 같이, 동일 레벨에서 고속 동작 영역을 한정하는 제 1 절연막(DL3a)과 기계적 강화 영역을 한정하는 제 2 절연막(DL3b)을 갖는 복합 절연막 구조의 층간 절연막(DL3)이 제공될 수 있다. 도시된 실시예에서는 마스크 패턴(M1)을 제거하지 않고서 제 2 절연층(DL3b')을 증착하였으나, 선택적으로는, 마스크 패턴(M1)을 제거한 후에, 제 1 절연층(DL3b') 상에 리세스부(R) 또는 관통부(TH, 도 1 참조)를 매립하도록 제 2 절연층(DL3b')을 형성할 수도 있다.
후속하여, 제 2 절연막(DL3b)을 350 ℃ 내지 550 ℃의 온도 범위에서 열적으로 또는 UV로 경화시킴으로써, 막 내에 포함된 불순물들을 막 외부로 휘발시키거나 O-Si-O 네트워크 밀도를 증가시켜 기계적 강도가 증가될 수 있다. 선택적으로는 도 6e에 도시된 바와 같이, 마스크 패턴(M1)을 제거시키지 않고서, 마스크 패턴(M1)을 열적 또는 UV 어닐링을 위한 마스크로도 사용할 수 있다. 이에 관하여는, 후술하는 실시예를 통하여 명확히 이해될 것이다.
본 발명의 일 실시예에 따른 가유성 화학기상증착에 의해 증착된 SiOCH 막과 이의 열적 또는 UV 어닐링 공정을 이용한 복합 절연막의 형성 방법은 우수한 갭필 특성을 갖고 동시에 기계적 강도를 확보할 수 있어, 배선간 피치가 30 nm 미만의 디자인 룰을 갖는 반도체 소자에 유리하게 적용될 수 있을 것으로 예상된다.
후속하여, 도 1 및 도 3을 참조하여 설명한 바와 같이, 도전성 라인들(CI2) 및 도전성 퓨즈들(CF) 및, 이를 절연시키기 위한 층간 절연막(DL4) 또는 패시베이션막(20)을 형성하여 반도체 칩 구조(300)가 완성될 수 있다.
도 5는 저유전율막인 SiOCH 막 대비 전술한 증착법에 의해 형성된 FCVD 막, SiOF(또는 FSG) 막, TEOS 막 및 HDP 산화막의 유전율과 탄성 계수의 크기를 도시하는 그래프이다. 도 5를 참조하면, 상기 SiOCH 막에 비하여, FCVD 막, SiOF 막, TEOS 막 및 HDP 산화막은 유전율은 더 크지만, 탄성 계수가 더 커 기계적 특성이 향상되는 것을 확인할 수 있다. 따라서, 고속 동작 영역에 적용되는 제 1 절연막 재료로서 SiOCH 막이 적합하고, 기계적 강화 영역에 적용되는 제 2 절연막 재료로서 FCVD 막, SiOF 막, TEOS 막 또는 HDP 산화막이 적용될 수 있다. 예시하지는 않았으나, 제 2 절연막 재료로서, FCVD에 의해 증착된 SiOCH 막으로서, 어닐링 처리된 막도 제 2 절연막 재료로서 적합함은 전술한 바와 같다.
도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 반도체 칩 구조(400)의 복합 절연막 구조의 층간 절연막(DL3)의 제조 방법을 공정 순서에 따라 도시하는 단면도이다. 이들 도면을 참조하여 개시된 실시예들은 저유전율을 갖는 제 1 절연층(DL3a")의 일부 영역으로부터 제 2 절연막(DL3b)이 유도되는 점에서 도 4a 내지 4c를 참조하여 전술한 실시예와 구별된다. 도 6a 내지 도 6e의 공정 순서에 따른 막의 미세 조직에 대한 정성적인 설명은 도 7a 내지 도 7d를 참조하여 후술하기로 한다.
도 6a를 참조하면, 도 4a에 도시된 바와 유사한 복수의 회로 층들(CL1, CL2, CL3)과 이들을 절연시키는 층간 절연막들(DL1, DL2)을 포함하는 하부 구조를 갖는 기판(10) 상에, 저유전율을 갖는 제 1 절연층(DL3a")을 형성한다.
제 1 절연층(DL3a")은 C, H 및 F 중 어느 하나 또는 이들의 조합을 포함하는 실리콘계 절연막, 다공성 실리콘 산화막 또는 폴리머 절연막일 수 있다. 바람직하게는, 상기 저유전율 절연막은 C, H 및 F 중 어느 하나 또는 이들의 조합을 포함하는 상기 실리콘계 절연막, 예를 들면, SiOF 막, SiOCF 막 또는 SiOCH 막일 수 있다. 더욱 바람직하게는, 상기 저유전율 절연막은 SiOCH 막일 수 있다.
상기 SiOCH 막은 전술한 바와 같이, 트리메틸사일렌 전구체와 산소의 혼합 가스를 이용하여 플라즈마 강화 화학기상증착법(PECVD) 등에 의해 형성될 수 있다. 공정 변수인 기판 온도를 조절함으로써, 상기 SiOCH의 공극률(porosity)과 같은 미세 구조 및/또는 조성비를 변화시켜 유전율을 3 이하로 제어할 수 있다. 다른 실시예에서, 상기 SiOCH 막은, 가유성 화학기상증착법에 의해 형성될 수도 있다. 전술한 제 1 절연층(DL3a")을 형성하는 공정들은 예시적이며, 이에 의해 본 발명이 제한되는 것은 아니다.
제 1 절연층(DL3a") 상에 순차대로 제 1 마스크층(M2) 및 제 2 마스크층(M3)을 형성한다. 제 1 마스크층(M2)은 하드 마스크막으로서 실리콘 산화막 또는 실리콘 질화막일 수 있으며, 제 2 마스크층(M3)은 포토레지스트층일 수 있다.
도 6b를 참조하면, 기계적 강화 영역을 한정하는 개구부(MO)를 갖는 제 2 마스크층(M3)을 패터닝하여, 제 2 마스크 패턴(M3')를 형성하고, 제 2 마스크 패턴(M3')을 식각 마스크로서 사용하여, 개구부(MO)를 갖는 제 1 마스크 패턴(M2')을 형성한다.
도 6c를 참조하면, 예를 들면, 포토레지스트막의 스트립 공정을 통해 제 2 마스크 패턴(M3')을 제거하고, 기판(10) 상에 제 1 마스크 패턴(M2')만을 잔존시킬 수 있다. 이후, 제 1 마스크 패턴(M2')을 이온 주입 마스크로 사용하여, 노출된 제 1 절연층(DL3a")의 일부에 산소 이온을 주입한다. 선택적으로는, O2 애싱 공정과 같이 산소 라디컬이 풍부한 플라즈마에 제 1 절연층(DL3a")을 노출시킬 수도 있다.
산소 이온 주입 공정 또는 O2 애싱 공정을 통하여, 제 1 절연층(DL3a")의 노출된 영역 내의 산소 원자의 농도는 증가될 수 있으며, 제 1 절연층(DL3a")이 C, H 및 F 중 어느 하나 또는 이들의 조합을 포함하는 막인 경우, 상기 막 내의 H 및/또는 F가 제거될 수 있다.
도 6d를 참조하면, 일부 실시예에서, 제 1 마스크 패턴(M2')을 사용하여, 산소 이온이 주입된 제 1 절연층(DL3a")의 일부에 실리콘계 절연막 내에서 네트워크 구조의 중심 원소인 Si 이온을 주입할 수도 있다. 선택적으로는, Si 대신에 또는 Si와 함께, B 이온 또는 P 이온을 주입할 수도 있다. 주입된 Si, B 또는 P 이온의 농도는 주입된 산소 이온의 농도를 고려하여 결정될 수 있다. 예를 들면, 주입된 Si, B 또는 P 이온의 농도가 주입된 산소 이온의 농도보다 같거나 더 크도록 Si, B 또는 P 이온이 주입될 수 있다. 본 실시예에 따르면, 제 1 절연층(DL3a")으로부터 유래된 제 2 절연막(DL3b)은 제 1 절연층(DL3a")에 비하여 더 높은 Si (또는 B, P) 함유량을 갖는다.
전술한 예에서는 먼저 산소 이온 주입 또는 O2 애싱 공정을 한 후에 Si(또는 B, P)를 주입하는 것이 개시되어 있으나, 이는 예시적일 뿐이며, 본 발명이 이에 의해 제한되는 것은 아니다. 예를 들면, 먼저 Si(또는 B, P)를 주입한 후, 산소 이온 주입 또는 O2 애싱 공정을 수행할 수도 있다.
도 6e를 참조하면, 후속하여, 어닐링 공정을 수행함으로써 제 2 절연층(DL3b)을 더 치밀화시킬 수 있다. 상기 어닐링 공정은 350 ℃ 내지 550 ℃의 온도 범위, 바람직하게는 350 ℃ 내지 450 ℃ 범위에서 수행될 수 있다. 일부 실시예에서, 상기 열적 어닐링은 N2, H2 또는 이들의 혼합 가스 분위기에서 수행될 수 있다. 다른 실시예에서, 상기 어닐링 공정은 UV 어닐링 또는 전자 빔 어닐링일 수도 있다.
상기 어닐링 공정은 제 1 마스크 패턴(M2')이 잔존하는 채로 수행될 수 있다. 이 경우, 제 1 마스크 패턴(M2')은, 어닐링 공정 동안 고속 동작 영역에서, 제 1 절연층(DL3")의 내부에서 외부로 H 또는 C가 방출(out-gassing)되어 소실되는 것을 방지하여, 막 내부의 Si-CH3 본딩을 보존하여 고속 동작 영역에 적합한 저유전율을 유지시킨다.
도 7a 내지 도 7d는 도 6a 내지 도 6e을 참조하여 전술한 실시예들에 따른 제조된 막의 미세 구조를 정성적 이해를 위하여 공정 순서 별로 설명한 모델을 나타내는 도면이다.
도 7a는, 도 6a에 도시된 SiOCH 막으로 이루어진 제 1 절연층(DL3a")의 증착 상태(as-deposited)의 미세 조직을 나타낸다. O-Si-O 네트워크의 일부가 Si-CH3 결합에 의해 종결됨으로써 O-Si-O 네트워크 구조가 파괴되어 있다. 상기 Si-CH3 결합은 SiO2 절연막의 치밀한 구조를 파괴하여 매우 큰 공극률을 갖는 미세 조직을 초래하며, 그에 따라 SiOCH 막의 유전율이 SiO2 절연막의 유전율 미만으로 감소될 수 있다. 이와 같이 증가된 Si-CH3 결합은 제 1 절연층(DL3a")이 복합 절연막 구조의 층간 절연막(DL3)의 저유전율을 갖는 제 1 절연막(DL3a)으로서 응용을 가능하게 한다.
도 7b는, 도 6c에 도시된 바와 같이, 제 1 마스크막(M2)을 사용하여, 산소 이온 주입 또는 O2 애싱 공정을 수행한 뒤의 노출된 기계적 강화 영역 내의 제 1 절연층(DL3a") 영역의 미세 조직을 나타낸다. 기계적 강화 영역 내의 제 1 절연층(DL3a")의 영역은 산소 이온 주입 또는 O2 애싱 공정 동안, 산소에 의해 산화되어, 점선 원으로 지시된 바와 같이, Si-CH3 결합이 Si-OH 결합으로 대체된다.
그에 따라, 기계적 강화 영역 내의 제 1 절연층(DL3a")의 영역에서는, Si-CH3 결합의 수가 감소되고 Si-OH 결합의 수가 증가된다. 증가된 막 내의 수소 결합에 의해 기계적 강도가 어느 정도 증가되고 유전율도 증가될 수 있다.
도 7c는 도 6d에 도시된 바와 같이, 제 1 마스크막(M2)을 사용하여, 실리콘 이온 주입을 수행한 뒤의 노출된 기계적 강화 영역 내의 제 1 절연층(DL3a") 영역의 미세 조직을 나타낸다. 도핑된 Si 원자는 비활성화된 상태로 인접하는 산소 원자들과 결합되지 않은 체 막 내에 수용된다. Si 원자 대신에 3 족 또는 5 족 원소인 B 이온 또는 P 이온의 경우도 동일한 거동을 나타낼 것이다.
도 7d는 도 6e에 도시된 바와 같이, 어닐링 공정을 수행한 뒤의 기계적 강화 영역 내의 제 1 절연층(DL3a") 영역의 미세 조직을 나타낸다. 어닐링에 의해 도핑된 Si 원자는 활성화되어 인접하는 산소와 결합하게 되며, 막 내에 Si-O 결합에 의한 O-Si-O 네트워크가 증가된다. 그에 따라, 기계적 강화 영역 내의 제 1 절연층(DL3a")의 영역의 막 밀도는 현저히 증가하고 기계적 강도가 향상된다.
도 8a는 산소 이온 주입과 어닐링에 따른 절연막의 탄성 계수 및 경도의 변화를 나타내는 그래프이다. 도 8b는 추가적으로 실리콘 이온 주입을 한 경우의 절연막의 탄성 계수 및 경도의 변화를 나타내는 그래프이다.
도 8a를 참조하면, 산소 이온 주입에 의하여 SiOCH 절연막의 탄성 계수와 경도가 10% 이상으로 향상되었다. 또한, 추가적인 어닐링 공정을 수행한 경우에, 상기 절연막의 기계적 특성이 더 개선되는 것을 확인할 수 있다. 특히, 열적 어닐링보다는 UV 어닐링이 SiOCH 막의 기계적 특성 개선에 유리한 것을 관찰할 수 있다. 이것는 UV 어닐링이 열적 어닐링에 비하여 Si-O 및 Si-CH3 결합을 재배치하는데 더욱 효과적으로 에너지를 전달하기 때문이다.
도 8b를 참조하면, 산소 이온 주입에 의하여, SiOCH 절연막의 기계적 강도가 증가하였다. 또한, 추가적으로 실리콘 이온을 주입한 경우에 기계적 강도가 더욱 향상됨을 확인하였다. 대략적으로, SiOCH 절연막의 탄성 계수는 주입 전의 비하여 산소 이온 주입한 후 약 3 배 내지 3.5 배 증가하였고, 추가적으로 실리콘 이온을 주입한 후에는 약 4배로 증가하였다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100, 200, 300: 반도체 칩 구조, 10: 기판, 20: 패시베이션막
CL1, CL2, CL3, CL4, CL5: 회로 층
CI1, CI2: 도전성 라인들
CF: 도전성 퓨즈들
DL1, DL2, DL3, DL4, DL5: 층간 절연막
DL3a: 제 1 절연막
DL3b: 제 2 절연막

Claims (10)

  1. 기판과 패시베이션막 사이에 복수의 회로 층을 구현하는 회로 부재들; 및
    저유전율을 갖는 제 1 절연막 및 상기 제 1 절연막보다 기계적으로 강화된 제 2 절연막을 갖고, 상기 회로 부재들 사이에 배치되는 복합 절연막을 포함하고,
    상기 제 2 절연막은 상기 제 1 절연막에 인접하여 상기 제 1 절연막과 동일한 레벨에서 상기 반도체 칩 구조 내에 기계적 강화 영역을 한정하도록 선택적으로 배치되는 반도체 칩 구조.
  2. 제 1 항에 있어서,
    상기 제 1 절연막은 상기 기계적 강화 영역을 한정하는 리세스부 또는 관통부를 포함하고,
    상기 제 2 절연막은 상기 리세스부 또는 상기 관통부에 매립된 반도체 칩 구조.
  3. 제 1 항에 있어서,
    상기 제 2 절연막은 상기 제 1 절연막의 상기 기계적 강화 영역을 한정하는 소정 영역으로부터 유도된 반도체 칩 구조.
  4. 제 1 항에 있어서,
    상기 제 1 절연막은 C, H 및 F 중 어느 하나 또는 이들의 조합을 포함하는 실리콘 산화물계 절연막인 반도체 칩 구조.
  5. 제 1 항에 있어서,
    상기 제 2 절연막의 산소 농도는 상기 제 1 절연막의 산소 농도보다 더 큰 반도체 칩 구조.
  6. 제 1 항에 있어서,
    상기 제 2 절연막의 실리콘 농도는 상기 제 1 절연막의 실리콘 농도보다 더 큰 반도체 칩 구조.
  7. 제 1 항에 있어서,
    상기 제 1 절연막은 SiOCH 막을 포함하는 반도체 칩 구조.
  8. 제 1 항에 있어서,
    상기 제 2 절연막의 산소 원자와 실리콘 원자간 본딩 밀도는 상기 제 1 절연막의 산소 원자와 실리콘 원자간 본딩 밀도보다 더 큰 반도체 칩 구조.
  9. 제 1 항에 있어서,
    상기 제 2 절연막은 실리콘 산화막 또는 실리콘 질화막을 포함하는 반도체 칩 구조.
  10. 제 1 항에 있어서,
    상기 제 2 절연막은 가유성 화학기상증착막을 포함하는 반도체 칩 구조.
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