JP3802002B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明が属する技術分野】
本発明は、低誘電率膜を用いた半導体装置及びその製造方法に係り、特にパッド部の衝撃に対する耐性の向上に関する。
【０００２】
【従来の技術】
近年、半導体集積回路における配線の微細化に伴い、配線の信号遅延が問題となっている。この信号遅延の問題を解決するため、配線材料に銅を用いて配線抵抗を低減する方法や、層間絶縁膜に低誘電率膜（Ｌｏｗ−ｋ膜）を用いて静電容量を低減する方法が提案されている。
【０００３】
図３は、従来の半導体装置を説明するための概略断面図である。
上記信号遅延の問題を解決するため、図３に示すように、パッド部Ａと回路部（デバイス部）Ｂとを有する半導体装置において、層間絶縁膜１１，２１，３１，４１として低誘電率膜が基板１全面に適用されている。
【０００４】
【発明が解決しようとする課題】
上述した基板全面に低誘電率膜が用いられた半導体装置をパッケージングする際、パッド部Ａに形成された低誘電率膜１１，２１，３１，４１に物理的な衝撃が加わる。
しかしながら、低誘電率膜が有する強度等の物理的特性は、シリコン酸化膜（ＳｉＯ２膜）が有する物理的特性の１／１０（１０分の１）以下であるため、パッケージング時に加わる衝撃に対してマージンが少ないという問題があった。
【０００５】
本発明は、上記従来の課題を解決するためになされたもので、パッケージング時に発生する衝撃に対して高い耐性を有する半導体装置及びその製造方法を提供することを目的とする。
【０００６】
【課題を解決する為の手段】
この発明に係る半導体装置は、パッド部と回路部とを有する半導体装置であって、
基板上に形成された低誘電率膜と、
前記パッド部の前記低誘電率膜内に形成され、前記低誘電率膜よりも高い強度を有する絶縁膜と、
前記絶縁膜内および前記回路部の前記低誘電率膜内に形成された配線と、
を備えたことを特徴とするものである。
【０００７】
この発明に係る半導体装置において、前記パッド部に形成された前記配線の側壁が前記絶縁膜で囲まれていることが好適である。
【０００８】
この発明に係る半導体装置において、前記低誘電率膜の比誘電率が３以下であることが好適である。
【０００９】
この発明に係る半導体装置において、前記低誘電率膜が、シリコン、炭素、酸素および水素を含有する絶縁膜、又は、水素と炭素を含有するポリマーであることが好適である。
【００１０】
この発明に係る半導体装置の製造方法は、パッド部と回路部とを有する半導体装置の製造方法であって、
基板全面に低誘電率膜を形成する工程と、
前記パッド部の前記低誘電率膜内に開口を形成する工程と、
前記開口内に、前記低誘電率膜よりも高い強度を有する第１の絶縁膜を形成する工程と、
前記第１の絶縁膜内および前記回路部の前記低誘電率膜内に、ダマシン法を用いて配線を形成する工程と、
を含むことを特徴とするものである。
【００１１】
この発明に係る製造方法において、前記開口を形成する工程は、
前記低誘電率膜上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして、前記第２の絶縁膜及び前記低誘電率膜をパターニングする工程とを含み、
前記第１の絶縁膜の表面が、前記低誘電率膜の表面よりも高く且つ前記レジストパターンの表面よりも低くなるように、前記第１の絶縁膜が形成されることが好適である。
【００１２】
この発明に係る製造方法において、前記第１の絶縁膜は、液相成膜法を用いて形成されたシリコン酸化膜であることが好適である。
【００１３】
この発明に係る製造方法において、前記低誘電率膜は、ＣＶＤ法又はＳＯＤ法を用いて形成された比誘電率が３以下の絶縁膜であることが好適である。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
【００１５】
先ず、本発明の実施の形態による半導体装置について説明する。
図１は、本実施の形態による半導体装置を説明するための概略断面図である。
図１に示すように、本実施の形態の半導体装置は、パッド部Ａと回路部（デバイス部）Ｂとを有し、複数の配線層を有している。半導体装置をパッケージングする際に、パッド部Ａには強い衝撃が加わる。また、回路部Ｂには、各種の半導体素子が形成される。
【００１６】
本実施の形態の半導体装置は複数の配線層を有しているが、各配線層は概略同じであるため、以下、第１（最下層）の配線層について説明する。
【００１７】
パッド部Ａ及び回路部Ｂの基板１上、すなわち基板１全面に低誘電率膜１１が形成されている。低誘電率膜１１は、比誘電率が３以下の無機系又は有機系の層間絶縁膜であり、例えば、シリコン、炭素、酸素および水素を含む絶縁膜や、水素と炭素を含有するポリマー（ハイドロゲン・カーボン・ポリマー）等である。
【００１８】
パッド部Ａの低誘電率膜１１内には、低誘電率膜１１よりも高い強度（物理的特性）を有する絶縁膜１５が形成されている。絶縁膜１５としては、シリコン酸化膜が好適である。なお、シリコン酸化膜以外に、ＢＰＳＧ、ＰＳＧ又はＴＥＯＳ膜を絶縁膜１５として適用することができる。
【００１９】
パッド部Ａに形成されたシリコン酸化膜１５内には、配線としてのパッド・ビア（pad via）１７が形成されている。すなわち、パッド部Ａにおいて、パッド・ビア１７の側壁がシリコン酸化膜１５により囲まれている。
回路部Ｂの低誘電率膜１１内には、ビアとトレンチ配線とからなるデュアルダマシン構造を有する配線１６が形成されている。配線１６の材料としては、Ｃｕ（銅）、Ｗ（タングステン）、Ａｌ（アルミニウム）等の金属や、その合金が用いられる。
【００２０】
次に、上述した半導体装置の製造方法について説明する。
図２は、本実施の形態による半導体装置の製造方法を説明するための工程断面図である。詳細には、図２（ａ）はハードマスク膜を形成した後の状態を示す図であり、図２（ｂ）はパッド部に開口を形成した後の状態を示す図であり、図２（ｃ）は開口内にシリコン酸化膜を形成した後の状態を示す図である。また、図２（ｄ）はレジストパターンを除去した後の状態を示す図であり、図２（ｅ）はダマシン配線とパッド・ビアを形成した後の状態を示す図であり、図２（ｆ）は第２の配線層を形成した後の状態を示す図である。
【００２１】
先ず、図２（ａ）に示すように、基板１上に低誘電率膜１１をＣＶＤ（Chemical Vapor Deposition）法又はＳＯＤ（Spin On Dielectric）法により形成する。そして、低誘電率膜１１上に、後にハードマスクとなる第２の絶縁膜１２としてのハードマスク膜を例えば１０ｎｍ−１５０ｎｍ程度の膜厚で形成する。ここで、ハードマスク膜１２は、例えば、炭素と窒素を含有するシリコン系の絶縁膜である。
【００２２】
次に、図２（ｂ）に示すように、リソグラフィ技術を用いてハードマスク膜１２上にレジストパターン１３を形成する。そして、このレジストパターン１３をマスクとしたドライエッチングにより、ハードマスク膜１２及び低誘電率膜１１を順次パターニングする。これにより、ハードマスク１２ａが形成され、低誘電率膜１１内に該低誘電率膜１１を貫通する開口１４が形成される。
【００２３】
次に、図２（ｃ）に示すように、レジストパターン１３を除去せずに、開口１４内にシリコン酸化膜１５を液相成膜（ＬＰＤ：liquid phase deposition）法を用いて形成する。図示は省略するが、開口１４が形成された基板１を、処理溶液（例えば、珪フッ化水素酸溶液）で満たされた処理槽内に浸漬し、Ｈ３ＢＯ３（ホウ酸）等を添加することにより平衡状態をシフトさせて、シリコン酸化膜１５を所望の膜厚で形成する。ここで、シリコン酸化膜１５の表面が低誘電率膜１１の表面よりも高く且つレジストパターン１３の表面よりも低くなるように、シリコン酸化膜１５が形成される。液相成膜法を用いることにより、シリコン酸化膜１５の膜厚制御が容易である。シリコン酸化膜１５の形成は、下記反応式（１），（２）で表される。
H2SiF6 + 2H2O → SiO2 + 6HF …（１）
H3BO3 + 4HF → BF4 - + H3O+ + 2H2O …（２）
【００２４】
次に、図２（ｄ）に示すように、アッシングによりレジストパターン１３を除去する。このとき、低誘電率膜１１はハードマスク１２ａで覆われているため、プラズマによるダメージを受けない。また、上記液相成膜法によりシリコン酸化膜１５を形成することにより、該シリコン酸化膜１５はレジストパターン１３上に形成されないため、アッシング前にシリコン酸化膜１５を除去する工程を別途行う必要がない。
【００２５】
次に、図２（ｅ）に示すように、デュアルダマシン法を用いて、回路部Ｂの低誘電率膜１１内にビアとトレンチ配線からなる配線１６を形成するとともに、パッド部Ａのシリコン酸化膜１５内にパッド・ビア１７を形成する。このとき、低誘電率膜１１上のハードマスク１２ａもＣＭＰにより除去される。
【００２６】
その後、上記図２（ａ）〜（ｅ）に示す工程を繰り返すことにより、図２（ｆ）に示すような第２の配線層が形成される。さらに、同様の工程を繰り返すことにより、図１に示すような多層の配線層を有する半導体装置が形成される。
【００２７】
以上説明したように、本実施の形態では、パッド部Ａの低誘電率膜１１内に開口１４を形成し、この開口１４に低誘電率膜１１よりも高い強度を有するシリコン酸化膜１５を形成し、このシリコン酸化膜１５内にパッド・ビア１７を形成した。半導体装置のパッド部Ａにおいて、パッド・ビア１７の側壁は低誘電率膜１１ではなく、該低誘電率膜１１よりも高い強度を有するシリコン酸化膜１５で囲まれている。従って、半導体装置のパッド部Ａの強度が飛躍的に向上する。よって、パッケージング時に発生する衝撃に対して高い耐性を有する半導体装置及びその製造方法が得られる。
【００２８】
【発明の効果】
本発明によれば、パッケージング時に発生する衝撃に対して高い耐性を有する半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態による半導体装置を説明するための概略断面図である。
【図２】 本発明の実施の形態による半導体装置の製造方法を説明するための工程断面図である。
【図３】 従来の半導体装置を説明するための概略断面図である。
【符号の説明】
１ 基板
１１，２１，３１，４１ 低誘電率膜
１２ 第２の絶縁膜（ハードマスク膜）
１２ａ ハードマスク
１３ レジストパターン
１４ 開口
１５ 第１の絶縁膜（シリコン酸化膜）
１６，２６，３６，４６ 配線（Ｃｕダマシン配線）
１７，２７，３７，４７ 配線（パッド・ビア）

Claims (3)

  1. パッド部と回路部とを有する半導体装置の製造方法であって、
    基板全面に低誘電率膜を形成する工程と、
    前記パッド部の前記低誘電率膜内に開口を形成する工程と、
    前記開口内に、前記低誘電率膜よりも高い強度を有する第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜内および前記回路部の前記低誘電率膜内に、ダマシン法を用いて配線を形成する工程と、
    を含み、
    前記開口を形成する工程は、
    前記低誘電率膜上に第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜上にレジストパターンを形成する工程と、
    前記レジストパターンをマスクとして、前記第２の絶縁膜及び前記低誘電率膜をパターニングする工程とを含み、
    前記第１の絶縁膜の表面が、前記低誘電率膜の表面よりも高く且つ前記レジストパターンの表面よりも低くなるように、前記第１の絶縁膜が形成される
    ことを特徴とする半導体装置の製造方法。
  2. 請求項１に記載の製造方法において、
    前記第１の絶縁膜は、液相成膜法を用いて形成されたシリコン酸化膜であることを特徴とする半導体装置の製造方法。
  3. 請求項１、２の何れかに記載の製造方法において、
    前記低誘電率膜は、ＣＶＤ法又はＳＯＤ法を用いて形成された比誘電率が３以下の絶縁膜であることを特徴とする半導体装置の製造方法。
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