CN113838907A - 低介电常数金属层间介质层结构及其制造方法 - Google Patents

低介电常数金属层间介质层结构及其制造方法 Download PDF

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Abstract

本公开提供了一种低介电常数金属层间介质层结构及其制造方法，所述结构包括：低介电常数介质层；金属层，所述金属层间隔分布于所述低介电常数介质层中；其中，所述低介电常数介质层具有正对焊盘的区域和所述正对焊盘的区域之外的区域，在所述正对焊盘的区域内，所述低介电常数介质层内包含氧化物钝化层，在所述正对焊盘的区域全部或者部分低介电常数介质层被替换为氧化物钝化层，优选TEOS制备的氧化层。本公开的优点在于，为了提升器件特性，互连层的IMD膜质使用低介电常数、超低介电常数材料时，可以补强IMD的强度，避免龟裂现象产生。另外，本公开可以与现有低介电常数铜大马士革工艺兼容使用。

Description

低介电常数金属层间介质层结构及其制造方法
技术领域
本公开涉及半导体制造技术领域，具体涉及一种低介电常数金属层间介质层结构及其制造方法。
背景技术
Low-k(低介电常数)材料(k<3.0)由于其固有的低介电系数，可产生较低的电容值(C)，因而已经被广泛的应用于半导体制造领域，如作为填充于金属层(包括互连线(interconnect)、通孔(via))间的介质层材料。所以，在BEOL(Back End Of Line，后段工艺)采用Low-k材料制成的介质层(如互连线之间的介质层、互连线与通孔之间的介质层、通孔与通孔之间的介质层等)，其击穿电压会明显降低，特别是其TDDB(Time DependentDielectric Breakdown，介质层时变击穿效应)更会显著下降。
目前，半导体器件的制造逐渐遇到瓶颈，金属互连线的线宽也一起接近极限，因电阻电容延迟效应的影响变大，对半导体器件的性能也产生了很大的影响。为了减少金属互连线的电阻电容延迟效应，在金属线电阻方面投入了铜大马士革工艺；为了减少金属线的电容，将IMD(Inter Metal Dielectric，金属层间介质层)膜质改为介电常数低的膜质。
尤其是受电容影响最大(节距最小的金属线层)互连线的膜质以低介电常数，超低介电常数，部分空气间隙来代替。但IMD膜质改为Low-k膜质后，膜质的强度逐渐降低，压焊或锡焊等封装进行时IMD膜质很容易龟裂(crack)，如图1所示，影响器件的信赖度。为了克服上述的问题，如图2所示，1为低介电常数介质层，2为铜，3为氮化物钝化层(一般为SiN)，4为氧化物钝化层(一般为TEOS氧化物)，5为金属铝。使用Low-k的原技术在压焊焊盘或锡焊焊盘下方的IMD膜质也是使用低介电常数介质。焊盘是指芯片在封装时键合球或锡球着陆的部分，在使用2～4个的互连线构造中使用低介电常数介质的情形，领域下方的低介电常数IMD膜质相对较为容易龟裂。在节距小的金属线使用多层Low-K膜质，在其上使用高强度的TEOS(正硅酸乙酯，Tetraethyl orthosilicate)生长膜质的厚金属线的情形，虽然具有缓冲的作用，但使用2～4个互连线的器件依然尤其容易龟裂。
发明内容
本公开的目的是针对上述现有技术的不足提出的一种低介电常数金属层间介质层结构及其制造方法，该目的是通过以下技术方案实现的。
本发明提出当IMD膜质使用低介电常数，或超低介电常数介质时可以改善IMD龟裂的方法。
本公开的第一方面提出了一种低介电常数金属层间介质层结构，包括：
低介电常数介质层；
金属层，所述金属层间隔分布于所述低介电常数介质层中；其中，
所述低介电常数介质层具有正对焊盘的区域和所述正对焊盘的区域之外的区域，在所述正对焊盘的区域内，所述低介电常数介质层内包含氧化物钝化层。
本公开的第二方面提出了一种低介电常数金属层间介质层结构的制造方法，包括如下步骤：
对低介电常数介质层的正对焊盘的区域使用光刻工艺，使得位于刻蚀停止层之上的低介电常数介质层的上表面暴露；
去除位于正对焊盘的区域的低介电常数介质层，直至暴露刻蚀停止层的上表面；
在低介电常数介质层和刻蚀停止层上沉积氧化物钝化物材料并进行平坦化，在所述低介电常数介质层的正对焊盘的区域形成氧化物钝化物层；
在包含所述氧化物钝化层的所述低介电常数介质层内形成金属层。
本公开的第三方面提出了一种低介电常数金属层间介质层结构的制造方法，包括如下步骤：
对低介电常数介质层和金属层的正对焊盘的区域使用光刻工艺，使得位于刻蚀停止层之上的低介电常数介质层和金属层的上表面暴露；
去除位于金属层之间的低介电常数介质层，直至暴露刻蚀停止层的上表面；
在金属层和刻蚀停止层上形成沉积氧化物钝化材料并进行平坦化，在正对焊盘的区域形成位于金属层之间的氧化物钝化层。
本公开的第四方面提出了一种半导体器件组，其包括根据第一方所述的低介电常数金属层间介质层结构。
本公开的优点在于，为了提升器件特性，互连层的IMD膜质使用低介电常数、超低介电常数材料时，可以补强IMD的强度，避免龟裂现象产生。另外，本公开可以与现有低介电常数铜大马士革工艺兼容使用。
附图说明
此处所说明的附图用来提供对本公开的进一步理解，构成本公开的一部分，本公开的示意性实施例及其说明用于解释本公开，并不构成对本公开的不当限定。在附图中：
图1为现有的低介电常数金属层间介质层结构产生龟裂示意图；
图2为现有的低介电常数金属层间介质层结构及产生龟裂的原因示意图；
图3为本公开第一种实施方式中低介电常数金属层间介质层结构示意图；
图4为本公开第二种实施方式中低介电常数金属层间介质层结构示意图；
图5(a)-(f)为本公开第一种实施方式中低介电常数金属层间介质层结构制造流程图；
图6(a)-(d)为本公开第二种实施方式中低介电常数金属层间介质层结构制造流程图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
本公开为了改善互连IMD膜质要使用低介电常数膜质时，容易发生龟裂的问题点。压焊或者锡焊时压力集中在焊盘下方，因此焊盘下方的低介电常数IMD膜容易龟裂。所以本公开的实施例中，将下方IMD换成强度较高的TEOS氧化物，其他互连层依然使用低介电常数材料。
如图3所示，为本公开第一种实施方式中低介电常数金属层间介质层结构示意图；其中，1为低介电常数介质层，2为金属层(铜或铝等)，3为氮化物钝化层(一般为SiN)，4为氧化物钝化层(一般为TEOS氧化物)，5为金属铝，7为刻蚀停止层。图3结构的特点是，将低介电常数介质层1划分为正对压焊或者锡焊的焊盘区域，和正对焊盘区域之外的区域，其不对应压焊或者锡焊的焊盘区域；在正对压焊或者锡焊时的焊盘区域，全部的低介电常数介质被替换为氧化物钝化层(优选的替换为TEOS氧化物)。如此，由于氧化物钝化层，尤其是TEOS氧化物具有高强度，因此在实施压焊或者锡焊的工艺时，低介电常数介质层1能够承受较大的压力而不龟裂。
为了提升器件特性，互连层的IMD膜质使用低介电常数、超低介电常数材料时，通过补强IMD的强度，避免龟裂现象产生。另外，本实施例一也可以与现有低介电常数铜大马士革工艺兼容使用。
图4为本公开第二种实施方式中低介电常数金属层间介质层结构示意图；其中，1为低介电常数介质层，2为金属层(铜或铝等)，3为氮化物钝化层(一般为SiN)，4为氧化物钝化层(一般为TEOS氧化物)，7为刻蚀停止层。图4结构的特点是，将低介电常数介质层1划分为正对压焊或者锡焊的焊盘区域，和正对焊盘区域之外的区域，其不对应压焊或者锡焊的焊盘区域；在正对压焊或者锡焊时的焊盘区域，相邻金属铜之间的低介电常数介质被替换为氧化物钝化层(优选的替换为TEOS氧化物)，而金属铜之下的低介电常数介质依然保留。如此，由于氧化物钝化层，尤其是TEOS氧化物具有高强度，因此在实施压焊或者锡焊的工艺时，低介电常数介质层1能够承受较大的压力而不龟裂。
为了提升器件特性，互连层的IMD膜质使用低介电常数、超低介电常数材料时，通过补强IMD的强度，避免龟裂现象产生。另外，本实施例二也可以与现有低介电常数铜大马士革工艺兼容使用。
图5(a)-(f)为本公开第一种实施方式中低介电常数金属层间介质层结构制造流程图。需要指出的是，本公开各实施例中采用的加工方式包括但不限于沉积、涂胶、转印、刻蚀、绝缘层制作、金属沉积、化学机械研磨(CMP，chemical mechanical polishing)等半导体制作工艺。包括如下步骤：
如图5(a)所示，只对容易龟裂的焊接下部区域使用光刻胶掩模6(PR Mask)，或是使用硬掩模制作图案，透过光刻工艺将该区域打开，使得位于刻蚀停止层7(一般为氮化物)之上的低介电常数介质层1的上表面暴露出来。
如图5(b)所示，使用干法刻蚀或湿法刻蚀的方法将位于焊接下部区域的低介电常数介质层1去除，直至暴露刻蚀停止层7的上表面。为了保证刻蚀的一致性和共形，可以同时使用干法刻蚀或者湿法刻蚀。通常，当对具有高堆积密度的光刻胶进行湿法刻蚀时，使用强酸或特定的化学溶剂，例如N-甲基吡咯烷酮、乙二醇醚、胺或二甲亚砜。另外，当对具有高堆积密度的光刻胶进行干法刻蚀时，可使用具有高反应性的强化学气体，例如气体混合物，如氟、硫酸或过氧化氢等。
如图5(c)所示，刻蚀完的区域以强度高的TEOS膜质(例如氧化硅)蒸镀，以在低介电常数介质层1和刻蚀停止层7上沉积氧化物钝化物材料。
如图5(d)所示，对沉积氧化物钝化物材料进行平坦化，在低介电常数介质层1的正对焊盘的区域形成氧化物钝化物层4，优选的使用CMP平坦化。
如图5(e)所示，通过双大马士革工艺(例如，沟槽优先或通孔优先双大马士革工艺)，在包含氧化物钝化层4的低介电常数介质层1内进行通孔刻蚀或沟槽刻蚀，以形成用于填充金属的通孔或沟槽。进行通孔刻蚀或沟槽刻蚀时，在氧化物钝化层4和低介电常数介质层1区域可以调整氟和碳流量来调整刻蚀的速率。
如图5(f)所示，使用金属(铜、铝等)填充通孔或沟槽，以形成金属层2，并在形成有金属层2、氧化物钝化层4的低介电常数介质层1上进一步形成氮化物钝化层3(一般为SiN)。如此，在容易龟裂的焊接下部区域形成强度高的氧化物钝化层4(优选为TEOS氧化物膜)，其他区域则保持不变，依然是为了降低电容的低介电常数介质层1。
将本公开第一种实施例的结构应用于具有隔绝金属与金属配线的绝缘体的半导体元件中，在被压焊或锡焊或着陆的焊盘周边与其以外部分形成两种绝缘体，可以改善封装时的半导体元件信赖度。
图6(a)-(d)为本公开第二种实施方式中低介电常数金属层间介质层结构制造流程图。需要指出的是，本公开各实施例中采用的加工方式包括但不限于沉积、涂胶、转印、刻蚀、绝缘层制作、金属沉积、化学机械研磨(CMP，chemical mechanical polishing)等半导体制作工艺。包括如下步骤：
如图6(a)所示，铜大马士革工艺完成后在镀图3中的氮化物钝化层3之前，只对容易龟裂的焊接下部区域使用光刻胶掩模6(PR Mask)，或是使用硬掩模制作图案，透过光刻工艺将该区域打开，使得位于刻蚀停止层7(一般为氮化物)之上的低介电常数介质层1和金属层2的上表面暴露出来。
如图6(b)所示，使用干法刻蚀或湿法刻蚀的方法将位于金属层2之间的低介电常数介质层1去除，直至暴露刻蚀停止层7的上表面。为了保证刻蚀的一致性和共形，可以同时使用干法刻蚀或者湿法刻蚀。通常，当对具有高堆积密度的光刻胶进行湿法刻蚀时，使用强酸或特定的化学溶剂，例如N-甲基吡咯烷酮、乙二醇醚、胺或二甲亚砜。另外，当对具有高堆积密度的光刻胶进行干法刻蚀时，可使用具有高反应性的强化学气体，例如气体混合物，如氟、硫酸或过氧化氢等。
如图6(c)所示，在刻蚀完的区域以流动氧化物旋转涂布(SpinOn Glass)氧化物钝化材料，以在金属层2和刻蚀停止层7上形成沉积氧化物钝化材料。
如图6(d)所示，平坦化氧化物钝化材料，，在正对焊盘的区域形成位于金属层2之间的氧化物钝化层4，并在包含金属层2、氧化物钝化层4的低介电常数介质层1上进一步形成氮化物钝化层3。在这个步骤中，对氧化物钝化材料进行CMP平坦化，将上部的流动氧化物去除。考虑到上方低介电常数介质层1和流动氧化物的去除量决定低介电常数介质层1的厚度，进行CMP时，低介电常数介质层1和流动氧化物的去除量需为1:1。如此，在容易龟裂的焊接下部区域形成强度高的氧化物钝化层4(优选为流动氧化物)，其他区域则保持不变，依然是为了降低电容的低介电常数介质层1。
将本公开第二种实施例的结构应用于具有隔绝金属与金属配线的绝缘体的半导体元件中，在被压焊或锡焊或着陆的焊盘周边与其以外部分形成两种绝缘体，可以改善封装时的半导体元件信赖度。
本公开的优点在于，为了提升器件特性，互连层的IMD膜质使用低介电常数、超低介电常数材料时，可以补强IMD的强度，避免龟裂现象产生。另外，本公开可以与现有低介电常数铜大马士革工艺兼容使用
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (12)

1.一种低介电常数金属层间介质层结构，其特征在于，包括：
低介电常数介质层；
金属层，所述金属层间隔分布于所述低介电常数介质层中；其中，
所述低介电常数介质层具有正对焊盘的区域和所述正对焊盘的区域之外的区域，在所述正对焊盘的区域内，所述低介电常数介质层内包含氧化物钝化层。
2.根据权利要求1所述的低介电常数金属层间介质层结构，其特征在于，
所述氧化物钝化层为正硅酸乙酯制备的氧化硅。
3.根据权利要求1所述的低介电常数金属层间介质层结构，其特征在于，
在所述正对焊盘的区域，全部或者部分低介电常数介质层被替换为氧化物钝化层。
4.根据权利要求1-3任意一项所述的低介电常数金属层间介质层结构，其特征在于，
所述氧化物钝化层仅位于所述正对焊盘的区域内。
5.一种根据权利要求1-4任意一项所述的低介电常数金属层间介质层结构的制造方法，其特征在于，包括如下步骤：
对低介电常数介质层的正对焊盘的区域使用光刻工艺，使得位于刻蚀停止层之上的低介电常数介质层的上表面暴露；
去除位于正对焊盘的区域的低介电常数介质层，直至暴露刻蚀停止层的上表面；
在低介电常数介质层和刻蚀停止层上沉积氧化物钝化物材料并进行平坦化，在所述低介电常数介质层的正对焊盘的区域形成氧化物钝化物层；
在包含所述氧化物钝化层的所述低介电常数介质层内形成金属层。
6.根据权利要求5所述的低介电常数金属层间介质层结构及其制造方法，其特征在于，所述方法进一步包括：
在形成有所述金属层、氧化物钝化层的低介电常数介质层上进一步形成氮化物钝化层。
7.根据权利要求5所述的低介电常数金属层间介质层结构及其制造方法，其特征在于，
使用光刻胶掩模或硬掩模制作图案，以进行所述光刻工艺。
8.根据权利要求5所述的低介电常数金属层间介质层结构及其制造方法，其特征在于，
使用干法刻蚀和/或湿法刻蚀去除所述低介电常数介质层。
9.根据权利要求5所述的低介电常数金属层间介质层结构及其制造方法，其特征在于，
蒸镀正硅酸乙酯以形成所述氧化物钝化层。
10.一种根据权利要求1-4任意一项所述的低介电常数金属层间介质层结构的制造方法，其特征在于，包括如下步骤：
对低介电常数介质层和金属层的正对焊盘的区域使用光刻工艺，使得位于刻蚀停止层之上的低介电常数介质层和金属层的上表面暴露；
去除位于金属层之间的低介电常数介质层，直至暴露刻蚀停止层的上表面；
在金属层和刻蚀停止层上形成沉积氧化物钝化材料并进行平坦化，在正对焊盘的区域形成位于金属层之间的氧化物钝化层。
11.根据权利要求10所述的低介电常数金属层间介质层结构及其制造方法，其特征在于，
以流动氧化物旋转涂布，以形成所述氧化物钝化层。
12.一种半导体器件组，其特征在于，其包括根据权利要求1-4任意一项所述的低介电常数金属层间介质层结构。
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